JPH08330441A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH08330441A JPH08330441A JP7134423A JP13442395A JPH08330441A JP H08330441 A JPH08330441 A JP H08330441A JP 7134423 A JP7134423 A JP 7134423A JP 13442395 A JP13442395 A JP 13442395A JP H08330441 A JPH08330441 A JP H08330441A
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- JP
- Japan
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- film
- gate electrode
- ion implantation
- pmos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＰＭＯＳのｐ+ 型ゲート電極中のＢの増速拡
散を防止し、かつ浅い接合を形成する。 【構成】 Ｓｉ基板中の活性領域に取り込まれるＦは、
Ｂ拡散層の浅い接合深さｘj の達成には有益だが、ｐ+
型ゲート電極中のＦは不純物であるＢの拡散を促進する
ために有害である。そこでまず、ゲート電極７ｎ，７ｐ
のパターニングに用いたレジスト・マスク８をそのまま
用いてＦ+ のイオン注入を行う。このとき、Ｆ+ は活性
領域には導入されるが、ゲート電極７ｐには導入されな
い。この後レジスト・マスク８を除去し、ＰＭＯＳ形成
領域にＢＦ2 +ではなく、Ｂ+ をイオン注入する。活性領
域では既に存在するＦ+ の寄与で浅いＬＤＤ領域１０が
形成されるが、ゲート電極７ｐ中ではＢ濃度の変動が抑
制される。 【効果】 ＰＭＯＳの閾値電圧Ｖthの変動やサブスレッ
ショッルド・スイングの増大を抑制できる。
散を防止し、かつ浅い接合を形成する。 【構成】 Ｓｉ基板中の活性領域に取り込まれるＦは、
Ｂ拡散層の浅い接合深さｘj の達成には有益だが、ｐ+
型ゲート電極中のＦは不純物であるＢの拡散を促進する
ために有害である。そこでまず、ゲート電極７ｎ，７ｐ
のパターニングに用いたレジスト・マスク８をそのまま
用いてＦ+ のイオン注入を行う。このとき、Ｆ+ は活性
領域には導入されるが、ゲート電極７ｐには導入されな
い。この後レジスト・マスク８を除去し、ＰＭＯＳ形成
領域にＢＦ2 +ではなく、Ｂ+ をイオン注入する。活性領
域では既に存在するＦ+ の寄与で浅いＬＤＤ領域１０が
形成されるが、ゲート電極７ｐ中ではＢ濃度の変動が抑
制される。 【効果】 ＰＭＯＳの閾値電圧Ｖthの変動やサブスレッ
ショッルド・スイングの増大を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタの製
造方法に関し、特にｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）のｐ型ゲート電極からのホウ素（Ｂ）拡散、あるい
はＢのゲート酸化膜突き抜けを抑制しながら、ソース／
ドレイン領域の浅い接合も同時に達成する方法に関す
る。
造方法に関し、特にｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）のｐ型ゲート電極からのホウ素（Ｂ）拡散、あるい
はＢのゲート酸化膜突き抜けを抑制しながら、ソース／
ドレイン領域の浅い接合も同時に達成する方法に関す
る。
【０００２】
【従来の技術】同一基板上にｎ型ＭＯＳトランジスタ
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）
は、両トランジスタのオン時のみ電流が流れるため消費
電力が低く、また微細化や高集積化が容易であるため高
速動作が可能であるといった利点を有し、メモリ素子や
論理素子をはじめ多くのＬＳＩ構成デバイスとして広く
用いられている。近年ではゲート長０．１μｍ以下のＭ
ＯＳトランジスタの室温動作も確認されていることか
ら、ＣＭＯＳ回路の高集積化と微細化が今後も進展し続
けることは確実視されている。
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）
は、両トランジスタのオン時のみ電流が流れるため消費
電力が低く、また微細化や高集積化が容易であるため高
速動作が可能であるといった利点を有し、メモリ素子や
論理素子をはじめ多くのＬＳＩ構成デバイスとして広く
用いられている。近年ではゲート長０．１μｍ以下のＭ
ＯＳトランジスタの室温動作も確認されていることか
ら、ＣＭＯＳ回路の高集積化と微細化が今後も進展し続
けることは確実視されている。
【０００３】ところで、従来からＰＭＯＳのゲート電極
の構成材料としては、ＮＭＯＳのゲート電極と同様、ｎ
+ 型ポリシリコン膜、あるいはこの上に高融点金属シリ
サイド膜や高融点金属膜を積層したポリサイド膜、ポリ
メタル膜といった材料が用いられてきた。これは、ｎ+
型ポリシリコン膜が高温プロセスに良く耐え、またチャ
ネル・プロファイルが埋込み型となるために高いバルク
移動度を利用して動作を高速化することができたからで
ある。しかし、埋込みチャネル型のＭＯＳトランジスタ
では、ソース／ドレイン領域から迫り出している空乏層
の先端がゲート電界の影響により基板の深い部分で互い
に接近するため、パンチスルーが生じ易い問題がある。
したがって、デザイン・ルールがディープ・サブミクロ
ン以下に縮小される世代においては、埋込みチャネル型
では短チャネル効果の抑制が困難となり、ゆえに表面チ
ャネル型の採用が望まれている。ＰＭＯＳのゲート電極
をｐ+ 型ポリシリコン膜を用いて構成すれば、表面チャ
ネル型のプロファイルを実現することができる。
の構成材料としては、ＮＭＯＳのゲート電極と同様、ｎ
+ 型ポリシリコン膜、あるいはこの上に高融点金属シリ
サイド膜や高融点金属膜を積層したポリサイド膜、ポリ
メタル膜といった材料が用いられてきた。これは、ｎ+
型ポリシリコン膜が高温プロセスに良く耐え、またチャ
ネル・プロファイルが埋込み型となるために高いバルク
移動度を利用して動作を高速化することができたからで
ある。しかし、埋込みチャネル型のＭＯＳトランジスタ
では、ソース／ドレイン領域から迫り出している空乏層
の先端がゲート電界の影響により基板の深い部分で互い
に接近するため、パンチスルーが生じ易い問題がある。
したがって、デザイン・ルールがディープ・サブミクロ
ン以下に縮小される世代においては、埋込みチャネル型
では短チャネル効果の抑制が困難となり、ゆえに表面チ
ャネル型の採用が望まれている。ＰＭＯＳのゲート電極
をｐ+ 型ポリシリコン膜を用いて構成すれば、表面チャ
ネル型のプロファイルを実現することができる。
【０００４】ＰＭＯＳのゲート電極材料にｐ+ 型ポリシ
リコン膜が望まれる理由は、他にもある。ＮＭＯＳ，Ｐ
ＭＯＳのいずれのゲート電極にもｎ+ 型ポリシリコン膜
を用いる従来のＣＭＯＳでは、ＮＭＯＳとＰＭＯＳとの
間に仕事関数差が存在し、この差に起因して閾値電圧Ｖ
thが非対称となっている。このため、ＰＭＯＳのチャネ
ル領域に浅くホウ素をイオン注入して両トランジスタの
閾値電圧Ｖthをほぼ等しく（通常は１Ｖ以下）設定して
いた。しかし、閾値電圧Ｖth調整用のイオン注入により
基板表面の不純物濃度を上昇させると、基板表面付近の
キャリア移動度が低下して動作高速化に不利となるた
め、将来的にはチャネル不純物濃度を低下させることが
必須である。そこで、仕事関数の大きいｐ+ 型ポリシリ
コン膜をＰＭＯＳのゲート電極として用いれば、チャネ
ル不純物濃度を上げずにＮＭＯＳとＰＭＯＳとの間で閾
値電圧Ｖthを対称化することができる。このことは、Ｃ
ＭＯＳインバータとして基本ゲートを構成した場合のト
ランジスタの入出力特性を対称化し、信号伝達特性の対
称性を改善することにつながる。
リコン膜が望まれる理由は、他にもある。ＮＭＯＳ，Ｐ
ＭＯＳのいずれのゲート電極にもｎ+ 型ポリシリコン膜
を用いる従来のＣＭＯＳでは、ＮＭＯＳとＰＭＯＳとの
間に仕事関数差が存在し、この差に起因して閾値電圧Ｖ
thが非対称となっている。このため、ＰＭＯＳのチャネ
ル領域に浅くホウ素をイオン注入して両トランジスタの
閾値電圧Ｖthをほぼ等しく（通常は１Ｖ以下）設定して
いた。しかし、閾値電圧Ｖth調整用のイオン注入により
基板表面の不純物濃度を上昇させると、基板表面付近の
キャリア移動度が低下して動作高速化に不利となるた
め、将来的にはチャネル不純物濃度を低下させることが
必須である。そこで、仕事関数の大きいｐ+ 型ポリシリ
コン膜をＰＭＯＳのゲート電極として用いれば、チャネ
ル不純物濃度を上げずにＮＭＯＳとＰＭＯＳとの間で閾
値電圧Ｖthを対称化することができる。このことは、Ｃ
ＭＯＳインバータとして基本ゲートを構成した場合のト
ランジスタの入出力特性を対称化し、信号伝達特性の対
称性を改善することにつながる。
【０００５】ところで、ＭＯＳトランジスタの製造工程
では、工程数を最小限に抑える必要から、ゲート電極へ
の不純物の導入とソース／ドレイン領域への不純物の導
入とを共通プロセスにて行う場合がある。このプロセス
について、ＬＤＤ型のＣＭＯＳの製造工程を例にとり、
図１１ないし図１４を参照しながら説明する。
では、工程数を最小限に抑える必要から、ゲート電極へ
の不純物の導入とソース／ドレイン領域への不純物の導
入とを共通プロセスにて行う場合がある。このプロセス
について、ＬＤＤ型のＣＭＯＳの製造工程を例にとり、
図１１ないし図１４を参照しながら説明する。
【０００６】まず、ｐ型のＳｉ基板（ｐ−Ｓｕｂ）２１
上に公知の手順にしたがってフィールド酸化膜２２、ｎ
型ウェル（ｎ−Ｗｅｌｌ）２３およびゲート酸化膜２４
を順次形成する。続いて、基体の全面にタングステン
（Ｗ）−ポリサイド膜を堆積させ、この膜を図示されな
いレジスト・マスクを介して異方性エッチングすること
により、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の各々に
おいてゲート電極２７ｎ，２７ｐを形成する。ここで、
上記ゲート電極２７ｎ，２７ｐは、それぞれ下層側から
順にノンドープの（不純物を含有しない）ポリシリコン
膜２５ｎ，２５ｐとタングステン・シリサイド膜（ＷＳ
ｉｘ）膜２６ｎ，２６ｐとが積層されたものである。た
だし、添字ｎはＮＭＯＳの構成要素、添字ｐはＰＭＯＳ
の構成要素であることを表す。さらに、エッチングに用
いた上記レジスト・マスクを除去した後、ＮＭＯＳ形成
領域全体をレジスト・マスク２８で被覆し、ＰＭＯＳ形
成領域にＢＦ2 +の低濃度イオン注入を行う。この低濃度
イオン注入により、ポリシリコン膜２５ｐをｐ- 型化す
ると共に、Ｓｉ基板２１内にｐ- 型ＬＤＤ領域２９を形
成する。図１１は、ここまでの工程を終了した状態を示
している。
上に公知の手順にしたがってフィールド酸化膜２２、ｎ
型ウェル（ｎ−Ｗｅｌｌ）２３およびゲート酸化膜２４
を順次形成する。続いて、基体の全面にタングステン
（Ｗ）−ポリサイド膜を堆積させ、この膜を図示されな
いレジスト・マスクを介して異方性エッチングすること
により、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の各々に
おいてゲート電極２７ｎ，２７ｐを形成する。ここで、
上記ゲート電極２７ｎ，２７ｐは、それぞれ下層側から
順にノンドープの（不純物を含有しない）ポリシリコン
膜２５ｎ，２５ｐとタングステン・シリサイド膜（ＷＳ
ｉｘ）膜２６ｎ，２６ｐとが積層されたものである。た
だし、添字ｎはＮＭＯＳの構成要素、添字ｐはＰＭＯＳ
の構成要素であることを表す。さらに、エッチングに用
いた上記レジスト・マスクを除去した後、ＮＭＯＳ形成
領域全体をレジスト・マスク２８で被覆し、ＰＭＯＳ形
成領域にＢＦ2 +の低濃度イオン注入を行う。この低濃度
イオン注入により、ポリシリコン膜２５ｐをｐ- 型化す
ると共に、Ｓｉ基板２１内にｐ- 型ＬＤＤ領域２９を形
成する。図１１は、ここまでの工程を終了した状態を示
している。
【０００７】ところで、上述のＰＭＯＳ形成領域に対す
る低濃度イオン注入においてイオン種としてＢＦ2 +を用
いているのは、このイオン種の解離特性や大きな質量ゆ
えに、Ｂ+ に比べて飛程を小さく制御して浅い接合を
達成したり、あるいはチャネリングを防止する上で有利
であること、さらに、Ｆにゲート酸化膜２４内部のトラ
ップ密度を低下させる効果があることによる。
る低濃度イオン注入においてイオン種としてＢＦ2 +を用
いているのは、このイオン種の解離特性や大きな質量ゆ
えに、Ｂ+ に比べて飛程を小さく制御して浅い接合を
達成したり、あるいはチャネリングを防止する上で有利
であること、さらに、Ｆにゲート酸化膜２４内部のトラ
ップ密度を低下させる効果があることによる。
【０００８】上述のようにＰＭＯＳ形成領域への低濃度
イオン注入が終了したら、レジスト・マスク２８を除去
し、ＰＭＯＳ形成領域を被覆するレジスト・マスク３０
を新たに形成し、ＮＭＯＳ形成領域に対してＡｓ+ の低
濃度イオン注入を行う。この低濃度イオン注入により、
ポリシリコン膜２５ｎをｎ- 型化すると共に、Ｓｉ基板
２１内にｎ- 型ＬＤＤ領域３１を形成する。図１２は、
ここまでの工程を終了した状態を示している。
イオン注入が終了したら、レジスト・マスク２８を除去
し、ＰＭＯＳ形成領域を被覆するレジスト・マスク３０
を新たに形成し、ＮＭＯＳ形成領域に対してＡｓ+ の低
濃度イオン注入を行う。この低濃度イオン注入により、
ポリシリコン膜２５ｎをｎ- 型化すると共に、Ｓｉ基板
２１内にｎ- 型ＬＤＤ領域３１を形成する。図１２は、
ここまでの工程を終了した状態を示している。
【０００９】次に、レジスト・マスク３０を除去して基
体の全面にたとえばＳｉＯｘ膜等の絶縁膜を堆積させ、
これを異方的にエッチバックしてゲート電極２７ｎ，２
７ｐの側壁面上にサイドウォール３２を形成する。さら
に、ＮＭＯＳ形成領域をレジスト・マスク３３で被覆し
てＢＦ2 +の高濃度イオン注入を行う。この高濃度イオン
注入により、ポリシリコン膜２５ｐをｐ+ 型化すると共
に、Ｓｉ基板２１内にｐ+ 型ソース／ドレイン領域３４
を形成する。図１３は、ここまでの工程を終了した状態
を示している。
体の全面にたとえばＳｉＯｘ膜等の絶縁膜を堆積させ、
これを異方的にエッチバックしてゲート電極２７ｎ，２
７ｐの側壁面上にサイドウォール３２を形成する。さら
に、ＮＭＯＳ形成領域をレジスト・マスク３３で被覆し
てＢＦ2 +の高濃度イオン注入を行う。この高濃度イオン
注入により、ポリシリコン膜２５ｐをｐ+ 型化すると共
に、Ｓｉ基板２１内にｐ+ 型ソース／ドレイン領域３４
を形成する。図１３は、ここまでの工程を終了した状態
を示している。
【００１０】さらに、レジスト・マスク３３の除去、Ｐ
ＭＯＳ形成領域を被覆するレジスト・マスク３５の形
成、ＮＭＯＳ形成領域へのＡｓ+ の高濃度イオン注入を
同様に順次行う。この高濃度イオン注入により、ポリシ
リコン膜２５ｎをｎ+ 型化すると共に、Ｓｉ基板２１内
にｎ+ 型ソース／ドレイン領域３６を形成する。図１４
は、ここまでの工程を終了した状態を示している。
ＭＯＳ形成領域を被覆するレジスト・マスク３５の形
成、ＮＭＯＳ形成領域へのＡｓ+ の高濃度イオン注入を
同様に順次行う。この高濃度イオン注入により、ポリシ
リコン膜２５ｎをｎ+ 型化すると共に、Ｓｉ基板２１内
にｎ+ 型ソース／ドレイン領域３６を形成する。図１４
は、ここまでの工程を終了した状態を示している。
【００１１】以上のようなプロセスによれば、ゲート電
極２７ｎ，２７ｐを構成するポリシリコン膜２５ｎ，２
５ｐへの不純物導入とＬＤＤ型のソース／ドレイン領域
を形成するための不純物導入が同時に行えるため、たと
えばパターニング前のポリシリコン膜に不純物をイオン
注入するようなプロセスに比べ、工程数削減による多大
な経済効果を得ることができる。
極２７ｎ，２７ｐを構成するポリシリコン膜２５ｎ，２
５ｐへの不純物導入とＬＤＤ型のソース／ドレイン領域
を形成するための不純物導入が同時に行えるため、たと
えばパターニング前のポリシリコン膜に不純物をイオン
注入するようなプロセスに比べ、工程数削減による多大
な経済効果を得ることができる。
【００１２】
【発明が解決しようとする課題】ところで、ＰＭＯＳに
おいては、デザイン・ルールの微細化に伴ってｐ+ 型ゲ
ート電極からのＢの拡散による様々な弊害が指摘されて
いる。すなわち、ＭＯＳトランジスタの製造工程ではソ
ース／ドレインの活性化，ＳＡＬＩＣＩＤＥ（自己整合
的シリサイド化）プロセス，層間絶縁膜のリフロー等、
色々な段階で熱処理が行われるが、この熱負荷によりｐ
+ 型ゲート電極内のＢが拡散してゲート酸化膜中に取り
込まれたり、あるいはゲート酸化膜を突き抜けてＳｉ基
板中へ拡散したりすると、ＰＭＯＳの閾値電圧Ｖthの上
昇、サブスレッショルド・スウィングの増大、あるいは
ゲート酸化膜の信頼性低下を招くのである。しかも、Ｆ
はＢの拡散を促進し、かかる不都合を助長することが知
られている。したがって、Ｂと同時にＦも導入されてし
まうＢＦ2 +のイオン注入は、基板中に浅い接合を形成す
る上では有利であるものの、ゲート電極からのＢ拡散防
止の観点からは不利と言わざるを得ない。
おいては、デザイン・ルールの微細化に伴ってｐ+ 型ゲ
ート電極からのＢの拡散による様々な弊害が指摘されて
いる。すなわち、ＭＯＳトランジスタの製造工程ではソ
ース／ドレインの活性化，ＳＡＬＩＣＩＤＥ（自己整合
的シリサイド化）プロセス，層間絶縁膜のリフロー等、
色々な段階で熱処理が行われるが、この熱負荷によりｐ
+ 型ゲート電極内のＢが拡散してゲート酸化膜中に取り
込まれたり、あるいはゲート酸化膜を突き抜けてＳｉ基
板中へ拡散したりすると、ＰＭＯＳの閾値電圧Ｖthの上
昇、サブスレッショルド・スウィングの増大、あるいは
ゲート酸化膜の信頼性低下を招くのである。しかも、Ｆ
はＢの拡散を促進し、かかる不都合を助長することが知
られている。したがって、Ｂと同時にＦも導入されてし
まうＢＦ2 +のイオン注入は、基板中に浅い接合を形成す
る上では有利であるものの、ゲート電極からのＢ拡散防
止の観点からは不利と言わざるを得ない。
【００１３】ＢＦ2 +の代わりにＢ+ を用いたイオン注入
であれば、ゲート電極中にＦがＢと同時に取り込まれる
ことはないため、Ｂ拡散防止に効果がありそうである。
実際、Ｂ+ のイオン注入により形成されたｐ+ 型ゲート
電極からは、Ｂの拡散が生じたとしてもゲート酸化膜を
突き抜けるには至らず、概ねゲート酸化膜中で安定化さ
れる。
であれば、ゲート電極中にＦがＢと同時に取り込まれる
ことはないため、Ｂ拡散防止に効果がありそうである。
実際、Ｂ+ のイオン注入により形成されたｐ+ 型ゲート
電極からは、Ｂの拡散が生じたとしてもゲート酸化膜を
突き抜けるには至らず、概ねゲート酸化膜中で安定化さ
れる。
【００１４】しかし、近年の高度に微細化されたＭＯＳ
トランジスタでは、ポリシリコン膜単層からなるゲート
電極が採用されることは少なく、多くの場合はゲート遅
延を抑制するために、上述のようなＷ−ポリサイド膜を
加工したゲート電極が採用されている。ところが、この
Ｗ−ポリサイド膜の上層側を構成するＷＳｉｘ膜には通
常、その成膜原料ガスに由来するＦが相当量含まれてお
り、下層側のポリシリコン膜にＦを容易に供給してしま
う。特に、ＷＦ6 をＳｉＨ4 （モノシラン：ＭＳ）で還
元するＭＳ還元減圧ＣＶＤ法で成膜されたＷＳｉｘ膜に
は、１０20／ｃｍ3 ものオーダーでＦが残留しており、
Ｆを供給する虞れが大きい。したがって、ポリサイド・
ゲート電極においては、たとえｐ型不純物の導入がＢ+
のイオン注入で行われたとしても、Ｂ拡散を有効に防止
することは困難である。無論、Ｂ + イオン注入では、Ｓ
ｉ基板内に浅い接合を形成することも不可能である。
トランジスタでは、ポリシリコン膜単層からなるゲート
電極が採用されることは少なく、多くの場合はゲート遅
延を抑制するために、上述のようなＷ−ポリサイド膜を
加工したゲート電極が採用されている。ところが、この
Ｗ−ポリサイド膜の上層側を構成するＷＳｉｘ膜には通
常、その成膜原料ガスに由来するＦが相当量含まれてお
り、下層側のポリシリコン膜にＦを容易に供給してしま
う。特に、ＷＦ6 をＳｉＨ4 （モノシラン：ＭＳ）で還
元するＭＳ還元減圧ＣＶＤ法で成膜されたＷＳｉｘ膜に
は、１０20／ｃｍ3 ものオーダーでＦが残留しており、
Ｆを供給する虞れが大きい。したがって、ポリサイド・
ゲート電極においては、たとえｐ型不純物の導入がＢ+
のイオン注入で行われたとしても、Ｂ拡散を有効に防止
することは困難である。無論、Ｂ + イオン注入では、Ｓ
ｉ基板内に浅い接合を形成することも不可能である。
【００１５】同様の問題は、ポリシリコン膜の上にＷＦ
6 を原料ガスとして低温成長されたＷ膜を積層したＷ−
ポリメタル膜においても発生する。ゲート電極からのＢ
拡散を抑制する上で有効と考えられる方法は、熱処理温
度の低下、あるいは熱処理時間の短縮である。しかし、
前者ではイオン注入やドライエッチングで生じた結晶欠
陥の回復が不十分となるためリーク電流の増大を招く虞
れがあり、後者では不純物の活性化が不十分となるため
拡散層や配線層の抵抗の上昇を招く虞れがある。
6 を原料ガスとして低温成長されたＷ膜を積層したＷ−
ポリメタル膜においても発生する。ゲート電極からのＢ
拡散を抑制する上で有効と考えられる方法は、熱処理温
度の低下、あるいは熱処理時間の短縮である。しかし、
前者ではイオン注入やドライエッチングで生じた結晶欠
陥の回復が不十分となるためリーク電流の増大を招く虞
れがあり、後者では不純物の活性化が不十分となるため
拡散層や配線層の抵抗の上昇を招く虞れがある。
【００１６】また、Ｂの突き抜けを抑制するために、Ｎ
Ｈ3 やＮ2 Ｏ等の窒化雰囲気中でゲート酸化膜の急速熱
窒化（ＲＴＮ）を行う方法が提案されている。しかしこ
れらの方法は、ゲート絶縁膜の膜厚増大やキャリア移動
度の低下によるトランジスタ特性の低下、あるいは固定
電荷や界面準位の増加によるゲート絶縁膜の信頼性低下
といった問題を招き、必ずしも得策ではない。
Ｈ3 やＮ2 Ｏ等の窒化雰囲気中でゲート酸化膜の急速熱
窒化（ＲＴＮ）を行う方法が提案されている。しかしこ
れらの方法は、ゲート絶縁膜の膜厚増大やキャリア移動
度の低下によるトランジスタ特性の低下、あるいは固定
電荷や界面準位の増加によるゲート絶縁膜の信頼性低下
といった問題を招き、必ずしも得策ではない。
【００１７】さらに、ポリシリコン膜の結晶粒径を増大
させることで結晶粒界を減少させ、これによりＢの拡散
を抑制しようとする方法が、１９９０年ＩＥＥＥシンポ
ジウム・オンＶＬＳＩテクノロジー（1990 Symposium o
n VLSI Technology, IEEE)抄録集 p.111-112に発表され
ている。この方法では、アモルファス・シリコン膜をパ
ターニングしてゲート電極を形成した後、該ゲート電極
とソース／ドレイン領域への不純物導入を同時に行い、
その後の不純物活性化アニールや層間絶縁膜のリフロー
を９００℃，１５分間の条件で行うことにより、アモル
ファス・シリコンを通常よりも大きな結晶粒径を有する
ポリシリコン膜に変化させている。しかしながら、アモ
ルファス・シリコンからポリシリコンへの結晶化の進行
具合は、アモルファス・シリコン膜が成膜後に経るアニ
ール条件に大きく依存するため、この方法のみでは信頼
性、再現性に優れた結晶粒成長を達成することは困難で
ある。
させることで結晶粒界を減少させ、これによりＢの拡散
を抑制しようとする方法が、１９９０年ＩＥＥＥシンポ
ジウム・オンＶＬＳＩテクノロジー（1990 Symposium o
n VLSI Technology, IEEE)抄録集 p.111-112に発表され
ている。この方法では、アモルファス・シリコン膜をパ
ターニングしてゲート電極を形成した後、該ゲート電極
とソース／ドレイン領域への不純物導入を同時に行い、
その後の不純物活性化アニールや層間絶縁膜のリフロー
を９００℃，１５分間の条件で行うことにより、アモル
ファス・シリコンを通常よりも大きな結晶粒径を有する
ポリシリコン膜に変化させている。しかしながら、アモ
ルファス・シリコンからポリシリコンへの結晶化の進行
具合は、アモルファス・シリコン膜が成膜後に経るアニ
ール条件に大きく依存するため、この方法のみでは信頼
性、再現性に優れた結晶粒成長を達成することは困難で
ある。
【００１８】このように、ｐ+ 型ゲート電極からのＢ拡
散を防止するための従来の対策は、いずれも決め手を欠
いているのが実情である。そこで本発明は、浅い接合深
さｘ j を達成しながら、再現性の高い手法によりＢの拡
散を防止することが可能なＭＯＳトランジスタの製造方
法を提供することを目的とする。
散を防止するための従来の対策は、いずれも決め手を欠
いているのが実情である。そこで本発明は、浅い接合深
さｘ j を達成しながら、再現性の高い手法によりＢの拡
散を防止することが可能なＭＯＳトランジスタの製造方
法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタの製造方法は、上述の目的を達するために提案され
るものであり、半導体基板上に半導体層を含むゲート電
極材料膜を成膜する工程と、エッチング・マスクを介し
て前記ゲート電極材料膜をエッチングすることによりゲ
ート電極を形成する工程と、前記エッチング・マスクを
残したまま、前記半導体基板に特定の導電型を付与しな
いイオンを該半導体基板にイオン注入する工程と、前記
エッチング・マスクを除去した後、前記半導体基板と前
記ゲート電極にＢ+ をイオン注入する工程とを有する。
スタの製造方法は、上述の目的を達するために提案され
るものであり、半導体基板上に半導体層を含むゲート電
極材料膜を成膜する工程と、エッチング・マスクを介し
て前記ゲート電極材料膜をエッチングすることによりゲ
ート電極を形成する工程と、前記エッチング・マスクを
残したまま、前記半導体基板に特定の導電型を付与しな
いイオンを該半導体基板にイオン注入する工程と、前記
エッチング・マスクを除去した後、前記半導体基板と前
記ゲート電極にＢ+ をイオン注入する工程とを有する。
【００２０】上記エッチング・マスクとしては、後で除
去可能であることが要件となるため、レジスト・マスク
を用いるのが良い。ゲート電極の形成に限って考えれ
ば、ゲート電極上にこれと同一パターンをもって形成さ
れたオフセット酸化膜をエッチング・マスクとして用い
ることも可能である。しかし、これでは後工程でエッチ
ング・マスクを除去することが事実上不可能なので、こ
れを残したままイオン注入を行うことになる。ところ
が、ゲート電極上にオフセット酸化膜を残したままで
は、該ゲート電極にＢ+ をイオン注入する際の飛程を大
きく設定する必要が生じてしまい、これと同時に形成さ
れるソース／ドレイン領域の接合深さｘj も増大してし
まう。したがって、本発明で用いるエッチング・マスク
としては、やはりアッシングにより容易に除去可能なレ
ジスト・マスクを用いることが好適である。
去可能であることが要件となるため、レジスト・マスク
を用いるのが良い。ゲート電極の形成に限って考えれ
ば、ゲート電極上にこれと同一パターンをもって形成さ
れたオフセット酸化膜をエッチング・マスクとして用い
ることも可能である。しかし、これでは後工程でエッチ
ング・マスクを除去することが事実上不可能なので、こ
れを残したままイオン注入を行うことになる。ところ
が、ゲート電極上にオフセット酸化膜を残したままで
は、該ゲート電極にＢ+ をイオン注入する際の飛程を大
きく設定する必要が生じてしまい、これと同時に形成さ
れるソース／ドレイン領域の接合深さｘj も増大してし
まう。したがって、本発明で用いるエッチング・マスク
としては、やはりアッシングにより容易に除去可能なレ
ジスト・マスクを用いることが好適である。
【００２１】なお、上記エッチング・マスクは、後工程
において半導体基板に特定の導電型を付与しないイオン
をゲート電極に導入させないためのイオン注入マスクと
しても機能するものであるから、かかるイオンの飛程よ
り十分に大きい膜厚を有していることが必要である。通
常の半導体プロセスで採用されるレジスト膜厚であれ
ば、まず問題はない。
において半導体基板に特定の導電型を付与しないイオン
をゲート電極に導入させないためのイオン注入マスクと
しても機能するものであるから、かかるイオンの飛程よ
り十分に大きい膜厚を有していることが必要である。通
常の半導体プロセスで採用されるレジスト膜厚であれ
ば、まず問題はない。
【００２２】上記半導体基板としてＳｉ基板を用いる場
合、この半導体基板に特定の導電型を付与しない前記イ
オンとしては、たとえばＣ+ ，Ｎ+ ，Ｆ+ を用いること
ができる。中でもＦ+ は、従来公知の共イオン注入でも
効果が確認されているとおり、Ｂ+ とは別々にイオン注
入された場合でもＳｉ基板内におけるＢの拡散を抑制す
る働きを示すため、特に好適である。
合、この半導体基板に特定の導電型を付与しない前記イ
オンとしては、たとえばＣ+ ，Ｎ+ ，Ｆ+ を用いること
ができる。中でもＦ+ は、従来公知の共イオン注入でも
効果が確認されているとおり、Ｂ+ とは別々にイオン注
入された場合でもＳｉ基板内におけるＢの拡散を抑制す
る働きを示すため、特に好適である。
【００２３】前記ゲート電極材料膜は、単層のポリシリ
コン膜であってももちろん構わないが、高融点金属シリ
サイド膜もしくは高融点金属膜を含む複合膜であっても
良い。この複合膜の典型例としては、ポリシリコン膜と
高融点金属シリサイド膜がこの順に積層されたポリサイ
ド膜、およびポリシリコン膜と高融点金属膜がこの順に
積層されたポリメタル膜を挙げることができる。
コン膜であってももちろん構わないが、高融点金属シリ
サイド膜もしくは高融点金属膜を含む複合膜であっても
良い。この複合膜の典型例としては、ポリシリコン膜と
高融点金属シリサイド膜がこの順に積層されたポリサイ
ド膜、およびポリシリコン膜と高融点金属膜がこの順に
積層されたポリメタル膜を挙げることができる。
【００２４】上記高融点金属シリサイド膜としては、Ｗ
Ｓｉｘ膜，ＴｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ
膜，ＰｔＳｉｘ膜，ＮｉＳｉｘ膜など従来公知の膜を用
いることができるが、中でも代表的な膜はＷＳｉｘ膜で
ある。ＷＳｉｘ膜は、一般にＷＦ6 をＳｉＨ4 （モノシ
ラン：ＭＳ）またはＳｉＣｌ2 Ｈ2 （ジクロロシラン：
ＤＣＳ）で還元する減圧ＣＶＤにより成膜される。ただ
し、月刊セミコンダクターワールド１９９２年１２月号
ｐ．２１６（プレスジャーナル社刊）にも記載されてい
るように、ＤＣＳ還元法の方が膜中の残留Ｆを１０17／
ｃｍ3 のオーダーまで低減できることから、本発明では
特にＤＣＳ還元法を適用すること好適である。ＤＣＳ還
元法がＭＳ還元法に比べて３桁程度も残留Ｆを低減でき
る理由は必ずも明らかではないが、ＭＳ還元法における
成膜温度（３６０℃付近）に比べてＤＣＳ還元法におけ
る成膜温度（６５０℃付近）が高いことが一因であると
も考えられている。
Ｓｉｘ膜，ＴｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ
膜，ＰｔＳｉｘ膜，ＮｉＳｉｘ膜など従来公知の膜を用
いることができるが、中でも代表的な膜はＷＳｉｘ膜で
ある。ＷＳｉｘ膜は、一般にＷＦ6 をＳｉＨ4 （モノシ
ラン：ＭＳ）またはＳｉＣｌ2 Ｈ2 （ジクロロシラン：
ＤＣＳ）で還元する減圧ＣＶＤにより成膜される。ただ
し、月刊セミコンダクターワールド１９９２年１２月号
ｐ．２１６（プレスジャーナル社刊）にも記載されてい
るように、ＤＣＳ還元法の方が膜中の残留Ｆを１０17／
ｃｍ3 のオーダーまで低減できることから、本発明では
特にＤＣＳ還元法を適用すること好適である。ＤＣＳ還
元法がＭＳ還元法に比べて３桁程度も残留Ｆを低減でき
る理由は必ずも明らかではないが、ＭＳ還元法における
成膜温度（３６０℃付近）に比べてＤＣＳ還元法におけ
る成膜温度（６５０℃付近）が高いことが一因であると
も考えられている。
【００２５】一方、上記高融点金属膜としては、Ｗ膜，
Ｔｉ膜，Ｍｏ膜，Ｔａ膜，Ｐｔ膜，Ｎｉ膜等の従来公知
の膜を用いることができる。これらの膜は、減圧ＣＶＤ
法，プラズマＣＶＤ法，あるいはスパッタリング法によ
り成膜することができる。
Ｔｉ膜，Ｍｏ膜，Ｔａ膜，Ｐｔ膜，Ｎｉ膜等の従来公知
の膜を用いることができる。これらの膜は、減圧ＣＶＤ
法，プラズマＣＶＤ法，あるいはスパッタリング法によ
り成膜することができる。
【００２６】
【作用】上述したように、Ｓｉ基板中のＦは浅い接合を
達成する上で有益であるが、不純物としてＢを含むｐ+
型ゲート電極中のＦはＢの拡散を促進するために有害で
ある。本発明では、ゲート電極のパターニングを終了
後、該パターニングに用いたエッチング・マスクをその
ままイオン注入マスクとして用いてＦ+ をイオン注入す
ることにより、Ｓｉ基板のみにＦを含有させることがで
きる。また、この後に上記エッチング・マスクを除去し
てＢ+ のイオン注入を行うので、Ｓｉ基板中では小さい
接合深さｘj を有するソース／ドレイン領域を形成し、
その一方で、ゲート電極中ではＢ濃度の変化を抑制する
ことができる。したがって、ＰＭＯＳの高速性を向上さ
せると共に、閾値電圧Ｖthの変動やサブスレッショルド
・スウィングの増大、ゲート酸化膜の信頼性低下をいず
れも防止することが可能となる。
達成する上で有益であるが、不純物としてＢを含むｐ+
型ゲート電極中のＦはＢの拡散を促進するために有害で
ある。本発明では、ゲート電極のパターニングを終了
後、該パターニングに用いたエッチング・マスクをその
ままイオン注入マスクとして用いてＦ+ をイオン注入す
ることにより、Ｓｉ基板のみにＦを含有させることがで
きる。また、この後に上記エッチング・マスクを除去し
てＢ+ のイオン注入を行うので、Ｓｉ基板中では小さい
接合深さｘj を有するソース／ドレイン領域を形成し、
その一方で、ゲート電極中ではＢ濃度の変化を抑制する
ことができる。したがって、ＰＭＯＳの高速性を向上さ
せると共に、閾値電圧Ｖthの変動やサブスレッショルド
・スウィングの増大、ゲート酸化膜の信頼性低下をいず
れも防止することが可能となる。
【００２７】また、上記ゲート電極に高融点金属シリサ
イド膜が含まれる場合、この膜をＷＦ6 のＤＣＳ還元法
により成膜すれば、残留ＦによるＢの増速拡散を効果的
に抑制することができる。したがって、本発明はポリサ
イド・ゲート電極を有するＰＭＯＳの製造についても極
めて有効である。
イド膜が含まれる場合、この膜をＷＦ6 のＤＣＳ還元法
により成膜すれば、残留ＦによるＢの増速拡散を効果的
に抑制することができる。したがって、本発明はポリサ
イド・ゲート電極を有するＰＭＯＳの製造についても極
めて有効である。
【００２８】
【実施例】以下、本発明の具体的な実施例について説明
する。本実施例は、本発明をポリサイド・ゲート電極を
持つＣＭＯＳの製造に適用したものである。本実施例の
プロセスを、図１ないし図９を参照しながら説明する。
する。本実施例は、本発明をポリサイド・ゲート電極を
持つＣＭＯＳの製造に適用したものである。本実施例の
プロセスを、図１ないし図９を参照しながら説明する。
【００２９】まず、ｐ型Ｓｉ基板（ｐ−Ｓｕｂ）１上に
公知のＬＯＣＯＳ法によりフィールド酸化膜２を形成し
て素子分離を行い、次にＰＭＯＳ形成領域にＰ+ をイオ
ン注入してｎ型ウェル（ｎ−Ｗｅｌｌ）３を形成した。
このイオン注入条件は、たとえばイオン加速エネルギー
３３０ｋｅＶ，ドース量８×１０12／ｃｍ2 とした。さ
らに、図示は省略するが、パンチスルー防止用のイオン
注入（いわゆるポケット・インプラ）を行ってｎ型ウェ
ル３の深層部に埋め込み層を形成し、また閾値電圧Ｖth
調整用のイオン注入（いわゆるチャネル・インプラ）を
行ってｎ型ウェル３の表層部にチャネル領域を形成し
た。
公知のＬＯＣＯＳ法によりフィールド酸化膜２を形成し
て素子分離を行い、次にＰＭＯＳ形成領域にＰ+ をイオ
ン注入してｎ型ウェル（ｎ−Ｗｅｌｌ）３を形成した。
このイオン注入条件は、たとえばイオン加速エネルギー
３３０ｋｅＶ，ドース量８×１０12／ｃｍ2 とした。さ
らに、図示は省略するが、パンチスルー防止用のイオン
注入（いわゆるポケット・インプラ）を行ってｎ型ウェ
ル３の深層部に埋め込み層を形成し、また閾値電圧Ｖth
調整用のイオン注入（いわゆるチャネル・インプラ）を
行ってｎ型ウェル３の表層部にチャネル領域を形成し
た。
【００３０】さらに、８５０℃でパイロジェニック酸化
を行い、活性領域の表面に厚さ約８ｎｍのゲート酸化膜
４を形成した。図１には、ここまでの工程を終了した状
態を示した。次に、基体の全面にポリシリコン膜５とＷ
Ｓｉｘ膜６とが順次積層されたＷ−ポリサイド膜７を成
膜した。ここで、上記ポリシリコン膜５は最初から多結
晶体として成膜しても良いが、ここでは粒径制御の観点
からまずアモルファス体として成膜し、これをＷＳｉｘ
膜６の成膜や不純物活性化といった後工程における様々
な熱負荷により結晶化させる方法で成膜した。初期のア
モルファス体は、ＳｉＨ4 を原料ガスとし、５５０℃で
減圧ＣＶＤを行うことにより、約７０ｎｍの厚さに成膜
した。
を行い、活性領域の表面に厚さ約８ｎｍのゲート酸化膜
４を形成した。図１には、ここまでの工程を終了した状
態を示した。次に、基体の全面にポリシリコン膜５とＷ
Ｓｉｘ膜６とが順次積層されたＷ−ポリサイド膜７を成
膜した。ここで、上記ポリシリコン膜５は最初から多結
晶体として成膜しても良いが、ここでは粒径制御の観点
からまずアモルファス体として成膜し、これをＷＳｉｘ
膜６の成膜や不純物活性化といった後工程における様々
な熱負荷により結晶化させる方法で成膜した。初期のア
モルファス体は、ＳｉＨ4 を原料ガスとし、５５０℃で
減圧ＣＶＤを行うことにより、約７０ｎｍの厚さに成膜
した。
【００３１】一方のＷＳｉｘ膜６は、ＷＦ6 ／ＳｉＣｌ
2 Ｈ2 混合ガスを原料ガスとし、６８０℃で減圧ＣＶＤ
法を行うことにより、約７０ｎｍの厚さに成膜した。か
かるＤＣＳ還元法では、ＷＳｉｘ膜６中の残留Ｆを１×
１０17／ｃｍ3 のオーダーに抑えることができた。この
ことは、後述のイオン注入によりポリシリコン膜５ｐに
導入されるＢの拡散を抑制する上で、極めて重要であっ
た。
2 Ｈ2 混合ガスを原料ガスとし、６８０℃で減圧ＣＶＤ
法を行うことにより、約７０ｎｍの厚さに成膜した。か
かるＤＣＳ還元法では、ＷＳｉｘ膜６中の残留Ｆを１×
１０17／ｃｍ3 のオーダーに抑えることができた。この
ことは、後述のイオン注入によりポリシリコン膜５ｐに
導入されるＢの拡散を抑制する上で、極めて重要であっ
た。
【００３２】さらに、ＮＭＯＳ形成領域とＰＭＯＳ形成
領域の双方において、ゲート電極をパターニングするた
めのレジスト・マスク８を形成した。このレジスト・マ
スク８は、たとえば化学増幅系フォトレジスト材料とＫ
ｒＦエキシマ・レーザ・ステッパを用いることにより、
約１μｍの厚さおよび約０．２５μｍの幅に形成した。
図２には、ここまでの工程を終了した状態を示した。
領域の双方において、ゲート電極をパターニングするた
めのレジスト・マスク８を形成した。このレジスト・マ
スク８は、たとえば化学増幅系フォトレジスト材料とＫ
ｒＦエキシマ・レーザ・ステッパを用いることにより、
約１μｍの厚さおよび約０．２５μｍの幅に形成した。
図２には、ここまでの工程を終了した状態を示した。
【００３３】次に、図３に示されるように、上記レジス
ト・マスクを介してポリサイド膜７をドライエッチング
することにより、ゲート電極７ｎ，７ｐを形成した。こ
こで、添字ｎはＮＭＯＳの構成要素、添字ｐはＰＭＯＳ
の構成要素であることをそれぞれ表す。上記ドライエッ
チングは、一例として有磁場マイクロ波プラズマ・エッ
チング装置とＣｌ2 ／Ｏ2 混合ガスを用いて行った。こ
こで、Ｏ2 はＷＳｉｘ膜６をＷＣｌｘＯｙの形で速やか
に除去し、またパターン側壁面上にＳｉＯｘ系の側壁保
護膜を形成して異方性加工を実現するために添加した。
ト・マスクを介してポリサイド膜７をドライエッチング
することにより、ゲート電極７ｎ，７ｐを形成した。こ
こで、添字ｎはＮＭＯＳの構成要素、添字ｐはＰＭＯＳ
の構成要素であることをそれぞれ表す。上記ドライエッ
チングは、一例として有磁場マイクロ波プラズマ・エッ
チング装置とＣｌ2 ／Ｏ2 混合ガスを用いて行った。こ
こで、Ｏ2 はＷＳｉｘ膜６をＷＣｌｘＯｙの形で速やか
に除去し、またパターン側壁面上にＳｉＯｘ系の側壁保
護膜を形成して異方性加工を実現するために添加した。
【００３４】次に、図４に示されるように、レジスト・
マスク８を残したまま、基体の全面にＦ+ のイオン注入
を行った。このときのイオン注入条件は、一例としてイ
オン加速エネルギー２５ｋｅＶ，ドース量４×１０15／
ｃｍ2 とした。上記イオン注入におけるＦ+ の飛程は、
約５５ｎｍである。この値は、後述するソース／ドレイ
ン領域形成用のＢ+ のイオン注入におけるＢ原子の深さ
方向分布の裾位置（たとえば、標準偏差σの位置）に合
わせて設定されている。これにより、Ｆ+ は活性領域に
は導入されたが、厚いレジスト・マスク８に遮蔽された
ゲート電極７ｎ，７ｐには導入されなかった。
マスク８を残したまま、基体の全面にＦ+ のイオン注入
を行った。このときのイオン注入条件は、一例としてイ
オン加速エネルギー２５ｋｅＶ，ドース量４×１０15／
ｃｍ2 とした。上記イオン注入におけるＦ+ の飛程は、
約５５ｎｍである。この値は、後述するソース／ドレイ
ン領域形成用のＢ+ のイオン注入におけるＢ原子の深さ
方向分布の裾位置（たとえば、標準偏差σの位置）に合
わせて設定されている。これにより、Ｆ+ は活性領域に
は導入されたが、厚いレジスト・マスク８に遮蔽された
ゲート電極７ｎ，７ｐには導入されなかった。
【００３５】次に、図５に示されるように、上記レジス
ト・マスク８をアッシングにより除去し、ＮＭＯＳ形成
領域を新たにレジスト・マスク９で被覆し、ＰＭＯＳ形
成領域にＢ+ の低濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー５
ｋｅＶ，ドース量２×１０13／ｃｍ2 とした。これによ
り、ＰＭＯＳ形成領域の活性領域にｐ- 型のＬＤＤ領域
１０が形成されると同時に、ゲート電極７ｐがｐ型化さ
れた。
ト・マスク８をアッシングにより除去し、ＮＭＯＳ形成
領域を新たにレジスト・マスク９で被覆し、ＰＭＯＳ形
成領域にＢ+ の低濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー５
ｋｅＶ，ドース量２×１０13／ｃｍ2 とした。これによ
り、ＰＭＯＳ形成領域の活性領域にｐ- 型のＬＤＤ領域
１０が形成されると同時に、ゲート電極７ｐがｐ型化さ
れた。
【００３６】続いて、図６に示されるように、今度はＰ
ＭＯＳ形成領域をレジスト・マスク１１で被覆し、ＮＭ
ＯＳ形成領域にＡｓ+ の低濃度イオン注入を行った。こ
のときのイオン注入条件は、一例としてイオン加速エネ
ルギー５ｋｅＶ，ドース量２×１０13／ｃｍ2 とした。
これにより、ＮＭＯＳ形成領域の活性領域にｎ- 型のＬ
ＤＤ領域１２が形成されると共に、ゲート電極７ｎがｎ
型化された。
ＭＯＳ形成領域をレジスト・マスク１１で被覆し、ＮＭ
ＯＳ形成領域にＡｓ+ の低濃度イオン注入を行った。こ
のときのイオン注入条件は、一例としてイオン加速エネ
ルギー５ｋｅＶ，ドース量２×１０13／ｃｍ2 とした。
これにより、ＮＭＯＳ形成領域の活性領域にｎ- 型のＬ
ＤＤ領域１２が形成されると共に、ゲート電極７ｎがｎ
型化された。
【００３７】次に、上記レジスト・マスク１１を除去
し、基体の全面にたとえば減圧ＣＶＤ法によりＳｉＯｘ
膜を約１５０ｎｍの厚さに堆積させ、さらにこの膜を異
方的にエッチバックすることにより、ゲート電極７ｎ，
７ｐの側壁面上にＬＤＤサイドウォール１３を形成し
た。図７には、ここまでの工程が終了した状態が示され
ている。
し、基体の全面にたとえば減圧ＣＶＤ法によりＳｉＯｘ
膜を約１５０ｎｍの厚さに堆積させ、さらにこの膜を異
方的にエッチバックすることにより、ゲート電極７ｎ，
７ｐの側壁面上にＬＤＤサイドウォール１３を形成し
た。図７には、ここまでの工程が終了した状態が示され
ている。
【００３８】次に、図８に示されるように、ＮＭＯＳ形
成領域をレジスト・マスク１４で被覆し、ＰＭＯＳ形成
領域にＢ+ の高濃度イオン注入を行った。このときのイ
オン注入条件は、一例としてイオン加速エネルギー１０
ｋｅＶ，ドース量３×１０15／ｃｍ2 とした。これによ
り、ＰＭＯＳ形成領域の活性領域にＬＤＤ構造を有する
ソース／ドレイン領域１５が形成されると同時に、ゲー
ト電極７ｐがｐ+ 型化された。
成領域をレジスト・マスク１４で被覆し、ＰＭＯＳ形成
領域にＢ+ の高濃度イオン注入を行った。このときのイ
オン注入条件は、一例としてイオン加速エネルギー１０
ｋｅＶ，ドース量３×１０15／ｃｍ2 とした。これによ
り、ＰＭＯＳ形成領域の活性領域にＬＤＤ構造を有する
ソース／ドレイン領域１５が形成されると同時に、ゲー
ト電極７ｐがｐ+ 型化された。
【００３９】次に、図９に示されるように、ＰＭＯＳ形
成領域をレジスト・マスク１６で被覆し、ＮＭＯＳ形成
領域にＡｓ+ の高濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー１
０ｋｅＶ，ドース量３×１０ 15／ｃｍ2 とした。これに
より、ＮＭＯＳ形成領域の活性領域にＬＤＤ構造を有す
るソース／ドレイン領域１７が形成されると同時に、ゲ
ート電極７ｎがｎ+ 型化された。
成領域をレジスト・マスク１６で被覆し、ＮＭＯＳ形成
領域にＡｓ+ の高濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー１
０ｋｅＶ，ドース量３×１０ 15／ｃｍ2 とした。これに
より、ＮＭＯＳ形成領域の活性領域にＬＤＤ構造を有す
るソース／ドレイン領域１７が形成されると同時に、ゲ
ート電極７ｎがｎ+ 型化された。
【００４０】この後、たとえば１０５０℃，１０秒間の
条件でラピッド・サーマル・アニール（ＲＴＡ）を行う
ことにより、ソース／ドレイン領域１５，１７の不純物
を活性化させた。さらに、常法にしたがって層間絶縁膜
の堆積、コンタクトホールの開口、上層配線の形成を行
い、ＣＭＯＳを完成させた。
条件でラピッド・サーマル・アニール（ＲＴＡ）を行う
ことにより、ソース／ドレイン領域１５，１７の不純物
を活性化させた。さらに、常法にしたがって層間絶縁膜
の堆積、コンタクトホールの開口、上層配線の形成を行
い、ＣＭＯＳを完成させた。
【００４１】ここで、上記ＰＭＯＳにおけるＢの深さ方
向プロファイルを、図１０に示す。比較のために、Ｂの
ゲート酸化膜突き抜けが生じた場合を一点鎖線で示し
た。ゲート電極中のＢは、本来はゲート酸化膜を突き抜
けるものではない。しかし、大量のＦの残留下ではＢx
Ｏy （酸化ホウ素）の形成を妨げてＳｉ基板まで達する
と考えられており、この結果、一点鎖線で示されるよう
にＳｉ基板の表層部が高濃度となり、チャネル不純物濃
度が設計値から外れてしまう。しかし、本発明ではゲー
ト電極を避けてＦ+ をイオン注入しているため、実線で
示されるように、Ｂはゲート電極中ではゲート酸化膜と
の界面付近まで高濃度に維持されるが、ゲート酸化膜を
突き抜けることはなかった。したがって、チャネル不純
物濃度を設計値（ここでは１０16／ｃｍ3 ）どおりに維
持することができた。また、本発明では活性領域に予め
Ｆ+ をイオン注入しているため、ＰＭＯＳにおいてＢの
増速拡散を抑制することができ、接合深さｘj の十分に
小さいソース／ドレイン領域１５を形成することができ
た。
向プロファイルを、図１０に示す。比較のために、Ｂの
ゲート酸化膜突き抜けが生じた場合を一点鎖線で示し
た。ゲート電極中のＢは、本来はゲート酸化膜を突き抜
けるものではない。しかし、大量のＦの残留下ではＢx
Ｏy （酸化ホウ素）の形成を妨げてＳｉ基板まで達する
と考えられており、この結果、一点鎖線で示されるよう
にＳｉ基板の表層部が高濃度となり、チャネル不純物濃
度が設計値から外れてしまう。しかし、本発明ではゲー
ト電極を避けてＦ+ をイオン注入しているため、実線で
示されるように、Ｂはゲート電極中ではゲート酸化膜と
の界面付近まで高濃度に維持されるが、ゲート酸化膜を
突き抜けることはなかった。したがって、チャネル不純
物濃度を設計値（ここでは１０16／ｃｍ3 ）どおりに維
持することができた。また、本発明では活性領域に予め
Ｆ+ をイオン注入しているため、ＰＭＯＳにおいてＢの
増速拡散を抑制することができ、接合深さｘj の十分に
小さいソース／ドレイン領域１５を形成することができ
た。
【００４２】なお、本実施例ではＦ+ のイオン注入をＮ
ＭＯＳ形成領域についても同様に行っているが、これは
Ａｓ+ の拡散プロファイルに何ら影響を与えるものでは
なかった。この後、常法にしたがって層間絶縁膜の堆
積、接続孔の開口、上層配線の形成を行い、ＣＭＯＳを
完成させた。本実施例で作成されたＣＭＯＳは、抵抗の
上昇、閾値電圧Ｖthの変動、界面準位の増加を招くこと
なく、安定した高速動作を示した。
ＭＯＳ形成領域についても同様に行っているが、これは
Ａｓ+ の拡散プロファイルに何ら影響を与えるものでは
なかった。この後、常法にしたがって層間絶縁膜の堆
積、接続孔の開口、上層配線の形成を行い、ＣＭＯＳを
完成させた。本実施例で作成されたＣＭＯＳは、抵抗の
上昇、閾値電圧Ｖthの変動、界面準位の増加を招くこと
なく、安定した高速動作を示した。
【００４３】以上、本発明の具体的な実施例について説
明したが、本発明はこの実施例に何ら限定されるもので
はない。たとえば、上述の実施例ではゲート電極の構成
材料としてＷ−ポリサイド膜を例示したが、これ以外に
ポリシリコン膜、ポリメタル膜、あるいはＷＳｉｘ以外
の高融点金属シリサイド膜を含むポリサイド膜を用いて
も良い。また、ＣＭＯＳの構築基板としては、上述のよ
うなｎ型ウェルを有するｐ型Ｓｉ基板のみならず、ｐ型
ウェルを形成したｎ型Ｓｉ基板、あるいはｐ型とｎ型の
両方のウェルを形成したν型（低濃度ｎ型）Ｓｉ基板を
用いても良い。さらに、ＮＭＯＳとＰＭＯＳに対するイ
オン注入の実施順序も、上述の逆として構わない。この
他、デザイン・ルール、基板構成の細部、イオン注入条
件、ＣＶＤ条件、ドライエッチング条件等についても適
宜変更可能である。
明したが、本発明はこの実施例に何ら限定されるもので
はない。たとえば、上述の実施例ではゲート電極の構成
材料としてＷ−ポリサイド膜を例示したが、これ以外に
ポリシリコン膜、ポリメタル膜、あるいはＷＳｉｘ以外
の高融点金属シリサイド膜を含むポリサイド膜を用いて
も良い。また、ＣＭＯＳの構築基板としては、上述のよ
うなｎ型ウェルを有するｐ型Ｓｉ基板のみならず、ｐ型
ウェルを形成したｎ型Ｓｉ基板、あるいはｐ型とｎ型の
両方のウェルを形成したν型（低濃度ｎ型）Ｓｉ基板を
用いても良い。さらに、ＮＭＯＳとＰＭＯＳに対するイ
オン注入の実施順序も、上述の逆として構わない。この
他、デザイン・ルール、基板構成の細部、イオン注入条
件、ＣＶＤ条件、ドライエッチング条件等についても適
宜変更可能である。
【００４４】
【発明の効果】以上の説明からも明らかなように、本発
明によればＦ+ をＳｉ基板中には存在させ、ゲート電極
中には存在させないため、Ｓｉ基板中に浅い接合を形成
できると同時に、ＰＭＯＳのｐ型ゲート電極からのＢの
増速拡散を抑制することができる。したがって、短チャ
ネル効果を抑制した高性能な表面チャネル型のＰＭＯＳ
を製造することが可能となる。しかも本発明は、従来プ
ロセスと比べても工程増を伴わず、また新規な設備投資
や装置改造も不要であるため、経済性にも極めて優れて
いる。
明によればＦ+ をＳｉ基板中には存在させ、ゲート電極
中には存在させないため、Ｓｉ基板中に浅い接合を形成
できると同時に、ＰＭＯＳのｐ型ゲート電極からのＢの
増速拡散を抑制することができる。したがって、短チャ
ネル効果を抑制した高性能な表面チャネル型のＰＭＯＳ
を製造することが可能となる。しかも本発明は、従来プ
ロセスと比べても工程増を伴わず、また新規な設備投資
や装置改造も不要であるため、経済性にも極めて優れて
いる。
【図１】本発明を適用したＣＭＯＳの製造プロセスにお
いて、ｐ型Ｓｉ基板上で素子分離，ウェル形成、ゲート
酸化を行った状態を示す模式的断面図である。
いて、ｐ型Ｓｉ基板上で素子分離，ウェル形成、ゲート
酸化を行った状態を示す模式的断面図である。
【図２】図１の基体の全面にＷ−ポリサイド膜、および
ゲート電極のパターニング用のレジスト・マスクを形成
した状態を示す模式的断面図である。
ゲート電極のパターニング用のレジスト・マスクを形成
した状態を示す模式的断面図である。
【図３】図２のレジスト・マスクをエッチング・マスク
としてＷ−ポリサイド膜をドライエッチングし、ゲート
電極を形成した状態を示す模式的断面図である。
としてＷ−ポリサイド膜をドライエッチングし、ゲート
電極を形成した状態を示す模式的断面図である。
【図４】図３のレジスト・マスクをイオン注入マスクと
して基体の全面にＦ+ のイオン注入を行っている状態を
示す模式的断面図である。
して基体の全面にＦ+ のイオン注入を行っている状態を
示す模式的断面図である。
【図５】図４の基体のＮＭＯＳ形成領域をレジスト・マ
スクで被覆し、ＰＭＯＳ形成領域にＢ+ の低濃度イオン
注入を行ってＬＤＤ領域を形成した状態を示す模式的断
面図である。
スクで被覆し、ＰＭＯＳ形成領域にＢ+ の低濃度イオン
注入を行ってＬＤＤ領域を形成した状態を示す模式的断
面図である。
【図６】図５の基体のＰＭＯＳ形成領域をレジスト・マ
スクで被覆し、ＮＭＯＳ形成領域にＡｓ+ の低濃度イオ
ン注入を行ってＬＤＤ領域を形成した状態を示す模式的
断面図である。
スクで被覆し、ＮＭＯＳ形成領域にＡｓ+ の低濃度イオ
ン注入を行ってＬＤＤ領域を形成した状態を示す模式的
断面図である。
【図７】図６のゲート電極の側壁面上にＬＤＤサイドウ
ォールを形成した状態を示す模式的断面図である。
ォールを形成した状態を示す模式的断面図である。
【図８】図７の基体のＮＭＯＳ形成領域をレジスト・マ
スクで被覆し、ＰＭＯＳ形成領域にＢ+ の高濃度イオン
注入を行ってソース／ドレイン領域を形成した状態を示
す模式的断面図である。
スクで被覆し、ＰＭＯＳ形成領域にＢ+ の高濃度イオン
注入を行ってソース／ドレイン領域を形成した状態を示
す模式的断面図である。
【図９】図８の基体のＰＭＯＳ形成領域をレジスト・マ
スクで被覆し、ＮＭＯＳ形成領域にＡｓ+ の高濃度イオ
ン注入を行ってソース／ドレイン領域を形成した状態を
示す模式的断面図である。
スクで被覆し、ＮＭＯＳ形成領域にＡｓ+ の高濃度イオ
ン注入を行ってソース／ドレイン領域を形成した状態を
示す模式的断面図である。
【図１０】ホウ素（Ｂ）の深さ方向プロファイルを、本
発明とゲート酸化膜突き抜けが生じた場合とで比較して
示すグラフである。
発明とゲート酸化膜突き抜けが生じた場合とで比較して
示すグラフである。
【図１１】従来のＣＭＯＳの製造プロセスにおいて、Ｐ
ＭＯＳ形成領域にＢＦ2 +の低濃度イオン注入を行ってＬ
ＤＤ領域を形成した状態を示す模式的断面図である。
ＭＯＳ形成領域にＢＦ2 +の低濃度イオン注入を行ってＬ
ＤＤ領域を形成した状態を示す模式的断面図である。
【図１２】図１１の基体のＮＭＯＳ形成領域にＡｓ+ の
低濃度イオン注入を行ってＬＤＤ領域を形成した状態を
示す模式的断面図である。
低濃度イオン注入を行ってＬＤＤ領域を形成した状態を
示す模式的断面図である。
【図１３】図１２の基体のＰＭＯＳ形成領域にＢＦ2 +の
高濃度イオン注入を行ってソース／ドレイン領域を形成
した状態を示す模式的断面図である。
高濃度イオン注入を行ってソース／ドレイン領域を形成
した状態を示す模式的断面図である。
【図１４】図１３の基体のＮＭＯＳ形成領域にＡｓ+ の
高濃度イオン注入を行ってソース／ドレイン領域を形成
した状態を示す模式的断面図である。
高濃度イオン注入を行ってソース／ドレイン領域を形成
した状態を示す模式的断面図である。
１ ｐ型Ｓｉ基板 ５ｎ，５ｐ ポリシリコン膜 ６ｎ，６ｐ ＷＳｉｘ膜 ７ｎ，７ｐ ゲート電極 ８ （ゲート電極のパターニング用の）レジスト・マス
ク １３ サイドウォール １５ （ＰＭＯＳの）ソース／ドレイン領域 １７ （ＮＭＯＳの）ソース／ドレイン領域
ク １３ サイドウォール １５ （ＰＭＯＳの）ソース／ドレイン領域 １７ （ＮＭＯＳの）ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 半導体基板上に半導体層を含むゲート電
極材料膜を成膜する工程と、 エッチング・マスクを介して前記ゲート電極材料膜をエ
ッチングすることによりゲート電極を形成する工程と、 前記エッチング・マスクを残したまま、前記半導体基板
に特定の導電型を付与しないイオンを該半導体基板にイ
オン注入する工程と、 前記エッチング・マスクを除去した後、前記半導体基板
と前記ゲート電極にホウ素イオンをイオン注入する工程
とを有するＭＯＳトランジスタの製造方法。 - 【請求項２】 上記半導体基板としてシリコン基板、該
半導体基板に特定の導電型を付与しない前記イオンとし
てフッ素イオンを用いる請求項１記載のＭＯＳトランジ
スタの製造方法。 - 【請求項３】 前記ゲート電極材料膜が高融点金属シリ
サイド膜もしくは高融点金属膜を含み、該高融点金属シ
リサイド膜もしくは高融点金属膜が膜中残留フッ素を最
小限に抑え得る成膜方法で成膜される請求項１記載のＭ
ＯＳトランジスタの製造方法。 - 【請求項４】 前記高融点金属シリサイド膜がタングス
テン・シリサイド膜であり、この膜をＷＦ6 とＳｉＣｌ
2 Ｈ2 とを含む原料ガスを用いるＣＶＤにより成膜する
請求項３記載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134423A JPH08330441A (ja) | 1995-05-31 | 1995-05-31 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134423A JPH08330441A (ja) | 1995-05-31 | 1995-05-31 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330441A true JPH08330441A (ja) | 1996-12-13 |
Family
ID=15128044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134423A Withdrawn JPH08330441A (ja) | 1995-05-31 | 1995-05-31 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330441A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177092A (ja) * | 1999-12-14 | 2001-06-29 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
| US6261889B1 (en) | 1999-03-16 | 2001-07-17 | Nec Corporation | Manufacturing method of semiconductor device |
| US6300239B1 (en) | 1998-11-06 | 2001-10-09 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2004289125A (ja) * | 2003-03-04 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7666736B2 (en) | 2004-11-08 | 2010-02-23 | Panasonic Corporation | Method for fabricating semiconductor device comprising P-type MISFET, including step of implanting fluorine |
-
1995
- 1995-05-31 JP JP7134423A patent/JPH08330441A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300239B1 (en) | 1998-11-06 | 2001-10-09 | Nec Corporation | Method of manufacturing semiconductor device |
| US6261889B1 (en) | 1999-03-16 | 2001-07-17 | Nec Corporation | Manufacturing method of semiconductor device |
| JP2001177092A (ja) * | 1999-12-14 | 2001-06-29 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
| JP2004289125A (ja) * | 2003-03-04 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7666736B2 (en) | 2004-11-08 | 2010-02-23 | Panasonic Corporation | Method for fabricating semiconductor device comprising P-type MISFET, including step of implanting fluorine |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |