JPH08330255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330255A JPH08330255A JP7156988A JP15698895A JPH08330255A JP H08330255 A JPH08330255 A JP H08330255A JP 7156988 A JP7156988 A JP 7156988A JP 15698895 A JP15698895 A JP 15698895A JP H08330255 A JPH08330255 A JP H08330255A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法において、Ｎチャネル
拡域上、ポリシリコン上、Ｐチャネル領域においてシリ
サイド反応抑制を阻止する方法を提供する。 【構成】 Ｐ型シリコン基板（１）に、Ｎ型ウェル
（２）、素子分離のためにフィールド酸化膜（３）、ゲ
ート酸化膜（４）、ポリシリコン（５）が形成されてお
り、Ｎチャネル領域にポリシリコン（５）をマスクとし
てＮ型不純物を低濃度注入し、低濃度拡散領域（６）を
形成する。その後、ゲート電極側面に酸化膜（７）を形
成し、Ｎチャネル領域に酸化膜を通してＮ型不純物であ
る砒素を高濃度に注入してＮチャネル拡散領域（８）を
形成する。この際に、ゲート電極のポリシリコン（５）
中にも砒素が注入される。シリコン基板（１）に砒素を
イオンを注入する際に、シリサイド反応にシリコン基板
（１）が消費される深さよりも深く、シリコン基板
（１）が消費された深さにおいて砒素濃度が５×１０
２０ｃｍ−３以下となる半導体装置の製造方法である。
拡域上、ポリシリコン上、Ｐチャネル領域においてシリ
サイド反応抑制を阻止する方法を提供する。 【構成】 Ｐ型シリコン基板（１）に、Ｎ型ウェル
（２）、素子分離のためにフィールド酸化膜（３）、ゲ
ート酸化膜（４）、ポリシリコン（５）が形成されてお
り、Ｎチャネル領域にポリシリコン（５）をマスクとし
てＮ型不純物を低濃度注入し、低濃度拡散領域（６）を
形成する。その後、ゲート電極側面に酸化膜（７）を形
成し、Ｎチャネル領域に酸化膜を通してＮ型不純物であ
る砒素を高濃度に注入してＮチャネル拡散領域（８）を
形成する。この際に、ゲート電極のポリシリコン（５）
中にも砒素が注入される。シリコン基板（１）に砒素を
イオンを注入する際に、シリサイド反応にシリコン基板
（１）が消費される深さよりも深く、シリコン基板
（１）が消費された深さにおいて砒素濃度が５×１０
２０ｃｍ−３以下となる半導体装置の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、大規模集積回路において金属シリサイドを形成す
るメタライズ技術、特に、Ｎチャネル拡散領域上でのシ
リサイド反応遅れの阻止を図る半導体装置の製造方法に
関する。
関し、大規模集積回路において金属シリサイドを形成す
るメタライズ技術、特に、Ｎチャネル拡散領域上でのシ
リサイド反応遅れの阻止を図る半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＣＭＯＳ型半導体装置が高集積化されて
くると、それにつれて接合深さも浅くなり、不純物拡散
層抵抗が増加し、高速性を有する半導体装置の製造の妨
げとなっている。そこで、拡散層上や多結晶シリコンの
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成するサリサイド技術が用いられている。従来のサリ
サイド技術における高融点金属シリサイドを形成する方
法について図４（ａ）〜（ｅ）に示すまず、図４（ａ）
に示すように、通常のＣＭＯＳ半導体製造プロセスに従
って、ゲート酸化膜（４）とポリシリコン（５）からな
るゲート電極とＬＤＤ構造を形成する。次に、図４
（ｂ）に示すように、Ｐチャネル領域をマスクで覆った
後、Ｎチャネル領域（８）にポリシリコン（５）をマス
クにしてＮ型不純物、例えば砒素を注入する。
くると、それにつれて接合深さも浅くなり、不純物拡散
層抵抗が増加し、高速性を有する半導体装置の製造の妨
げとなっている。そこで、拡散層上や多結晶シリコンの
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成するサリサイド技術が用いられている。従来のサリ
サイド技術における高融点金属シリサイドを形成する方
法について図４（ａ）〜（ｅ）に示すまず、図４（ａ）
に示すように、通常のＣＭＯＳ半導体製造プロセスに従
って、ゲート酸化膜（４）とポリシリコン（５）からな
るゲート電極とＬＤＤ構造を形成する。次に、図４
（ｂ）に示すように、Ｐチャネル領域をマスクで覆った
後、Ｎチャネル領域（８）にポリシリコン（５）をマス
クにしてＮ型不純物、例えば砒素を注入する。
【０００３】次に、図４（ｃ）に示すように、Ｎチャネ
ル領域をマスクで覆った後、Ｐチャネル領域（９）にポ
リシリコン（５）をマスクにしてＰ型不純物、例えばフ
ッ化ボロンを注入する。その後、図４（ｄ）に示すよう
に、全面に高融点金属としてのチタン膜（１０）をスパ
ッタリング法にて形成した後、窒素雰囲気中で第１熱処
理を施しＮチャネル拡散領域（８）上、Ｐチャネル拡散
領域（９）上で同時にシリサイド反応を起こす。その
後、余剰Ｔｉエッチ後第２熱処理を施し、Ｎチャネル拡
散領域（８）上、Ｐチャネル拡散領域（９）上、ポリシ
リコン（５）上にチタンシリサイド膜（１１）を形成す
る（図４（ｅ））。
ル領域をマスクで覆った後、Ｐチャネル領域（９）にポ
リシリコン（５）をマスクにしてＰ型不純物、例えばフ
ッ化ボロンを注入する。その後、図４（ｄ）に示すよう
に、全面に高融点金属としてのチタン膜（１０）をスパ
ッタリング法にて形成した後、窒素雰囲気中で第１熱処
理を施しＮチャネル拡散領域（８）上、Ｐチャネル拡散
領域（９）上で同時にシリサイド反応を起こす。その
後、余剰Ｔｉエッチ後第２熱処理を施し、Ｎチャネル拡
散領域（８）上、Ｐチャネル拡散領域（９）上、ポリシ
リコン（５）上にチタンシリサイド膜（１１）を形成す
る（図４（ｅ））。
【０００４】この場合、第１熱処理によってシリサイド
反応を起こす際に、シリサイド反応が拡散層中に注入さ
れている不純物によって影響を受けるために、Ｐチャネ
ル拡散層とＮチャネル拡散層上で形成されるチタンシリ
サイドの膜厚が異なる。そのため、両チャネルに共通な
最適な熱処理条件を設定することが困難となり、シリサ
イド反応が抑制されて薄膜のチタンシリサイドが形成さ
れるＮチャネル領域では層抵抗の上昇、シリサイド反応
が抑制されにくく厚膜のチタンシリサイドが形成される
Ｐチャネル領域ではオン電流の低下、ゲートとソース・
ドレイン間のリークが発生する。
反応を起こす際に、シリサイド反応が拡散層中に注入さ
れている不純物によって影響を受けるために、Ｐチャネ
ル拡散層とＮチャネル拡散層上で形成されるチタンシリ
サイドの膜厚が異なる。そのため、両チャネルに共通な
最適な熱処理条件を設定することが困難となり、シリサ
イド反応が抑制されて薄膜のチタンシリサイドが形成さ
れるＮチャネル領域では層抵抗の上昇、シリサイド反応
が抑制されにくく厚膜のチタンシリサイドが形成される
Ｐチャネル領域ではオン電流の低下、ゲートとソース・
ドレイン間のリークが発生する。
【０００５】これに関し、図５に示す従来の半導体製造
装置の製造方法の工程断面図で説明すると、従来技術
（例えば特開昭６２−１３０７６）では、素子分離のた
めにフィールド酸化膜（３）が形成されているシリコン
基板にゲート酸化膜（４）、ポリシリコンが形成され、
ポリシリコン（５）上での不純物によるシリサイド反応
抑制を阻止するために、この図５に示すように、高濃度
の不純物を含むポリシリコン（５ａ）と低濃度の不純物
を含むポリシリコン（５ｂ）との２層構造となってい
る。高融点金属は、低濃度の不純物を含むポリシリコン
（５ｂ）と反応して高融点金属シリサイドを形成するた
め反応が抑制されることはない。
装置の製造方法の工程断面図で説明すると、従来技術
（例えば特開昭６２−１３０７６）では、素子分離のた
めにフィールド酸化膜（３）が形成されているシリコン
基板にゲート酸化膜（４）、ポリシリコンが形成され、
ポリシリコン（５）上での不純物によるシリサイド反応
抑制を阻止するために、この図５に示すように、高濃度
の不純物を含むポリシリコン（５ａ）と低濃度の不純物
を含むポリシリコン（５ｂ）との２層構造となってい
る。高融点金属は、低濃度の不純物を含むポリシリコン
（５ｂ）と反応して高融点金属シリサイドを形成するた
め反応が抑制されることはない。
【０００６】
【発明が解決しようとする課題】従来技術（特開昭６２
−１３０７６）では、ゲート電極におけるポリシリコン
（５）上のみのシリサイド反応に関するものであり、Ｎ
チャネル拡散領域（８）上でのシリサイド反応抑制を阻
止することができない。さらに、上層の低濃度の不純物
を含むポリシリコン（５ｂ）中の不純物濃度が、下層の
高濃度の不純物を含むポリシリコン（５ａ）中の不純物
濃度の１／２となるように記載されているが、この半導
体製造方法ではシリサイド反応抑制に効果があるのか不
明瞭であり、かつシリサイド反応抑制を十分に阻止する
ことが不可能である。そこで、本発明では、Ｎチャネル
拡散領域（８）上、ポリシリコン（５）上、Ｐチャネル
拡散領域（９）上いづれの領域においてもシリサイド反
応抑制を阻止することが理論的に可能な方法を提供する
ことにある。
−１３０７６）では、ゲート電極におけるポリシリコン
（５）上のみのシリサイド反応に関するものであり、Ｎ
チャネル拡散領域（８）上でのシリサイド反応抑制を阻
止することができない。さらに、上層の低濃度の不純物
を含むポリシリコン（５ｂ）中の不純物濃度が、下層の
高濃度の不純物を含むポリシリコン（５ａ）中の不純物
濃度の１／２となるように記載されているが、この半導
体製造方法ではシリサイド反応抑制に効果があるのか不
明瞭であり、かつシリサイド反応抑制を十分に阻止する
ことが不可能である。そこで、本発明では、Ｎチャネル
拡散領域（８）上、ポリシリコン（５）上、Ｐチャネル
拡散領域（９）上いづれの領域においてもシリサイド反
応抑制を阻止することが理論的に可能な方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明は、単結晶または
多結晶質の内の少なくとも一種からなるシリコン中に砒
素をイオン注入した後、高融点金属膜を堆積し、第１の
温度で熱処理を施し、高融点金属シリサイドを形成する
第１の熱処理工程と、前記高融点金属シリサイド上層部
に存在する余剰高融点金属とその反応物とをエッチング
で除去するエッチング工程と、前記高融点金属シリサイ
ドを前記第１の温度よりも高い第２の温度で熱処理を施
す第２の熱処理工程とを含む半導体装置の製造方法にお
いて、前記高融点金属シリサイドと前記シリコンとの界
面でのシリコン中の前記砒素濃度が５×１０２０ｃｍ
−３以下であることを特徴とする半導体装置の製造方法
である。
多結晶質の内の少なくとも一種からなるシリコン中に砒
素をイオン注入した後、高融点金属膜を堆積し、第１の
温度で熱処理を施し、高融点金属シリサイドを形成する
第１の熱処理工程と、前記高融点金属シリサイド上層部
に存在する余剰高融点金属とその反応物とをエッチング
で除去するエッチング工程と、前記高融点金属シリサイ
ドを前記第１の温度よりも高い第２の温度で熱処理を施
す第２の熱処理工程とを含む半導体装置の製造方法にお
いて、前記高融点金属シリサイドと前記シリコンとの界
面でのシリコン中の前記砒素濃度が５×１０２０ｃｍ
−３以下であることを特徴とする半導体装置の製造方法
である。
【０００８】また、本発明は、上記の半導体装置の製造
方法において、砒素濃度分布として高融点金属シリサイ
ド側の砒素濃度がシリコン側の濃度より低く、かつ５×
１０２０ｃｍ−３以下であることを特徴とする半導体装
置の製造方法である。また、本発明は、上記の半導体装
置の製造方法において、砒素イオン注入の飛程がシリコ
ン中にあることを特徴とする半導体装置の製造方法であ
る。
方法において、砒素濃度分布として高融点金属シリサイ
ド側の砒素濃度がシリコン側の濃度より低く、かつ５×
１０２０ｃｍ−３以下であることを特徴とする半導体装
置の製造方法である。また、本発明は、上記の半導体装
置の製造方法において、砒素イオン注入の飛程がシリコ
ン中にあることを特徴とする半導体装置の製造方法であ
る。
【０００９】
【作用】本発明においては、砒素イオン注入の飛程をシ
リコン中に持ち、高融点金属シリサイドとシリコン界面
での砒素濃度を５×１０２０ｃｍ−３以下にすることに
より、砒素によるシリサイド反応の抑制を阻止される。
その根拠を以下に示す。図６と表１は、チタンシリサイ
ド反応と砒素濃度との関係を示すものである。表１はド
ーズ反応時間（ｓｅｃ）とＡｓのドーズ量（ｃｍ−２）
を示すものである。
リコン中に持ち、高融点金属シリサイドとシリコン界面
での砒素濃度を５×１０２０ｃｍ−３以下にすることに
より、砒素によるシリサイド反応の抑制を阻止される。
その根拠を以下に示す。図６と表１は、チタンシリサイ
ド反応と砒素濃度との関係を示すものである。表１はド
ーズ反応時間（ｓｅｃ）とＡｓのドーズ量（ｃｍ−２）
を示すものである。
【表１】
【００１０】図６は、チタンシリサイド反応の熱処理時
間、砒素ドーズ依存性を示す図で、横軸はＴ１／２（ｓ
ｅｃ）１／２、縦軸はＩＮＴＥＮＳＩＴＹ（ＡＲＢ．Ｕ
ＮＩＴ）で、図１（ｄ）の断面図と対応して説明する
と、熱処理温度６５０℃における熱処理時間とその際に
形成されるＴｉＳｉ２のチタンシリサイド（１１）の膜
厚の注入砒素濃度依存性を示したものである。シリコン
基板（１）への砒素のイオン注入は２５ｎｍの酸化膜を
通して７０Ｋｅｖの加速エネルギーでなされた。砒素の
ドーズ量が１〜２×１０１５ｃｍ−２以下では形成され
るチタンシリサイド（１１）の膜厚は、熱処理時間のル
ートに比例して増加していく。つまり、シリサイド反応
は拡散律速で進行していく。
間、砒素ドーズ依存性を示す図で、横軸はＴ１／２（ｓ
ｅｃ）１／２、縦軸はＩＮＴＥＮＳＩＴＹ（ＡＲＢ．Ｕ
ＮＩＴ）で、図１（ｄ）の断面図と対応して説明する
と、熱処理温度６５０℃における熱処理時間とその際に
形成されるＴｉＳｉ２のチタンシリサイド（１１）の膜
厚の注入砒素濃度依存性を示したものである。シリコン
基板（１）への砒素のイオン注入は２５ｎｍの酸化膜を
通して７０Ｋｅｖの加速エネルギーでなされた。砒素の
ドーズ量が１〜２×１０１５ｃｍ−２以下では形成され
るチタンシリサイド（１１）の膜厚は、熱処理時間のル
ートに比例して増加していく。つまり、シリサイド反応
は拡散律速で進行していく。
【００１１】一方、砒素ドーズ量が３×１０１５ｃｍ
−２を越えると熱処理時間の短い所、言い換えれば反応
初期においてはチタンシリサイド（１１）が形成されな
い。つまり、砒素によりシリサイド反応が抑制され、反
応の潜伏期間が存在するようになった。これら一連の試
料に対してシリコン基板（１）の表面での砒素濃度を測
定した結果が表１である。ＴｉＳｉ２が形成されない潜
伏期間内の砒素濃度は５×１０２０ｃｍ−３以上であ
る。熱処理時間が長くなり、砒素がシリコン基板（１）
からチタンシリサイド（１１）へ拡散することにより、
チタンシリサイド（１１）とシリコン基板（１）との界
面砒素濃度が５×１０２０ｃｍ−３以下となって初めて
ＴｉＳｉ２のチタンシリサイド（１１）が形成される様
子が伺え、Ｎチャネル拡散領域上、ポリシリコン上、Ｐ
チャネル拡散領域上、いづれの領域においてもシリサイ
ド反応抑制を阻止することが理論的に可能なものであ
る。
−２を越えると熱処理時間の短い所、言い換えれば反応
初期においてはチタンシリサイド（１１）が形成されな
い。つまり、砒素によりシリサイド反応が抑制され、反
応の潜伏期間が存在するようになった。これら一連の試
料に対してシリコン基板（１）の表面での砒素濃度を測
定した結果が表１である。ＴｉＳｉ２が形成されない潜
伏期間内の砒素濃度は５×１０２０ｃｍ−３以上であ
る。熱処理時間が長くなり、砒素がシリコン基板（１）
からチタンシリサイド（１１）へ拡散することにより、
チタンシリサイド（１１）とシリコン基板（１）との界
面砒素濃度が５×１０２０ｃｍ−３以下となって初めて
ＴｉＳｉ２のチタンシリサイド（１１）が形成される様
子が伺え、Ｎチャネル拡散領域上、ポリシリコン上、Ｐ
チャネル拡散領域上、いづれの領域においてもシリサイ
ド反応抑制を阻止することが理論的に可能なものであ
る。
【００１２】
【実施例】以下、本発明の実施例について、図面を参照
にして詳細に説明する。 ［実施例１］図１（ａ）〜（ｄ）は、本発明の実施例１
に係る半導体装置の製造工程を示す図である。図１
（ａ）は従来の方法によってシリコン基板上にゲート電
極までが形成された状態を示している。Ｐ型シリコン基
板（１）に、Ｎ型ウェル（２）が形成され、素子分離の
ためにフィールド酸化膜（３）が形成されている。その
後、ゲート酸化膜（４）が形成され、その上にポリシリ
コン（５）が形成されてゲート電極とするためにゲート
酸化膜（４）とポリシリコン（５）がパターン化されて
いる。
にして詳細に説明する。 ［実施例１］図１（ａ）〜（ｄ）は、本発明の実施例１
に係る半導体装置の製造工程を示す図である。図１
（ａ）は従来の方法によってシリコン基板上にゲート電
極までが形成された状態を示している。Ｐ型シリコン基
板（１）に、Ｎ型ウェル（２）が形成され、素子分離の
ためにフィールド酸化膜（３）が形成されている。その
後、ゲート酸化膜（４）が形成され、その上にポリシリ
コン（５）が形成されてゲート電極とするためにゲート
酸化膜（４）とポリシリコン（５）がパターン化されて
いる。
【００１３】次に図１（ｂ）に示すように、Ｎチャネル
ＭＯＳトランジスタをＬＤＤ構造とするために、Ｎチャ
ネル領域にポリシリコン（５）をマスクとしてＮ型不純
物、例えばリンを低濃度注入し、低濃度拡散領域（６）
を形成する。その後、ゲート電極側面に酸化膜（７）を
形成し、Ｎチャネル領域に酸化膜を通してＮ型不純物で
ある砒素を高濃度に注入してＮチャネル拡散領域（８）
を形成する。この際に、ゲート電極のポリシリコン
（５）中にも砒素が注入される。同様に、Ｎ型ウェル
（２）上にＰチャネルＭＯＳトランジスタを形成する。
すなわち、ポリシリコン（５）をマスクにしてＰチャネ
ル領域にＰ型不純物であるフッ化ボロンを高濃度に注入
してＰチャネル拡散領域（９）を形成する。その後、両
チャネル拡散領域の不純物を活性化させるために９００
℃３０分程度の熱処理を窒素雰囲気中で行なう。
ＭＯＳトランジスタをＬＤＤ構造とするために、Ｎチャ
ネル領域にポリシリコン（５）をマスクとしてＮ型不純
物、例えばリンを低濃度注入し、低濃度拡散領域（６）
を形成する。その後、ゲート電極側面に酸化膜（７）を
形成し、Ｎチャネル領域に酸化膜を通してＮ型不純物で
ある砒素を高濃度に注入してＮチャネル拡散領域（８）
を形成する。この際に、ゲート電極のポリシリコン
（５）中にも砒素が注入される。同様に、Ｎ型ウェル
（２）上にＰチャネルＭＯＳトランジスタを形成する。
すなわち、ポリシリコン（５）をマスクにしてＰチャネ
ル領域にＰ型不純物であるフッ化ボロンを高濃度に注入
してＰチャネル拡散領域（９）を形成する。その後、両
チャネル拡散領域の不純物を活性化させるために９００
℃３０分程度の熱処理を窒素雰囲気中で行なう。
【００１４】次に、図１（ｃ）に示すように、全面に高
融点金属膜としてチタン膜（１０）をスパッタリング方
法によって３０ｎｍ形成する。その後、拡散領域
（８），（９）上とポリシリコン（５）上にＴｉＳｉ２
のチタンシリサイド膜を形成するために、窒素雰囲気中
でランプアニール法により６５０℃３０秒程度の第１熱
処理を施す。ここで、砒素イオンを注入することにより
Ｎチャネル拡散領域（８）を形成する際に、ＴｉＳｉ２
膜とシリコン基板の界面での砒素濃度が５×１０２０ｃ
ｍ−３以下となるように、次の工夫を施す。
融点金属膜としてチタン膜（１０）をスパッタリング方
法によって３０ｎｍ形成する。その後、拡散領域
（８），（９）上とポリシリコン（５）上にＴｉＳｉ２
のチタンシリサイド膜を形成するために、窒素雰囲気中
でランプアニール法により６５０℃３０秒程度の第１熱
処理を施す。ここで、砒素イオンを注入することにより
Ｎチャネル拡散領域（８）を形成する際に、ＴｉＳｉ２
膜とシリコン基板の界面での砒素濃度が５×１０２０ｃ
ｍ−３以下となるように、次の工夫を施す。
【００１５】図２は、酸化膜を通して砒素をイオン注入
した際の砒素の濃度分布を示したものである。砒素のイ
オン注入の飛程がシリコン基板（１）中にあり、飛程で
の砒素濃度が５×１０２０ｃｍ−３以下とする。砒素濃
度がシリコン基板（１）の全体に渡って５×１０２０ｃ
ｍ−３以下であるので砒素によるシリサイド反応抑制の
阻止が可能となる。その結果、第１熱処理時に両チャネ
ル拡散領域上で均一な膜厚を有するチタンシリサイド膜
を形成することが可能となる。
した際の砒素の濃度分布を示したものである。砒素のイ
オン注入の飛程がシリコン基板（１）中にあり、飛程で
の砒素濃度が５×１０２０ｃｍ−３以下とする。砒素濃
度がシリコン基板（１）の全体に渡って５×１０２０ｃ
ｍ−３以下であるので砒素によるシリサイド反応抑制の
阻止が可能となる。その結果、第１熱処理時に両チャネ
ル拡散領域上で均一な膜厚を有するチタンシリサイド膜
を形成することが可能となる。
【００１６】その後は、通常のプロセスにしたがって、
チタンシリサイド上に存在する未反応チタン及びチタン
ナイトライドをアンモニア過酸化水素水を用いて除去す
る。次に、８５０℃１０秒で第２熱処理を施すことによ
って、図１（ｄ）に示すように、低抵抗なＣ５４構造を
持つ均一な膜厚のチタンシリサイド膜（１１）が両チャ
ネル拡散領域（８），（９）上及びポリシリコン（５）
上に選択的に形成される。このため、Ｎチャネル領域で
は層抵抗の上昇を、Ｐチャネル領域ではオン電流の低下
やゲートとソース・ドレイン間のリークの発生を抑制で
きる。その後、層間絶縁膜を形成し、コンタクトホール
を開孔し、メタル配線を形成し、保護膜を形成する。
チタンシリサイド上に存在する未反応チタン及びチタン
ナイトライドをアンモニア過酸化水素水を用いて除去す
る。次に、８５０℃１０秒で第２熱処理を施すことによ
って、図１（ｄ）に示すように、低抵抗なＣ５４構造を
持つ均一な膜厚のチタンシリサイド膜（１１）が両チャ
ネル拡散領域（８），（９）上及びポリシリコン（５）
上に選択的に形成される。このため、Ｎチャネル領域で
は層抵抗の上昇を、Ｐチャネル領域ではオン電流の低下
やゲートとソース・ドレイン間のリークの発生を抑制で
きる。その後、層間絶縁膜を形成し、コンタクトホール
を開孔し、メタル配線を形成し、保護膜を形成する。
【００１７】［実施例２］本発明の第２の実施例につい
て図３を用いて説明する。ＣＭＯＳ半導体を製造するた
めの工程は、上記実施例１の図１で示したものと同じで
ある。Ｎチャネル拡散領域（８）を砒素のイオン注入に
よって形成する際に、砒素のイオン注入の飛程をシリコ
ン基板（１）中に設定する。この時のイオン注入条件と
しては、飛程が後の第１熱処理によってチタン膜（１
０）がシリコン基板（１）と反応しチタンシリサイド
（１１）となる時にシリコン基板（１）が消費される深
さｔよりも深くなるように設定し、シリコン基板（１）
が消費された深さｔにおいて砒素濃度が５×１０２０ｃ
ｍ−３になるようにする。これにより、深さｔまでは砒
素によるシリサイド反応抑制がない。
て図３を用いて説明する。ＣＭＯＳ半導体を製造するた
めの工程は、上記実施例１の図１で示したものと同じで
ある。Ｎチャネル拡散領域（８）を砒素のイオン注入に
よって形成する際に、砒素のイオン注入の飛程をシリコ
ン基板（１）中に設定する。この時のイオン注入条件と
しては、飛程が後の第１熱処理によってチタン膜（１
０）がシリコン基板（１）と反応しチタンシリサイド
（１１）となる時にシリコン基板（１）が消費される深
さｔよりも深くなるように設定し、シリコン基板（１）
が消費された深さｔにおいて砒素濃度が５×１０２０ｃ
ｍ−３になるようにする。これにより、深さｔまでは砒
素によるシリサイド反応抑制がない。
【００１８】それと同時に、深さｔの所で砒素濃度が最
大となり、シリサイド反応を抑制することなくコンタク
ト抵抗を最大限に低減できる。例えば、高融点金属膜と
してチタン膜（１０）を３０ｎｍスパッタリング方法に
て形成した場合に、第１熱処理として６５０℃３０秒施
すとチタンシリサイド（１１）形成の際に、３６ｎｍ程
度のシリコン基板（１）が消費される。酸化膜５ｎｍを
通して砒素をイオン注入する場合には、加速エネルギー
７０Ｋｅｖ、ドーズ量１×１０１５ｃｍ−２の条件で行
うと、シリサイド反応で消費されシリコン基板（１）の
深さｔのところで飛程を持ち、その時の砒素濃度を５×
１０２０ｃｍ−３に設定することができ、砒素によりシ
リサイド反応を抑制することなく、最大限にコンタクト
抵抗を低減できる。また、不必要な砒素が形成されたＴ
ｉＳｉ２中に含まれないことにより第２熱処理時のＴｉ
Ｓｉ２のＣ５４相への相転移を容易とする。
大となり、シリサイド反応を抑制することなくコンタク
ト抵抗を最大限に低減できる。例えば、高融点金属膜と
してチタン膜（１０）を３０ｎｍスパッタリング方法に
て形成した場合に、第１熱処理として６５０℃３０秒施
すとチタンシリサイド（１１）形成の際に、３６ｎｍ程
度のシリコン基板（１）が消費される。酸化膜５ｎｍを
通して砒素をイオン注入する場合には、加速エネルギー
７０Ｋｅｖ、ドーズ量１×１０１５ｃｍ−２の条件で行
うと、シリサイド反応で消費されシリコン基板（１）の
深さｔのところで飛程を持ち、その時の砒素濃度を５×
１０２０ｃｍ−３に設定することができ、砒素によりシ
リサイド反応を抑制することなく、最大限にコンタクト
抵抗を低減できる。また、不必要な砒素が形成されたＴ
ｉＳｉ２中に含まれないことにより第２熱処理時のＴｉ
Ｓｉ２のＣ５４相への相転移を容易とする。
【００１９】
【発明の効果】以上説明したように本発明によれば、高
融点金属シリサイド、例えばチタンシリサイドの砒素に
代表される不純物による反応抑制を阻止することができ
る。その結果、同一条件でシリサイド反応熱処理を施し
た場合，Ｎチャネル、Ｐチャネルの両領域で均一な膜厚
を有する高融点金属シリサイドを形成することが可能と
なる。そして、Ｎチャネル領域での層抵抗の上昇やコン
タクト抵抗の上昇、Ｐチャネル領域でのオン電流の低下
やゲートとソース・ドレイン間のリークを抑制すること
ができる。
融点金属シリサイド、例えばチタンシリサイドの砒素に
代表される不純物による反応抑制を阻止することができ
る。その結果、同一条件でシリサイド反応熱処理を施し
た場合，Ｎチャネル、Ｐチャネルの両領域で均一な膜厚
を有する高融点金属シリサイドを形成することが可能と
なる。そして、Ｎチャネル領域での層抵抗の上昇やコン
タクト抵抗の上昇、Ｐチャネル領域でのオン電流の低下
やゲートとソース・ドレイン間のリークを抑制すること
ができる。
【図１】本発明の第１の実施例を説明するための半導体
製造装置の工程（ａ）、（ｂ）（ｃ）、（ｄ）断面図。
製造装置の工程（ａ）、（ｂ）（ｃ）、（ｄ）断面図。
【図２】本発明の第１の実施例を説明するためのイオン
注入された砒素の濃度分布を示す図。
注入された砒素の濃度分布を示す図。
【図３】本発明の第２の実施例を説明するためのイオン
注入された砒素の濃度分布を示す図。
注入された砒素の濃度分布を示す図。
【図４】従来の半導体製造装置の製造方法を説明するた
めの工程（ａ）（ｂ）（ｃ）（ｄ）（ｅ）断面図。
めの工程（ａ）（ｂ）（ｃ）（ｄ）（ｅ）断面図。
【図５】従来の半導体製造装置の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図６】チタンシリサイド反応の熱処理時間、砒素ドー
ズ依存性を示す図。
ズ依存性を示す図。
１ Ｐ型シリコン基板 ２ Ｎ型ウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ポリシリコン ６ 低濃度拡散領域 ７ 酸化膜 ８ Ｎチャネル拡散領域 ９ Ｐチャネル拡散領域 １０ チタン膜 １１ チタンシリサイド膜
Claims (3)
- 【請求項１】 単結晶または多結晶質の内の少なくとも
一種からなるシリコン中に砒素をイオン注入した後、高
融点金属膜を堆積し、第１の温度で熱処理を施し、高融
点金属シリサイドを形成する第１の熱処理工程と、前記
高融点金属シリサイド上層部に存在する余剰高融点金属
とその反応物とをエッチングで除去するエッチング工程
と、前記高融点金属シリサイドを前記第１の温度よりも
高い第２の温度で熱処理を施す第２の熱処理工程とを含
む半導体装置の製造方法において、前記高融点金属シリ
サイドと前記シリコンとの界面でのシリコン中の前記砒
素濃度が５×１０２０ｃｍ−３以下であることを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、砒素濃度分布として高融点金属シリサイド側
の砒素濃度がシリコン側の濃度より低く、かつ５×１０
２０ｃｍ−３以下であることを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、砒素イオン注入の飛程がシリコン中にあるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP7156988A JP3014030B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
| EP96108796A EP0746018A3 (en) | 1995-05-31 | 1996-05-31 | Process for forming a refractory metal silicide film having a uniform thickness |
| KR1019960019041A KR100187729B1 (ko) | 1995-05-31 | 1996-05-31 | 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 |
| US08/660,186 US6057215A (en) | 1995-05-31 | 1996-05-31 | Process for forming a refractory metal silicide film having a uniform thickness |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP7156988A JP3014030B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
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|---|---|
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| JP3014030B2 JP3014030B2 (ja) | 2000-02-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3014030B2 (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100342394B1 (ko) * | 2000-06-28 | 2002-07-02 | 황인길 | 반도체 소자의 제조 방법 |
| CN100367465C (zh) * | 2002-02-28 | 2008-02-06 | 先进微装置公司 | 在半导体装置的不同含硅区域形成不同硅化物部分的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| US6503817B1 (en) * | 1999-09-23 | 2003-01-07 | Advanced Micro Devices, Inc. | Method for establishing dopant profile to suppress silicidation retardation effect in CMOS process |
| KR20030002867A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6700163B2 (en) * | 2001-12-07 | 2004-03-02 | International Business Machines Corporation | Selective silicide blocking |
| KR100439048B1 (ko) * | 2001-12-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2006130375A2 (en) * | 2005-05-31 | 2006-12-07 | Advanced Micro Devices, Inc. | Technique for reducing silicide non-uniformities by adapting avertical dopant profile |
| US7811877B2 (en) * | 2007-07-16 | 2010-10-12 | Applied Materials, Inc. | Method of controlling metal silicide formation |
Citations (3)
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| JPH06112158A (ja) * | 1992-09-25 | 1994-04-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07297400A (ja) * | 1994-03-01 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213076A (ja) * | 1985-07-10 | 1987-01-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2214708A (en) * | 1988-01-20 | 1989-09-06 | Philips Nv | A method of manufacturing a semiconductor device |
| US5234847A (en) * | 1990-04-02 | 1993-08-10 | National Semiconductor Corporation | Method of fabricating a BiCMOS device having closely spaced contacts |
| KR950007354B1 (ko) * | 1992-06-05 | 1995-07-10 | 현대전자산업주식회사 | 티탄늄 실리사이드 콘택 제조방법 |
-
1995
- 1995-05-31 JP JP7156988A patent/JP3014030B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-31 KR KR1019960019041A patent/KR100187729B1/ko not_active Expired - Fee Related
- 1996-05-31 US US08/660,186 patent/US6057215A/en not_active Expired - Fee Related
- 1996-05-31 EP EP96108796A patent/EP0746018A3/en not_active Withdrawn
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| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
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| Publication number | Publication date |
|---|---|
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| EP0746018A3 (en) | 1998-12-09 |
| JP3014030B2 (ja) | 2000-02-28 |
| EP0746018A2 (en) | 1996-12-04 |
| KR960043036A (ko) | 1996-12-21 |
| KR100187729B1 (ko) | 1999-06-01 |
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