JPH0951040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 互いに異なる導電型の不純物の相互拡散を抑
制することにより、しきい値電圧の変動が小さく、デバ
イス特性の良好なＣＭＯＳ等の半導体装置を製造する。 【解決手段】 第１工程にて半導体基体１００上に第１
Poly−Ｓｉ膜８、ａ−Ｓｉ膜９を形成し、次いで第２工
程にて、ａ−Ｓｉ膜９のＮＭＯＳ形成予定領域３にＮ型
のリンイオンをイオン注入するとともに、ａ−Ｓｉ膜９
のＰＭＯＳ形成予定領域４に、Ｐ型のホウ素イオンをイ
オン注入する。次いで第３工程にて熱処理により、ａ−
Ｓｉ膜９を結晶化させて第２Poly−Ｓｉ膜１２を形成す
るとともに得られる第２Poly−Ｓｉ膜１２中および第１
Poly−Ｓｉ膜８中に不純物を拡散させる。続いて第４工
程にて第２Poly−Ｓｉ膜１２上にＷＳｉx 膜１３を形成
し、第５工程にてＷＳｉx 膜１３上にオフセット酸化膜
１４を形成する。
制することにより、しきい値電圧の変動が小さく、デバ
イス特性の良好なＣＭＯＳ等の半導体装置を製造する。 【解決手段】 第１工程にて半導体基体１００上に第１
Poly−Ｓｉ膜８、ａ−Ｓｉ膜９を形成し、次いで第２工
程にて、ａ−Ｓｉ膜９のＮＭＯＳ形成予定領域３にＮ型
のリンイオンをイオン注入するとともに、ａ−Ｓｉ膜９
のＰＭＯＳ形成予定領域４に、Ｐ型のホウ素イオンをイ
オン注入する。次いで第３工程にて熱処理により、ａ−
Ｓｉ膜９を結晶化させて第２Poly−Ｓｉ膜１２を形成す
るとともに得られる第２Poly−Ｓｉ膜１２中および第１
Poly−Ｓｉ膜８中に不純物を拡散させる。続いて第４工
程にて第２Poly−Ｓｉ膜１２上にＷＳｉx 膜１３を形成
し、第５工程にてＷＳｉx 膜１３上にオフセット酸化膜
１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに異なる導電
型の導電部を有する第１の半導体素子と第２の半導体素
子とを備え、それら導電部がポリシリコン膜と金属膜ま
たは金属化合物膜とを積層した構造となっている半導体
装置の製造方法に関し、特にＭＯＳ電界効果型トランジ
スタ（ＭＯＳＦＥＴ）の製造に好適な半導体装置の製造
方法に関するものである。
型の導電部を有する第１の半導体素子と第２の半導体素
子とを備え、それら導電部がポリシリコン膜と金属膜ま
たは金属化合物膜とを積層した構造となっている半導体
装置の製造方法に関し、特にＭＯＳ電界効果型トランジ
スタ（ＭＯＳＦＥＴ）の製造に好適な半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】従来、この種の半導体装置としては、Ｎ
チャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャネル
ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成される
Complementary ＭＯＳトランジスタ（ＣＭＯＳ）が知ら
れている。ＣＭＯＳは、低消費電力・高速という特長を
有するため、メモリ・ロジックをはじめ多くのＬＳＩ構
成デバイスとして広く用いられている。またこれらＭＯ
ＳＦＥＴは、ＬＳＩの高集積化とともにそのゲート長が
ますます微細化されており、現在ではゲート長０．１μ
ｍ以下のＭＯＳＦＥＴの室温動作も確認されている。
チャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャネル
ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成される
Complementary ＭＯＳトランジスタ（ＣＭＯＳ）が知ら
れている。ＣＭＯＳは、低消費電力・高速という特長を
有するため、メモリ・ロジックをはじめ多くのＬＳＩ構
成デバイスとして広く用いられている。またこれらＭＯ
ＳＦＥＴは、ＬＳＩの高集積化とともにそのゲート長が
ますます微細化されており、現在ではゲート長０．１μ
ｍ以下のＭＯＳＦＥＴの室温動作も確認されている。
【０００３】ところで従来、上記ＰＭＯＳＦＥＴのゲー
ト電極には、プロセスが簡略であり、埋め込みチャネル
型である故に性能が高い等の理由から、ＮＭＯＳＦＥＴ
と同じくＮ+ 型が用いられていた。しかしながら、ディ
ープサブミクロン世代以降、埋め込みチャネル型では短
チャネル効果の抑制が困難であり、したがってＰＭＯＳ
ＦＥＴのゲート電極には、表面チャネル型となるＰ+ 型
を用いることが有効とされている。
ト電極には、プロセスが簡略であり、埋め込みチャネル
型である故に性能が高い等の理由から、ＮＭＯＳＦＥＴ
と同じくＮ+ 型が用いられていた。しかしながら、ディ
ープサブミクロン世代以降、埋め込みチャネル型では短
チャネル効果の抑制が困難であり、したがってＰＭＯＳ
ＦＥＴのゲート電極には、表面チャネル型となるＰ+ 型
を用いることが有効とされている。
【０００４】ＮＭＯＳＦＥＴのゲート電極をＮ+ 型と
し、ＰＭＯＳＦＥＴのゲート電極をＰ + 型とするＣＭＯ
Ｓ、つまり同一の半導体基板上に異なる導電型のゲート
電極を形成するＣＭＯＳを製造するには、ゲート電極形
成用の膜、例えばPoly−Ｓｉ膜のＮ+ 型とする箇所にヒ
素（Ａｓ）やリン（Ｐ）等のＮ型不純物をイオン注入
し、Ｐ+ 型とする箇所にホウ素（Ｂ）や二フッ化ホウ素
（ＢＦ2 ）等のＰ型不純物をイオン注入するといったよ
うに、イオン注入を打ち分けて行うのが普通である。
し、ＰＭＯＳＦＥＴのゲート電極をＰ + 型とするＣＭＯ
Ｓ、つまり同一の半導体基板上に異なる導電型のゲート
電極を形成するＣＭＯＳを製造するには、ゲート電極形
成用の膜、例えばPoly−Ｓｉ膜のＮ+ 型とする箇所にヒ
素（Ａｓ）やリン（Ｐ）等のＮ型不純物をイオン注入
し、Ｐ+ 型とする箇所にホウ素（Ｂ）や二フッ化ホウ素
（ＢＦ2 ）等のＰ型不純物をイオン注入するといったよ
うに、イオン注入を打ち分けて行うのが普通である。
【０００５】また、例えばゲート電極を、図５に示すよ
うにシリコン（Ｓｉ）基板５０上に形成されたポリシリ
コン（Poly−Ｓｉ）膜５３とこの上層に形成されたタン
グステンシリサイド（ＷＳｉx ）膜５４とからなるＷ−
ポリサイド構造とする場合には、従来では上記イオン注
入をＷＳｉx 膜５４の成膜後に行なう。この場合、ＮＭ
ＯＳＦＥＴ形成予定領域５５のＷＳｉx 膜５４にＮ型不
純物の例えばリンを高濃度にドーピングし、またＰＭＯ
ＳＦＥＴ形成予定領域５６のＷＳｉx 膜５４にＰ型不純
物の例えばホウ素を高濃度にドーピングする。そしてそ
の後、Ｓｉ基板５０に形成するソース領域、ドレイン領
域（以下、ソース／ドレイン領域と記す）（図示略）の
不純物を活性化するためのアニール等の高温熱処理によ
って、ドーピングされたリンやホウ素を各領域５５、５
６のPoly−Ｓｉ膜５３中に拡散させる。
うにシリコン（Ｓｉ）基板５０上に形成されたポリシリ
コン（Poly−Ｓｉ）膜５３とこの上層に形成されたタン
グステンシリサイド（ＷＳｉx ）膜５４とからなるＷ−
ポリサイド構造とする場合には、従来では上記イオン注
入をＷＳｉx 膜５４の成膜後に行なう。この場合、ＮＭ
ＯＳＦＥＴ形成予定領域５５のＷＳｉx 膜５４にＮ型不
純物の例えばリンを高濃度にドーピングし、またＰＭＯ
ＳＦＥＴ形成予定領域５６のＷＳｉx 膜５４にＰ型不純
物の例えばホウ素を高濃度にドーピングする。そしてそ
の後、Ｓｉ基板５０に形成するソース領域、ドレイン領
域（以下、ソース／ドレイン領域と記す）（図示略）の
不純物を活性化するためのアニール等の高温熱処理によ
って、ドーピングされたリンやホウ素を各領域５５、５
６のPoly−Ｓｉ膜５３中に拡散させる。
【０００６】なお、図５に示すＳｉ基板５０には予め、
ＮＭＯＳＦＥＴ形成予定領域５５、ＰＭＯＳＦＥＴ形成
予定領域５６のそれぞれを囲むようにしてフィールド酸
化膜５１が形成されており、また各領域５５、５６のＳ
ｉ基板５０表面にゲート酸化膜５２が形成されている。
ＮＭＯＳＦＥＴ形成予定領域５５、ＰＭＯＳＦＥＴ形成
予定領域５６のそれぞれを囲むようにしてフィールド酸
化膜５１が形成されており、また各領域５５、５６のＳ
ｉ基板５０表面にゲート酸化膜５２が形成されている。
【０００７】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、ゲート電極として、Poly−Ｓｉ
膜とＷＳｉx 等の金属シリサイド膜とを積層した構造
（ポリサイド構造）や、Poly−Ｓｉ膜と金属膜とを積層
した構造を用いた場合、金属膜中や金属シリサイド膜中
におけるＮ型、Ｐ型不純物の拡散速度が、Ｓｉや酸化シ
リコン（ＳｉＯ2 ）中に比べて非常に速い（拡散係数で
約４桁大きい）ため、イオン注入後の高温熱処理によっ
て、ゲート電極形成用の膜に高濃度に分布しているＮ
型、Ｐ型不純物が相互拡散してしまう。
体装置の製造方法では、ゲート電極として、Poly−Ｓｉ
膜とＷＳｉx 等の金属シリサイド膜とを積層した構造
（ポリサイド構造）や、Poly−Ｓｉ膜と金属膜とを積層
した構造を用いた場合、金属膜中や金属シリサイド膜中
におけるＮ型、Ｐ型不純物の拡散速度が、Ｓｉや酸化シ
リコン（ＳｉＯ2 ）中に比べて非常に速い（拡散係数で
約４桁大きい）ため、イオン注入後の高温熱処理によっ
て、ゲート電極形成用の膜に高濃度に分布しているＮ
型、Ｐ型不純物が相互拡散してしまう。
【０００８】例えばゲート電極をＷ−ポリサイド構造と
した図５の場合には、Ｎ型のリンがＰ型のゲート電極形
成箇所のPoly−Ｓｉ膜５３側に向かってＷＳｉx 膜５４
中を図５中矢印Ａ方向に拡散し、同時に、Ｐ型のホウ素
がＮ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に向
かって図５中矢印Ｂ方向に拡散する。その結果、Ｐ型の
ゲート電極形成箇所にドーピングされていたリンと、Ｎ
型のゲート電極形成箇所にドーピングされていたホウ素
とが互いに補償し合ってしまう。また上記ポリサイド構
造において、ＷＳｉx 膜５４でなくPoly−Ｓｉ膜５３の
表層側に高濃度の異なる導電型の不純物をドーピングし
ても、イオン注入後の高温熱処理によって、ドーピング
された不純物がＷＳｉx 膜５４に吸い上げられ、上記と
同様に相互拡散してしまう。
した図５の場合には、Ｎ型のリンがＰ型のゲート電極形
成箇所のPoly−Ｓｉ膜５３側に向かってＷＳｉx 膜５４
中を図５中矢印Ａ方向に拡散し、同時に、Ｐ型のホウ素
がＮ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に向
かって図５中矢印Ｂ方向に拡散する。その結果、Ｐ型の
ゲート電極形成箇所にドーピングされていたリンと、Ｎ
型のゲート電極形成箇所にドーピングされていたホウ素
とが互いに補償し合ってしまう。また上記ポリサイド構
造において、ＷＳｉx 膜５４でなくPoly−Ｓｉ膜５３の
表層側に高濃度の異なる導電型の不純物をドーピングし
ても、イオン注入後の高温熱処理によって、ドーピング
された不純物がＷＳｉx 膜５４に吸い上げられ、上記と
同様に相互拡散してしまう。
【０００９】そしてこの現象が起きると、ゲート電極の
Poly−Ｓｉ膜中の不純物濃度が低下するため、当該Poly
−Ｓｉ膜のフェルミレベルが変動したり、ゲート電圧の
印加時にゲート電極が空乏化してしまい、そのことによ
ってしきい値電圧（Threshold Voltage;Ｖth) が変動し
て、ＭＯＳＦＥＴのデバイス特性が低下してしまうので
ある。
Poly−Ｓｉ膜中の不純物濃度が低下するため、当該Poly
−Ｓｉ膜のフェルミレベルが変動したり、ゲート電圧の
印加時にゲート電極が空乏化してしまい、そのことによ
ってしきい値電圧（Threshold Voltage;Ｖth) が変動し
て、ＭＯＳＦＥＴのデバイス特性が低下してしまうので
ある。
【００１０】そこで近年では、ＷＳｉx 膜中の拡散速度
を減少させるために、ＷＳｉx 膜の組成をＳｉ過剰とす
る技術が報告されている。このメカニズムは、ＷＳｉx
膜の組成をＳｉリッチとすることで、Ｗの鎖状構造を崩
し、拡散パスを無くすというものである（「T.Fujii,e
t.al.,"Dual（ｎ+ ／ｐ+ )Polycide Gate Technologyus
ing Si-Rich WSix to Exterminate Lateral Dopant Di
ffusion" in VLSI Symp.Tech.Dig.,p.117,(1994)」）。
しかし、Ｓｉの組成比をむやみに増加させると、ＷＳｉ
x 膜の抵抗値が増加し、これによって配線抵抗の増大・
回路動作の遅延等が生じることになるので必ずしも得策
ではない。
を減少させるために、ＷＳｉx 膜の組成をＳｉ過剰とす
る技術が報告されている。このメカニズムは、ＷＳｉx
膜の組成をＳｉリッチとすることで、Ｗの鎖状構造を崩
し、拡散パスを無くすというものである（「T.Fujii,e
t.al.,"Dual（ｎ+ ／ｐ+ )Polycide Gate Technologyus
ing Si-Rich WSix to Exterminate Lateral Dopant Di
ffusion" in VLSI Symp.Tech.Dig.,p.117,(1994)」）。
しかし、Ｓｉの組成比をむやみに増加させると、ＷＳｉ
x 膜の抵抗値が増加し、これによって配線抵抗の増大・
回路動作の遅延等が生じることになるので必ずしも得策
ではない。
【００１１】本発明は上記課題を解決するためになされ
たものであり、互いに異なる導電型の導電部を有する第
１の半導体素子と第２の半導体素子とを備え、それら導
電部がポリシリコン膜と金属膜または金属化合物膜とを
積層した構造となっている半導体装置の製造に際し、互
いに異なる導電型の不純物の相互拡散を抑制でき、この
ことによりしきい値電圧の変動が小さく、デバイス特性
の良好な半導体装置を製造することができる方法を提供
することを目的としている。
たものであり、互いに異なる導電型の導電部を有する第
１の半導体素子と第２の半導体素子とを備え、それら導
電部がポリシリコン膜と金属膜または金属化合物膜とを
積層した構造となっている半導体装置の製造に際し、互
いに異なる導電型の不純物の相互拡散を抑制でき、この
ことによりしきい値電圧の変動が小さく、デバイス特性
の良好な半導体装置を製造することができる方法を提供
することを目的としている。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、第１工程にて、半導体基体上にアモルファ
スシリコン膜を形成し、次いで第２工程にて、アモルフ
ァスシリコンの第１の半導体素子の形成予定領域に所定
の導電型の不純物をイオン注入するとともに、アモルフ
ァスシリコンの第２の半導体素子の形成予定領域に、上
記不純物とは導電型の異なる不純物をイオン注入する。
次いで第３工程にて、熱処理により、アモルファスシリ
コン膜を結晶化させて第１および第２の半導体素子の導
電部用のポリシリコン膜を形成するとともに得られるポ
リシリコン膜中に不純物を拡散させる。続いて第４工程
にてこのポリシリコン膜上に、第１および第２の半導体
素子の導電部用の金属膜または金属化合物膜を形成し、
第５工程にて金属膜または金属化合物膜上に絶縁膜を形
成する。
造方法では、第１工程にて、半導体基体上にアモルファ
スシリコン膜を形成し、次いで第２工程にて、アモルフ
ァスシリコンの第１の半導体素子の形成予定領域に所定
の導電型の不純物をイオン注入するとともに、アモルフ
ァスシリコンの第２の半導体素子の形成予定領域に、上
記不純物とは導電型の異なる不純物をイオン注入する。
次いで第３工程にて、熱処理により、アモルファスシリ
コン膜を結晶化させて第１および第２の半導体素子の導
電部用のポリシリコン膜を形成するとともに得られるポ
リシリコン膜中に不純物を拡散させる。続いて第４工程
にてこのポリシリコン膜上に、第１および第２の半導体
素子の導電部用の金属膜または金属化合物膜を形成し、
第５工程にて金属膜または金属化合物膜上に絶縁膜を形
成する。
【００１３】また本発明における他の発明の半導体装置
の製造方法では、第１工程にて、半導体基体上に、第１
および第２の半導体素子の導電部用の第１ポリシリコン
膜とアモルファスシリコン膜とをこの順に積層形成し、
次いで上記発明の第２工程と同様の工程を行う。続いて
第３工程にて、熱処理によりアモルファスシリコン膜を
結晶化させて、第１および第２の半導体素子の導電部用
の第２ポリシリコン膜を形成するとともに、得られる第
２ポリシリコン膜中と第１ポリシリコン膜中とに不純物
を拡散させる。そして上記発明の第４工程および第５工
程と同様の工程を行う。
の製造方法では、第１工程にて、半導体基体上に、第１
および第２の半導体素子の導電部用の第１ポリシリコン
膜とアモルファスシリコン膜とをこの順に積層形成し、
次いで上記発明の第２工程と同様の工程を行う。続いて
第３工程にて、熱処理によりアモルファスシリコン膜を
結晶化させて、第１および第２の半導体素子の導電部用
の第２ポリシリコン膜を形成するとともに、得られる第
２ポリシリコン膜中と第１ポリシリコン膜中とに不純物
を拡散させる。そして上記発明の第４工程および第５工
程と同様の工程を行う。
【００１４】上記発明によれば、以下に述べる作用が得
られる。本発明の半導体装置の製造方法では、金属膜ま
たは金属化合物膜の形成に先立って、ポリシリコン膜全
体に不純物を拡散させているため、当然、この拡散時に
金属膜または金属化合物膜に不純物が拡散する現象が起
きない。またその後の半導体装置を形成するための熱処
理の際、例えば半導体装置がＭＯＳＦＥＴの場合に、ソ
ース／ドレイン領域の不純物を活性化するための熱処理
の際、すでにポリシリコン膜全体に不純物が拡散してお
り、ポリシリコン膜の表層側に不純物が高濃度に分布し
ていないため、従来例に比較して金属膜または金属化合
物膜を拡散する不純物量が減少する。またアモルファス
シリコン膜を結晶化させることにより、通常のＣＶＤに
より形成されるポリシリコン膜の結晶粒径よりも大粒径
で、結晶粒界の少ないポリシリコン膜が形成されるた
め、金属膜または金属化合物膜を拡散してきた導電型の
不純物が異なる導電型の領域のポリシリコン膜中に拡散
することが抑えられる。さらに金属膜または金属化合物
膜上に絶縁膜を堆積するため、その後、例えばソース／
ドレイン領域形成のためのイオン注入を行っても、その
イオン注入の際に金属膜または金属化合物膜中に不純物
が導入されることが防止される。よって互いに異なる導
電型の不純物の相互拡散が抑制されて、ポリシリコン膜
中の不純物濃度が高濃度に維持された導電部が得られ
る。
られる。本発明の半導体装置の製造方法では、金属膜ま
たは金属化合物膜の形成に先立って、ポリシリコン膜全
体に不純物を拡散させているため、当然、この拡散時に
金属膜または金属化合物膜に不純物が拡散する現象が起
きない。またその後の半導体装置を形成するための熱処
理の際、例えば半導体装置がＭＯＳＦＥＴの場合に、ソ
ース／ドレイン領域の不純物を活性化するための熱処理
の際、すでにポリシリコン膜全体に不純物が拡散してお
り、ポリシリコン膜の表層側に不純物が高濃度に分布し
ていないため、従来例に比較して金属膜または金属化合
物膜を拡散する不純物量が減少する。またアモルファス
シリコン膜を結晶化させることにより、通常のＣＶＤに
より形成されるポリシリコン膜の結晶粒径よりも大粒径
で、結晶粒界の少ないポリシリコン膜が形成されるた
め、金属膜または金属化合物膜を拡散してきた導電型の
不純物が異なる導電型の領域のポリシリコン膜中に拡散
することが抑えられる。さらに金属膜または金属化合物
膜上に絶縁膜を堆積するため、その後、例えばソース／
ドレイン領域形成のためのイオン注入を行っても、その
イオン注入の際に金属膜または金属化合物膜中に不純物
が導入されることが防止される。よって互いに異なる導
電型の不純物の相互拡散が抑制されて、ポリシリコン膜
中の不純物濃度が高濃度に維持された導電部が得られ
る。
【００１５】また本発明における他の発明の半導体装置
の製造方法によれば、アモルファスシリコン膜の結晶化
と不純物の拡散とを行った後に金属膜または金属化合物
膜を形成し、さらにこの上層に絶縁膜を形成するため、
上記発明と同様の作用が得られる。また半導体基体上に
第１ポリシリコン膜とアモルファスシリコン膜とをこの
順に積層形成するため、例えば半導体装置がＭＯＳＦＥ
Ｔであり、半導体基体表面にゲート酸化膜が形成されて
いる場合に、ゲート酸化膜上には第１ポリシリコン膜が
位置することになる。この第１ポリシリコン膜は、アモ
ルファスシリコン膜を結晶化して得られる第２ポリシリ
コン膜の結晶粒径よりも粒径が小さい結晶からなる膜で
あり、したがってこの発明によればゲート酸化膜の信頼
性がより良好に維持されたＭＯＳＦＥＴが得られる。
の製造方法によれば、アモルファスシリコン膜の結晶化
と不純物の拡散とを行った後に金属膜または金属化合物
膜を形成し、さらにこの上層に絶縁膜を形成するため、
上記発明と同様の作用が得られる。また半導体基体上に
第１ポリシリコン膜とアモルファスシリコン膜とをこの
順に積層形成するため、例えば半導体装置がＭＯＳＦＥ
Ｔであり、半導体基体表面にゲート酸化膜が形成されて
いる場合に、ゲート酸化膜上には第１ポリシリコン膜が
位置することになる。この第１ポリシリコン膜は、アモ
ルファスシリコン膜を結晶化して得られる第２ポリシリ
コン膜の結晶粒径よりも粒径が小さい結晶からなる膜で
あり、したがってこの発明によればゲート酸化膜の信頼
性がより良好に維持されたＭＯＳＦＥＴが得られる。
【００１６】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を説明する。図１は本発明の第１の
実施形態を説明する図であり、本発明をＮＭＯＳＦＥＴ
とＰＭＯＳＦＥＴとから構成されるＣＭＯＳの製造に適
用した場合の一例を示す図である。この実施形態におい
てＣＭＯＳを製造するには、まず図１（ａ）に示す半導
体基体１００を形成する。
製造方法の実施形態を説明する。図１は本発明の第１の
実施形態を説明する図であり、本発明をＮＭＯＳＦＥＴ
とＰＭＯＳＦＥＴとから構成されるＣＭＯＳの製造に適
用した場合の一例を示す図である。この実施形態におい
てＣＭＯＳを製造するには、まず図１（ａ）に示す半導
体基体１００を形成する。
【００１７】すなわち、Ｓｉ基板１上にＬＯＣＯＳ法、
例えば９５０℃のウエット酸化により、本発明の第１の
半導体素子となるＮＭＯＳＦＥＴの形成予定領域（以
下、ＮＭＯＳ形成予定領域と記す）３、本発明の第２の
半導体素子となるＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
例えば９５０℃のウエット酸化により、本発明の第１の
半導体素子となるＮＭＯＳＦＥＴの形成予定領域（以
下、ＮＭＯＳ形成予定領域と記す）３、本発明の第２の
半導体素子となるＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
【００１８】次にＮＭＯＳ形成予定領域３のＳｉ基板１
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびしきい値調整のためのイオン注
入を行って、ＮＭＯＳチャネル領域５を形成する。同様
に、ＰＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル
領域形成のためのイオン注入、トランジスタのパンチス
ルー阻止を目的とした埋め込み層形成のためのイオン注
入、およびしきい値調整のためのイオン注入を行って、
ＰＭＯＳチャネル領域６を形成する。続いて、例えば水
素と酸素とを用いかつ温度を８５０℃とした条件による
パイロジェニック酸化により、ＮＭＯＳ形成予定領域３
とＰＭＯＳ形成予定領域４とのＳｉ基板１表面にそれぞ
れゲート酸化膜７を８ｎｍ程度の膜厚に形成する。
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびしきい値調整のためのイオン注
入を行って、ＮＭＯＳチャネル領域５を形成する。同様
に、ＰＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル
領域形成のためのイオン注入、トランジスタのパンチス
ルー阻止を目的とした埋め込み層形成のためのイオン注
入、およびしきい値調整のためのイオン注入を行って、
ＰＭＯＳチャネル領域６を形成する。続いて、例えば水
素と酸素とを用いかつ温度を８５０℃とした条件による
パイロジェニック酸化により、ＮＭＯＳ形成予定領域３
とＰＭＯＳ形成予定領域４とのＳｉ基板１表面にそれぞ
れゲート酸化膜７を８ｎｍ程度の膜厚に形成する。
【００１９】次いでこうして得られた半導体基体１００
全面に、堆積温度を５８０℃以上とした条件のＣＶＤ法
により、図１（ｂ）に示すごとく第１Poly−Ｓｉ膜８を
堆積し、その後、堆積温度を５８０℃以下とした条件の
ＣＶＤ法により第１Poly−Ｓｉ膜８上にアモルファスシ
リコン（ａ−Ｓｉ）膜９を堆積する（第１工程）。ここ
では、例えばシラン（ＳｉＨ4 ）ガスを原料ガスとし、
堆積温度を６１０℃とした条件による減圧ＣＶＤ法によ
り、半導体基体１００全面に第１Poly−Ｓｉ膜８を７０
ｎｍ程度堆積した後、例えばＳｉＨ4 ガスを原料ガスと
し、堆積温度を５５０℃とした条件による減圧ＣＶＤ法
により、第１Poly−Ｓｉ膜８上にａ−Ｓｉ膜９を５０ｎ
ｍ程度堆積する。
全面に、堆積温度を５８０℃以上とした条件のＣＶＤ法
により、図１（ｂ）に示すごとく第１Poly−Ｓｉ膜８を
堆積し、その後、堆積温度を５８０℃以下とした条件の
ＣＶＤ法により第１Poly−Ｓｉ膜８上にアモルファスシ
リコン（ａ−Ｓｉ）膜９を堆積する（第１工程）。ここ
では、例えばシラン（ＳｉＨ4 ）ガスを原料ガスとし、
堆積温度を６１０℃とした条件による減圧ＣＶＤ法によ
り、半導体基体１００全面に第１Poly−Ｓｉ膜８を７０
ｎｍ程度堆積した後、例えばＳｉＨ4 ガスを原料ガスと
し、堆積温度を５５０℃とした条件による減圧ＣＶＤ法
により、第１Poly−Ｓｉ膜８上にａ−Ｓｉ膜９を５０ｎ
ｍ程度堆積する。
【００２０】次に、リソグラフィによってパターニング
を行ったレジスト（図示略）をマスクとし、ａ−Ｓｉ膜
９のＮＭＯＳ形成予定領域３のみにリンイオン（Ｐ+ )
を、イオンエネルギーを例えば１０ｋｅＶ、ドーズ量を
５×１０15ｃｍ-2とした条件でイオン注入し、図１
（ｃ）に示すごとくＮ+ 型のゲート領域１０を形成す
る。また同様にしてリソグラフィによりパターニングを
行ったレジスト（図示略）をマスクとしてａ−Ｓｉ膜９
のＰＭＯＳ形成予定領域４にのみホウ素イオン（Ｂ+)
を、例えばイオンエネルギーを５ｋｅＶ、ドーズ量を５
×１０15ｃｍ-2とした条件でイオン注入し、Ｐ+ 型のゲ
ート領域１１を形成する（第２工程）。
を行ったレジスト（図示略）をマスクとし、ａ−Ｓｉ膜
９のＮＭＯＳ形成予定領域３のみにリンイオン（Ｐ+ )
を、イオンエネルギーを例えば１０ｋｅＶ、ドーズ量を
５×１０15ｃｍ-2とした条件でイオン注入し、図１
（ｃ）に示すごとくＮ+ 型のゲート領域１０を形成す
る。また同様にしてリソグラフィによりパターニングを
行ったレジスト（図示略）をマスクとしてａ−Ｓｉ膜９
のＰＭＯＳ形成予定領域４にのみホウ素イオン（Ｂ+)
を、例えばイオンエネルギーを５ｋｅＶ、ドーズ量を５
×１０15ｃｍ-2とした条件でイオン注入し、Ｐ+ 型のゲ
ート領域１１を形成する（第２工程）。
【００２１】その後、熱処理として、例えば１０００
℃、１０秒の条件の急速加熱アニール（Rapid Tharmal
Anneal; ＲＴＡ）を行い、ａ−Ｓｉ膜９を結晶化させて
第２Poly−Ｓｉ膜１２を形成すると同時に、ａ−Ｓｉ膜
９表層側の不純物を、得られる第２Poly−Ｓｉ膜１２中
と先に形成した第１Poly−Ｓｉ膜８中とに拡散させる
（第３工程）。このようなａ−Ｓｉ膜９の結晶化によっ
て得られる第２Poly−Ｓｉ膜１２は、その結晶粒径が、
先にＣＶＤにより形成した下層の第１Poly−Ｓｉ膜８の
結晶粒径より大粒径のものとなる。またこの熱処理で
は、ａ−Ｓｉ膜９の結晶化と不純物の拡散とが同時に進
行し、結果として得られる第２Poly−Ｓｉ膜１２および
第１Poly−Ｓｉ膜８全体に不純物が拡散される。またこ
の熱処理により、先に形成されたＮＭＯＳチャネル領域
５、ＰＭＯＳチャネル領域６も活性化される。
℃、１０秒の条件の急速加熱アニール（Rapid Tharmal
Anneal; ＲＴＡ）を行い、ａ−Ｓｉ膜９を結晶化させて
第２Poly−Ｓｉ膜１２を形成すると同時に、ａ−Ｓｉ膜
９表層側の不純物を、得られる第２Poly−Ｓｉ膜１２中
と先に形成した第１Poly−Ｓｉ膜８中とに拡散させる
（第３工程）。このようなａ−Ｓｉ膜９の結晶化によっ
て得られる第２Poly−Ｓｉ膜１２は、その結晶粒径が、
先にＣＶＤにより形成した下層の第１Poly−Ｓｉ膜８の
結晶粒径より大粒径のものとなる。またこの熱処理で
は、ａ−Ｓｉ膜９の結晶化と不純物の拡散とが同時に進
行し、結果として得られる第２Poly−Ｓｉ膜１２および
第１Poly−Ｓｉ膜８全体に不純物が拡散される。またこ
の熱処理により、先に形成されたＮＭＯＳチャネル領域
５、ＰＭＯＳチャネル領域６も活性化される。
【００２２】次いで図１（ｄ）に示すように、例えば六
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとし、かつ堆積温度を３８０℃とした条件の減
圧ＣＶＤ法により、第２Poly−Ｓｉ膜１２上に、本発明
の金属化合物膜となるＷＳｉ x 膜１３を７０ｎｍ程度の
厚みに堆積する（第４工程）。さらにこの上層に例えば
ＳｉＨ4 ガスと酸素ガスとを原料ガスとし、かつ堆積温
度を４２０℃としたＣＶＤ法により、本発明の絶縁膜と
なるＳｉＯ2 膜（オフセット酸化膜）１４を１５０ｎｍ
堆積し（第５工程）、第１Poly−Ｓｉ膜８、第２Poly−
Ｓｉ膜１２およびＷＳｉx 膜１３から構成されたオフセ
ット酸化膜１４付きのＷ−ポリサイド層を形成する。
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとし、かつ堆積温度を３８０℃とした条件の減
圧ＣＶＤ法により、第２Poly−Ｓｉ膜１２上に、本発明
の金属化合物膜となるＷＳｉ x 膜１３を７０ｎｍ程度の
厚みに堆積する（第４工程）。さらにこの上層に例えば
ＳｉＨ4 ガスと酸素ガスとを原料ガスとし、かつ堆積温
度を４２０℃としたＣＶＤ法により、本発明の絶縁膜と
なるＳｉＯ2 膜（オフセット酸化膜）１４を１５０ｎｍ
堆積し（第５工程）、第１Poly−Ｓｉ膜８、第２Poly−
Ｓｉ膜１２およびＷＳｉx 膜１３から構成されたオフセ
ット酸化膜１４付きのＷ−ポリサイド層を形成する。
【００２３】続いてリソグラフィ法によりパターニング
したレジストをマスクとして異方性エッチングを行い、
上記ポリサイド層を本発明の導電部となるゲート電極１
６のパターンに形成する。なお、上記異方性エッチング
は、例えばオフセット酸化膜１４に対してはフロロカー
ボン系のガスをエッチングガスとして用い、Ｗ−ポリサ
イド層に対しては塩素ガスと酸素ガスとをエッチングガ
スとして用いて行う。
したレジストをマスクとして異方性エッチングを行い、
上記ポリサイド層を本発明の導電部となるゲート電極１
６のパターンに形成する。なお、上記異方性エッチング
は、例えばオフセット酸化膜１４に対してはフロロカー
ボン系のガスをエッチングガスとして用い、Ｗ−ポリサ
イド層に対しては塩素ガスと酸素ガスとをエッチングガ
スとして用いて行う。
【００２４】その後、半導体基体１００におけるＳｉ基
板１のＮＭＯＳ形成予定領域３にヒ素イオン（Ａｓ+ )
を、例えばイオンエネルギーを２０ｋｅＶ、ドーズ量を
５×１０13ｃｍ-2とした条件でイオン注入し、図１
（ｅ）に示すようにその領域３におけるＳｉ基板１のゲ
ート電極１６両側位置にＮ型のＬＤＤ領域１７を形成す
る。またＳｉ基板１のＰＭＯＳ形成予定領域４に二フッ
化ホウ素イオン（ＢＦ2 +) を例えばイオンエネルギー
を２０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とした条件
でイオン注入し、その領域４におけるＳｉ基板１のゲー
ト電極１６両側位置にＰ型のＬＤＤ領域１８を形成す
る。さらに減圧ＣＶＤ法により、ゲート電極１６を覆う
ようにして半導体基体１００全面にＳｉＯ2 膜を１５０
ｎｍ程度堆積した後、異方性エッチングによってＳｉＯ
2 膜をエッチバックし、ゲート電極１６の側壁にサイド
ウォール１９を形成する。
板１のＮＭＯＳ形成予定領域３にヒ素イオン（Ａｓ+ )
を、例えばイオンエネルギーを２０ｋｅＶ、ドーズ量を
５×１０13ｃｍ-2とした条件でイオン注入し、図１
（ｅ）に示すようにその領域３におけるＳｉ基板１のゲ
ート電極１６両側位置にＮ型のＬＤＤ領域１７を形成す
る。またＳｉ基板１のＰＭＯＳ形成予定領域４に二フッ
化ホウ素イオン（ＢＦ2 +) を例えばイオンエネルギー
を２０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とした条件
でイオン注入し、その領域４におけるＳｉ基板１のゲー
ト電極１６両側位置にＰ型のＬＤＤ領域１８を形成す
る。さらに減圧ＣＶＤ法により、ゲート電極１６を覆う
ようにして半導体基体１００全面にＳｉＯ2 膜を１５０
ｎｍ程度堆積した後、異方性エッチングによってＳｉＯ
2 膜をエッチバックし、ゲート電極１６の側壁にサイド
ウォール１９を形成する。
【００２５】次いで、Ｓｉ基板１のＮＭＯＳ形成予定領
域３にヒ素イオンを例えばイオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2とした条件でイオン注
入し、その領域３のＳｉ基板１にＮ型のソース／ドレイ
ン領域２０を形成する。またＳｉ基板１のＰＭＯＳ形成
予定領域４に二フッ化ホウ素イオンを例えばイオンエネ
ルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
た条件でイオン注入し、その領域４のＳｉ基板１にＰ型
のソース／ドレイン領域２１を形成する。そして、例え
ば１０００℃、１０秒の条件のＲＴＡにより、ソース／
ドレイン領域２０、２１にドーピングされた不純物を活
性化する。以上の工程によりＣＭＯＳが得られる。
域３にヒ素イオンを例えばイオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2とした条件でイオン注
入し、その領域３のＳｉ基板１にＮ型のソース／ドレイ
ン領域２０を形成する。またＳｉ基板１のＰＭＯＳ形成
予定領域４に二フッ化ホウ素イオンを例えばイオンエネ
ルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
た条件でイオン注入し、その領域４のＳｉ基板１にＰ型
のソース／ドレイン領域２１を形成する。そして、例え
ば１０００℃、１０秒の条件のＲＴＡにより、ソース／
ドレイン領域２０、２１にドーピングされた不純物を活
性化する。以上の工程によりＣＭＯＳが得られる。
【００２６】上記した半導体装置の製造方法では、ＷＳ
ｉx 膜９の成膜に先立ち、第２Poly−Ｓｉ膜１２および
第１Poly−Ｓｉ膜８全体に全体にリンやホウ素を拡散さ
せるため、この拡散時に、当然、ＷＳｉx 膜１３にリン
やホウ素が拡散する現象が起きない。また、その後のソ
ース／ドレイン領域２０、２１にドーピングされた不純
物を活性化するための熱処理の際も、すでに第２Poly−
Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体にリンやホウ
素が拡散しており、第２Poly−Ｓｉ膜１２の表層側に不
純物が高濃度に分布していないので、前述した従来法に
比較してＷＳｉ x 膜１３に拡散するリン、ホウ素の量を
減少させることができる。
ｉx 膜９の成膜に先立ち、第２Poly−Ｓｉ膜１２および
第１Poly−Ｓｉ膜８全体に全体にリンやホウ素を拡散さ
せるため、この拡散時に、当然、ＷＳｉx 膜１３にリン
やホウ素が拡散する現象が起きない。また、その後のソ
ース／ドレイン領域２０、２１にドーピングされた不純
物を活性化するための熱処理の際も、すでに第２Poly−
Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体にリンやホウ
素が拡散しており、第２Poly−Ｓｉ膜１２の表層側に不
純物が高濃度に分布していないので、前述した従来法に
比較してＷＳｉ x 膜１３に拡散するリン、ホウ素の量を
減少させることができる。
【００２７】また、たとえリンがＷＳｉx 膜１３からＰ
+ 型のゲート領域１１の第２Poly−Ｓｉ膜１２側に拡散
してきたり、ホウ素がＷＳｉx 膜１３からＮ+ 型のゲー
ト領域１０の第２Poly−Ｓｉ膜１２側に拡散してきて
も、上記のごとくこれら不純物の量は少なく、しかも第
２Poly−Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体にホ
ウ素やリンが拡散していることによって、第２Poly−Ｓ
ｉ膜１２の表層側に不純物が高濃度に分布している場合
に比較してホウ素やリンが補償される割合が少なくてす
む。
+ 型のゲート領域１１の第２Poly−Ｓｉ膜１２側に拡散
してきたり、ホウ素がＷＳｉx 膜１３からＮ+ 型のゲー
ト領域１０の第２Poly−Ｓｉ膜１２側に拡散してきて
も、上記のごとくこれら不純物の量は少なく、しかも第
２Poly−Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体にホ
ウ素やリンが拡散していることによって、第２Poly−Ｓ
ｉ膜１２の表層側に不純物が高濃度に分布している場合
に比較してホウ素やリンが補償される割合が少なくてす
む。
【００２８】さらにａ−Ｓｉ膜９を熱処理によって結晶
化させることにより、通常のＣＶＤにより形成される例
えば第１Poly−Ｓｉ膜８の粒径よりも大粒径の結晶から
なる第２Poly−Ｓｉ膜１２を形成するので、つまり結晶
粒界の少ない第２Poly−Ｓｉ膜１２を形成するので、Ｗ
Ｓｉx 膜１３を拡散してきたリンやホウ素が異なる導電
型の領域の第２Poly−Ｓｉ膜１２中や第１Poly−Ｓｉ膜
８中を拡散するのを抑えることができる。
化させることにより、通常のＣＶＤにより形成される例
えば第１Poly−Ｓｉ膜８の粒径よりも大粒径の結晶から
なる第２Poly−Ｓｉ膜１２を形成するので、つまり結晶
粒界の少ない第２Poly−Ｓｉ膜１２を形成するので、Ｗ
Ｓｉx 膜１３を拡散してきたリンやホウ素が異なる導電
型の領域の第２Poly−Ｓｉ膜１２中や第１Poly−Ｓｉ膜
８中を拡散するのを抑えることができる。
【００２９】また上記実施形態では、ＷＳｉx 膜１３上
にオフセット酸化膜１４を堆積した後に、ソース／ドレ
イン領域２０、２１形成のためのイオン注入を行うこと
から、このイオン注入の際にＷＳｉx 膜１３中に不純物
が導入されることを防止できるので、このことによって
もその後の熱処理の際にＷＳｉx 膜１３を拡散する不純
物量を減少させることができる。またａ−Ｓｉ膜９の熱
処理をＲＴＡで行っているので、ａ−Ｓｉ膜９にドーピ
ングされたホウ素やリンを、ａ−Ｓｉ膜９の結晶化によ
り得られる第２Poly−Ｓｉ膜１２の結晶粒界に析出させ
ることなく第２Poly−Ｓｉ膜１２、第１Poly−Ｓｉ膜８
の結晶中に拡散させることができる。このため、熱処理
の際にＷＳｉx 膜１３を拡散するリン、ホウ素の量を減
少させることができる。
にオフセット酸化膜１４を堆積した後に、ソース／ドレ
イン領域２０、２１形成のためのイオン注入を行うこと
から、このイオン注入の際にＷＳｉx 膜１３中に不純物
が導入されることを防止できるので、このことによって
もその後の熱処理の際にＷＳｉx 膜１３を拡散する不純
物量を減少させることができる。またａ−Ｓｉ膜９の熱
処理をＲＴＡで行っているので、ａ−Ｓｉ膜９にドーピ
ングされたホウ素やリンを、ａ−Ｓｉ膜９の結晶化によ
り得られる第２Poly−Ｓｉ膜１２の結晶粒界に析出させ
ることなく第２Poly−Ｓｉ膜１２、第１Poly−Ｓｉ膜８
の結晶中に拡散させることができる。このため、熱処理
の際にＷＳｉx 膜１３を拡散するリン、ホウ素の量を減
少させることができる。
【００３０】よって上記実施形態によれば、リンとホウ
素の相互拡散を抑制でき、第２Poly−Ｓｉ膜１２中およ
び第１Poly−Ｓｉ膜８中におけるリン濃度やホウ素濃度
を高濃度に維持したゲート電極１６を形成することがで
きるので、リン、ホウ素の相互拡散に起因する第１Poly
−Ｓｉ膜８および第２Poly−Ｓｉ膜１２中のフェルミレ
ベルの変動や、ゲート電圧印加時のゲート電極１６の空
乏化を防止できる。したがって、しきい値電圧の変動が
小さく、優れたＭＯＳＦＥＴ特性のＣＭＯＳを製造する
ことができる。
素の相互拡散を抑制でき、第２Poly−Ｓｉ膜１２中およ
び第１Poly−Ｓｉ膜８中におけるリン濃度やホウ素濃度
を高濃度に維持したゲート電極１６を形成することがで
きるので、リン、ホウ素の相互拡散に起因する第１Poly
−Ｓｉ膜８および第２Poly−Ｓｉ膜１２中のフェルミレ
ベルの変動や、ゲート電圧印加時のゲート電極１６の空
乏化を防止できる。したがって、しきい値電圧の変動が
小さく、優れたＭＯＳＦＥＴ特性のＣＭＯＳを製造する
ことができる。
【００３１】また上記実施形態では本発明における金属
化合物膜がＷＳｉx 膜１３からなるので、自己整合サリ
サイド化（Self Aligned Silicidation;Salicidation)
のような細線効果を起こさずに低抵抗なゲート電極１６
を形成することができる。またＰ型不純物としてホウ素
を用いているので、二フッ化ホウ素を用いる場合に比べ
て、いわゆるフッ素の影響による不純物の増速拡散を抑
制でき、この増速拡散によりホウ素がゲート酸化膜７を
突き抜ける等の不具合を防止することができる。しかも
ゲート酸化膜７直上に、堆積温度を５８０℃以上とした
条件の通常のＣＶＤ法により、結晶粒径の小さい結晶か
らなる第１Poly−Ｓｉ膜８が形成されているので、ゲー
ト酸化膜７の信頼性がより良好に維持されたＣＭＯＳを
製造することができる。
化合物膜がＷＳｉx 膜１３からなるので、自己整合サリ
サイド化（Self Aligned Silicidation;Salicidation)
のような細線効果を起こさずに低抵抗なゲート電極１６
を形成することができる。またＰ型不純物としてホウ素
を用いているので、二フッ化ホウ素を用いる場合に比べ
て、いわゆるフッ素の影響による不純物の増速拡散を抑
制でき、この増速拡散によりホウ素がゲート酸化膜７を
突き抜ける等の不具合を防止することができる。しかも
ゲート酸化膜７直上に、堆積温度を５８０℃以上とした
条件の通常のＣＶＤ法により、結晶粒径の小さい結晶か
らなる第１Poly−Ｓｉ膜８が形成されているので、ゲー
ト酸化膜７の信頼性がより良好に維持されたＣＭＯＳを
製造することができる。
【００３２】なお、上記実施形態では、本発明における
導電部がゲート電極１６である場合について説明した
が、これに限定されるものではなく配線層であってもよ
いのはもちろんである。また上記実施形態では、半導体
基体１００上に第１Poly−Ｓｉ膜８を介してａ−Ｓｉ膜
９を形成した場合について述べたが、半導体基体上に直
にａ−Ｓｉ膜を形成し、これを結晶化して導電部のPoly
−Ｓｉ膜としてもよく、この場合にも上記実施形態と同
様の同様の効果を得ることができる。また本発明におけ
る金属化合物膜としてＷＳｉx 膜を形成したが、他の高
融点金属シリサイド膜等であってもよく、また上記金属
化合物を金属膜に替えることもできる。
導電部がゲート電極１６である場合について説明した
が、これに限定されるものではなく配線層であってもよ
いのはもちろんである。また上記実施形態では、半導体
基体１００上に第１Poly−Ｓｉ膜８を介してａ−Ｓｉ膜
９を形成した場合について述べたが、半導体基体上に直
にａ−Ｓｉ膜を形成し、これを結晶化して導電部のPoly
−Ｓｉ膜としてもよく、この場合にも上記実施形態と同
様の同様の効果を得ることができる。また本発明におけ
る金属化合物膜としてＷＳｉx 膜を形成したが、他の高
融点金属シリサイド膜等であってもよく、また上記金属
化合物を金属膜に替えることもできる。
【００３３】さらに上記実施形態では、一度の熱処理
（第３工程）でａ−Ｓｉ膜９の結晶化と、得られる第２
Poly−Ｓｉ膜１２中および第１Poly−Ｓｉ膜８中への不
純物の拡散とを同時に行ったが、本発明では上記熱処理
を上記結晶化ための第１熱処理と不純物の拡散のための
第２熱処理とに分けて行うこともできる。
（第３工程）でａ−Ｓｉ膜９の結晶化と、得られる第２
Poly−Ｓｉ膜１２中および第１Poly−Ｓｉ膜８中への不
純物の拡散とを同時に行ったが、本発明では上記熱処理
を上記結晶化ための第１熱処理と不純物の拡散のための
第２熱処理とに分けて行うこともできる。
【００３４】以下に、第３工程が第１熱処理工程と第２
熱処理工程とからなる場合を、本発明の第２の実施形態
として図２を用いて説明する。この実施形態では、上記
実施形態における第２工程まで同様に行ってＮ+ 型のゲ
ート領域１０、Ｐ+ 型のゲート領域１１を形成する。次
いで第３工程における第１熱処理として、５５０℃〜７
００℃の範囲内の所定の温度で１時間〜１０時間の低温
アニールを行い、ａ−Ｓｉ膜９を結晶化させる。ここで
は、例えば６５０℃、１０時間の条件でａ−Ｓｉ膜９を
固相成長させ、ａ−Ｓｉ膜９を結晶化させる。これによ
り、下層の第１Poly−Ｓｉ膜８や上記実施形態で得られ
た第２Poly−Ｓｉ膜１２よりも大粒径の結晶からなる第
２Poly−Ｓｉ膜２２が得られる。
熱処理工程とからなる場合を、本発明の第２の実施形態
として図２を用いて説明する。この実施形態では、上記
実施形態における第２工程まで同様に行ってＮ+ 型のゲ
ート領域１０、Ｐ+ 型のゲート領域１１を形成する。次
いで第３工程における第１熱処理として、５５０℃〜７
００℃の範囲内の所定の温度で１時間〜１０時間の低温
アニールを行い、ａ−Ｓｉ膜９を結晶化させる。ここで
は、例えば６５０℃、１０時間の条件でａ−Ｓｉ膜９を
固相成長させ、ａ−Ｓｉ膜９を結晶化させる。これによ
り、下層の第１Poly−Ｓｉ膜８や上記実施形態で得られ
た第２Poly−Ｓｉ膜１２よりも大粒径の結晶からなる第
２Poly−Ｓｉ膜２２が得られる。
【００３５】なお、第１熱処理の温度範囲を５５０℃〜
７００℃としたのは、５５０℃より低いとａ−Ｓｉ膜９
が結晶成長せず、７００℃を越えると核発生が速すぎて
ａ−Ｓｉ膜９が大粒径に結晶成長していかないからであ
る。また処理時間を１時間〜１０時間の範囲としたの
は、１時間より短いと結晶の大粒径化に不十分であり、
１０時間を越える時間では結晶成長が飽和状態となって
いるためである。
７００℃としたのは、５５０℃より低いとａ−Ｓｉ膜９
が結晶成長せず、７００℃を越えると核発生が速すぎて
ａ−Ｓｉ膜９が大粒径に結晶成長していかないからであ
る。また処理時間を１時間〜１０時間の範囲としたの
は、１時間より短いと結晶の大粒径化に不十分であり、
１０時間を越える時間では結晶成長が飽和状態となって
いるためである。
【００３６】次に第３工程における第２熱処理として、
第１熱処理よりも高温条件、例えば１０００℃、１０秒
の条件でＲＴＡを行い、大粒径の第２Poly−Ｓｉ膜２２
表層側のリンやホウ素の不純物を第２Poly−Ｓｉ膜２２
および第１Poly−Ｓｉ膜８全体に拡散させる。その後
は、前述の実施形態の図１（ｄ）、（ｅ）に示す工程と
同様の工程を行って、ＣＭＯＳを製造する。
第１熱処理よりも高温条件、例えば１０００℃、１０秒
の条件でＲＴＡを行い、大粒径の第２Poly−Ｓｉ膜２２
表層側のリンやホウ素の不純物を第２Poly−Ｓｉ膜２２
および第１Poly−Ｓｉ膜８全体に拡散させる。その後
は、前述の実施形態の図１（ｄ）、（ｅ）に示す工程と
同様の工程を行って、ＣＭＯＳを製造する。
【００３７】不純物を拡散させるためには通常、８００
℃程度以上の温度が必要であるが、この温度ではａ−Ｓ
ｉ膜が十分大きな結晶となり難いことが知られている。
しかしながら、上記のごとくこの半導体装置の製造方法
では、ａ−Ｓｉ膜９の結晶化のための第１熱処理を行っ
た後、不純物拡散のための第２熱処理を行うため、ａ−
Ｓｉ膜９を最適条件例えば第２熱処理よりも低温の６５
０℃にて大粒径に結晶化することができ、かつ第１熱処
理よりも高温条件でリンやホウ素の不純物を第２Poly−
Ｓｉ膜２２および第１Poly−Ｓｉ膜８全体に十分拡散さ
せることができる。しかも、第２Poly−Ｓｉ膜２２は結
晶粒径が大きいことから結晶粒界がより少ない膜となっ
ているので、その後のソース／ドレイン領域２０、２１
の不純物を活性化するための熱処理の際に、ＷＳｉx 膜
１３を拡散してきたリンやホウ素が異なる導電型の領域
の第２Poly−Ｓｉ膜２２中および第１Poly−Ｓｉ膜８中
に拡散するのを一層抑制することができる。
℃程度以上の温度が必要であるが、この温度ではａ−Ｓ
ｉ膜が十分大きな結晶となり難いことが知られている。
しかしながら、上記のごとくこの半導体装置の製造方法
では、ａ−Ｓｉ膜９の結晶化のための第１熱処理を行っ
た後、不純物拡散のための第２熱処理を行うため、ａ−
Ｓｉ膜９を最適条件例えば第２熱処理よりも低温の６５
０℃にて大粒径に結晶化することができ、かつ第１熱処
理よりも高温条件でリンやホウ素の不純物を第２Poly−
Ｓｉ膜２２および第１Poly−Ｓｉ膜８全体に十分拡散さ
せることができる。しかも、第２Poly−Ｓｉ膜２２は結
晶粒径が大きいことから結晶粒界がより少ない膜となっ
ているので、その後のソース／ドレイン領域２０、２１
の不純物を活性化するための熱処理の際に、ＷＳｉx 膜
１３を拡散してきたリンやホウ素が異なる導電型の領域
の第２Poly−Ｓｉ膜２２中および第１Poly−Ｓｉ膜８中
に拡散するのを一層抑制することができる。
【００３８】図３、図４は、ＣＭＯＳのゲート電極に拡
散源を設けたテストパターンでのＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴのしきい値変動を調べた結果を示すグラフで
あり、図３は上記実施形態と同様に、ＷＳｉx 膜堆積前
に第２熱処理を行ってPoly−Ｓｉ膜中に不純物を拡散さ
せた場合を示したものである。また図４は従来法によ
り、すなわちソース／ドレイン領域形成の際の熱処理に
よって、Poly−Ｓｉ膜中に不純物を拡散させた場合を示
したものである。なお、図３、図４において、ＮＭＯＳ
ＦＥＴは○で、またＰＭＯＳＦＥＴは●でそれぞれ示し
てある。また縦軸にはしきい値電圧（Ｖ）、横軸にはＮ
ＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの半導体基体に
形成された拡散層から上記拡散源までの距離（μｍ）を
それぞれとってある。
散源を設けたテストパターンでのＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴのしきい値変動を調べた結果を示すグラフで
あり、図３は上記実施形態と同様に、ＷＳｉx 膜堆積前
に第２熱処理を行ってPoly−Ｓｉ膜中に不純物を拡散さ
せた場合を示したものである。また図４は従来法によ
り、すなわちソース／ドレイン領域形成の際の熱処理に
よって、Poly−Ｓｉ膜中に不純物を拡散させた場合を示
したものである。なお、図３、図４において、ＮＭＯＳ
ＦＥＴは○で、またＰＭＯＳＦＥＴは●でそれぞれ示し
てある。また縦軸にはしきい値電圧（Ｖ）、横軸にはＮ
ＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの半導体基体に
形成された拡散層から上記拡散源までの距離（μｍ）を
それぞれとってある。
【００３９】図３および図４に示すグラフから明らかな
ように、上記実施形態により得られるＮＭＯＳＦＥＴ、
ＰＭＯＳＦＥＴはいずれも、従来法で形成されたものに
比較してしきい値電圧の変動が極めて小さいことがわか
る。このように上記実施形態によれば、リンやホウ素の
相互拡散を一層抑制できるので、しきい値電圧の変動が
より小さく、ＭＯＳＦＥＴ特性がより優れたＣＭＯＳを
製造することができる。
ように、上記実施形態により得られるＮＭＯＳＦＥＴ、
ＰＭＯＳＦＥＴはいずれも、従来法で形成されたものに
比較してしきい値電圧の変動が極めて小さいことがわか
る。このように上記実施形態によれば、リンやホウ素の
相互拡散を一層抑制できるので、しきい値電圧の変動が
より小さく、ＭＯＳＦＥＴ特性がより優れたＣＭＯＳを
製造することができる。
【００４０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、アモルファスシリコン膜を結晶化
して大粒径で結晶粒界の少ないポリシリコン膜を形成す
るとともに、得られるポリシリコン膜中に不純物を拡散
し、次いで金属膜または金属化合物膜を形成する。この
ため、その後の半導体装置を形成するための熱処理の際
に、例えば半導体装置がＭＯＳＦＥＴの場合には、ソー
ス／ドレイン領域の不純物を活性化するための熱処理の
際に、金属膜または金属化合物膜を拡散する不純物量を
減少させることができ、金属膜または金属化合物膜を拡
散してきた不純物が異なる導電型の領域のポリシリコン
膜中に拡散するのを抑制することができる。さらに金属
膜または金属化合物膜上に絶縁膜を堆積するため、その
後、例えばソース／ドレイン領域形成のためのイオン注
入を行っても、そのイオン注入の際に金属膜または金属
化合物膜中に不純物が導入されることを防止できる。よ
って互いに異なる導電型の不純物の相互拡散を抑制で
き、ポリシリコン膜中の不純物濃度を高濃度に維持した
導電部、例えばゲート電極を得ることができることか
ら、上記相互拡散に起因するポリシリコン膜中のフェル
ミレベルの変動や、ゲート電圧印加時のゲート電極の空
乏化を防止できるので、しきい値電圧の変動が小さい優
れたデバイス特性のＭＯＳＦＥＴ等の半導体装置を製造
することができる。
の製造方法によれば、アモルファスシリコン膜を結晶化
して大粒径で結晶粒界の少ないポリシリコン膜を形成す
るとともに、得られるポリシリコン膜中に不純物を拡散
し、次いで金属膜または金属化合物膜を形成する。この
ため、その後の半導体装置を形成するための熱処理の際
に、例えば半導体装置がＭＯＳＦＥＴの場合には、ソー
ス／ドレイン領域の不純物を活性化するための熱処理の
際に、金属膜または金属化合物膜を拡散する不純物量を
減少させることができ、金属膜または金属化合物膜を拡
散してきた不純物が異なる導電型の領域のポリシリコン
膜中に拡散するのを抑制することができる。さらに金属
膜または金属化合物膜上に絶縁膜を堆積するため、その
後、例えばソース／ドレイン領域形成のためのイオン注
入を行っても、そのイオン注入の際に金属膜または金属
化合物膜中に不純物が導入されることを防止できる。よ
って互いに異なる導電型の不純物の相互拡散を抑制で
き、ポリシリコン膜中の不純物濃度を高濃度に維持した
導電部、例えばゲート電極を得ることができることか
ら、上記相互拡散に起因するポリシリコン膜中のフェル
ミレベルの変動や、ゲート電圧印加時のゲート電極の空
乏化を防止できるので、しきい値電圧の変動が小さい優
れたデバイス特性のＭＯＳＦＥＴ等の半導体装置を製造
することができる。
【００４１】また本発明における他の発明の半導体装置
の製造方法によれば、上記発明と同様の効果が得られる
とともに、半導体基体上に第１ポリシリコン膜とアモル
ファスシリコン膜とをこの順に積層形成する。このた
め、例えば半導体装置がＭＯＳＦＥＴである場合に、ゲ
ート酸化膜上に第２ポリシリコン膜の結晶粒径よりも粒
径の小さい結晶からなる第１ポリシリコン膜を位置させ
ることができるので、ゲート酸化膜の信頼性がより高い
ＭＯＳＦＥＴを形成することができる。
の製造方法によれば、上記発明と同様の効果が得られる
とともに、半導体基体上に第１ポリシリコン膜とアモル
ファスシリコン膜とをこの順に積層形成する。このた
め、例えば半導体装置がＭＯＳＦＥＴである場合に、ゲ
ート酸化膜上に第２ポリシリコン膜の結晶粒径よりも粒
径の小さい結晶からなる第１ポリシリコン膜を位置させ
ることができるので、ゲート酸化膜の信頼性がより高い
ＭＯＳＦＥＴを形成することができる。
【図１】（ａ）〜（ｅ）は、本発明に係る半導体装置の
製造方法の第１の実施形態を工程順に説明するための要
部側断面図である。
製造方法の第１の実施形態を工程順に説明するための要
部側断面図である。
【図２】本発明に係る半導体装置の製造方法の第２の実
施形態を説明するための要部側断面図である。
施形態を説明するための要部側断面図である。
【図３】本発明の半導体装置の製造方法を用いて形成さ
れたＣＭＯＳのしきい値電圧の変動を測定した結果を示
す図である。
れたＣＭＯＳのしきい値電圧の変動を測定した結果を示
す図である。
【図４】従来法を用いて形成されたＣＭＯＳのしきい値
電圧の変動を測定した結果を示す図である。
電圧の変動を測定した結果を示す図である。
【図５】従来法によりＣＭＯＳを形成する際の、不純物
の相互拡散を説明するための要部側断面図である。
の相互拡散を説明するための要部側断面図である。
３ ＮＭＯＳ形成予定領域（第１の半導体素子形成予定
領域） ４ ＰＭＯＳ形成予定領域（第２の半導体素子形成予定
領域） ８ 第１Poly−Ｓｉ膜 ９ ａ−Ｓｉ膜 １２、２２ 第２Poly−Ｓｉ膜 １３ ＷＳｉx 膜（金属化合物膜） １４ オフセット酸化膜（絶縁膜） １６ ゲート電極（導電部） １００ 半導体基体
領域） ４ ＰＭＯＳ形成予定領域（第２の半導体素子形成予定
領域） ８ 第１Poly−Ｓｉ膜 ９ ａ−Ｓｉ膜 １２、２２ 第２Poly−Ｓｉ膜 １３ ＷＳｉx 膜（金属化合物膜） １４ オフセット酸化膜（絶縁膜） １６ ゲート電極（導電部） １００ 半導体基体
【手続補正書】
【提出日】平成８年６月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】例えばゲート電極をＷ−ポリサイド構造と
した図５の場合には、Ｎ型のリンがＰ型のゲート電極形
成箇所のPoly−Ｓｉ膜５３側に向かってＷＳｉx 膜５４
中を図５中矢印Ａ方向に拡散し、同時に、Ｐ型のホウ素
がＮ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に向
かって図５中矢印Ｂ方向に拡散する。その結果、Ｐ型の
ゲート電極形成箇所にドーピングされていたホウ素と、
Ｎ型のゲート電極形成箇所にドーピングされていたリン
とが互いに補償し合ってしまう。また上記ポリサイド構
造において、ＷＳｉx 膜５４でなくPoly−Ｓｉ膜５３の
表層側に高濃度の異なる導電型の不純物をドーピングし
ても、イオン注入後の高温熱処理によって、ドーピング
された不純物がＷＳｉx 膜５４に吸い上げられ、上記と
同様に相互拡散してしまう。
した図５の場合には、Ｎ型のリンがＰ型のゲート電極形
成箇所のPoly−Ｓｉ膜５３側に向かってＷＳｉx 膜５４
中を図５中矢印Ａ方向に拡散し、同時に、Ｐ型のホウ素
がＮ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に向
かって図５中矢印Ｂ方向に拡散する。その結果、Ｐ型の
ゲート電極形成箇所にドーピングされていたホウ素と、
Ｎ型のゲート電極形成箇所にドーピングされていたリン
とが互いに補償し合ってしまう。また上記ポリサイド構
造において、ＷＳｉx 膜５４でなくPoly−Ｓｉ膜５３の
表層側に高濃度の異なる導電型の不純物をドーピングし
ても、イオン注入後の高温熱処理によって、ドーピング
された不純物がＷＳｉx 膜５４に吸い上げられ、上記と
同様に相互拡散してしまう。
Claims (8)
- 【請求項１】 半導体基体に、所定の導電型の導電部を
備えた第１の半導体素子と、前記導電部とは導電型の異
なる導電部を備えた第２の半導体素子とが形成され、前
記第１および第２の半導体素子の導電部がポリシリコン
膜とこの上層に形成された金属膜または金属化合物膜と
から構成されてなる半導体装置を製造する方法であっ
て、 前記半導体基体上にアモルファスシリコン膜を形成する
第１工程と、 前記アモルファスシリコン膜の前記第１の半導体素子の
形成予定領域に、前記所定の導電型の不純物をイオン注
入するとともに、前記アモルファスシリコン膜の前記第
２の半導体素子の形成予定領域に、前記不純物とは導電
型の異なる不純物をイオン注入する第２工程と、 熱処理によって、前記アモルファスシリコン膜を結晶化
させて前記ポリシリコン膜を形成するとともに得られる
ポリシリコン膜中に前記不純物を拡散させる第３工程
と、 前記ポリシリコン膜上に金属膜または金属化合物膜を形
成する第４工程と、 該金属膜または金属化合物膜上に絶縁膜を形成する第５
工程とを有していることを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記第３工程は、前記アモルファスシリ
コン膜を結晶化させる第１熱処理工程と、 該第１熱処理より高温で、前記ポリシリコン膜に前記不
純物を拡散させる第２熱処理工程とからなることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２熱処理を、急速加熱アニールで
行うことを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記第３工程における熱処理を、急速加
熱アニールで行うことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】 半導体基体に、所定の導電型の導電部を
備えた第１の半導体素子と、前記導電部とは導電型の異
なる導電部を備えた第２の半導体素子とが形成され、前
記第１および第２の半導体素子の導電部が第１ポリシリ
コン膜と、この上層に形成された第２ポリシリコン膜
と、この上層に形成された金属膜または金属化合物膜と
から構成されてなる半導体装置を製造する方法であっ
て、 前記半導体基体上に、前記第１ポリシリコン膜とアモル
ファスシリコン膜とをこの順に積層形成する第１工程
と、 前記アモルファスシリコンの前記第１の半導体素子の形
成予定領域に、前記所定の導電型の不純物をイオン注入
するとともに、前記アモルファスシリコンの前記第２の
半導体素子の形成予定領域に、前記不純物とは導電型の
異なる不純物をイオン注入する第２工程と、 熱処理によって、前記アモルファスシリコン膜を結晶化
させて前記第２ポリシリコン膜を形成するとともに得ら
れる第２ポリシリコン膜中と前記第１ポリシリコン膜中
とに前記不純物を拡散させる第３工程と、 前記第２ポリシリコン膜上に金属膜または金属化合物膜
を形成する第４工程と該金属膜または金属化合物膜上に
絶縁膜を形成する第５工程とを有していることを特徴と
する半導体装置の製造方法。 - 【請求項６】 前記第３工程は、前記アモルファスシリ
コン膜を前記第１ポリシリコン膜の結晶粒径よりも大き
い結晶粒径に結晶化させて前記第２ポリシリコン膜を形
成する第１熱処理工程と、 該第１熱処理より高温で、前記第１ポリシリコン膜と前
記第２ポリシリコン膜とに前記不純物を拡散させる第２
熱処理工程とからなることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】 前記第２熱処理を、急速加熱アニールで
行うことを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項８】 前記第３工程における熱処理を、急速加
熱アニールで行うことを特徴とする請求項５記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200681A JPH0951040A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置の製造方法 |
| US08/688,117 US5723356A (en) | 1995-08-07 | 1996-07-29 | Fabrication method for semiconductor device |
| KR1019960032745A KR100391891B1 (ko) | 1995-08-07 | 1996-08-06 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200681A JPH0951040A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951040A true JPH0951040A (ja) | 1997-02-18 |
Family
ID=16428485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7200681A Pending JPH0951040A (ja) | 1995-08-07 | 1995-08-07 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5723356A (ja) |
| JP (1) | JPH0951040A (ja) |
| KR (1) | KR100391891B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892429A3 (en) * | 1997-07-14 | 2000-07-12 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
| KR100671876B1 (ko) * | 1999-10-01 | 2007-01-19 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885887A (en) * | 1997-04-21 | 1999-03-23 | Advanced Micro Devices, Inc. | Method of making an igfet with selectively doped multilevel polysilicon gate |
| US6362055B2 (en) * | 1998-08-31 | 2002-03-26 | Advanced Micro Devices, Inc. | Method of gate doping by ion implantation |
| US6150251A (en) * | 1999-01-22 | 2000-11-21 | United Microelectronics Corp | Method of fabricating gate |
| JP2001189448A (ja) * | 1999-12-28 | 2001-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001203347A (ja) * | 2000-01-18 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6867087B2 (en) * | 2001-11-19 | 2005-03-15 | Infineon Technologies Ag | Formation of dual work function gate electrode |
| US7358197B2 (en) * | 2003-10-23 | 2008-04-15 | United Microelectronics Corp. | Method for avoiding polysilicon film over etch abnormal |
| US20060228876A1 (en) * | 2005-04-08 | 2006-10-12 | Infineon Technologies Ag | Method of manufacturing a semiconductor device |
| US7473626B2 (en) * | 2006-04-11 | 2009-01-06 | International Business Machines Corporation | Control of poly-Si depletion in CMOS via gas phase doping |
| KR101652879B1 (ko) * | 2010-05-25 | 2016-09-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5180690A (en) * | 1988-12-14 | 1993-01-19 | Energy Conversion Devices, Inc. | Method of forming a layer of doped crystalline semiconductor alloy material |
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
-
1995
- 1995-08-07 JP JP7200681A patent/JPH0951040A/ja active Pending
-
1996
- 1996-07-29 US US08/688,117 patent/US5723356A/en not_active Expired - Lifetime
- 1996-08-06 KR KR1019960032745A patent/KR100391891B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892429A3 (en) * | 1997-07-14 | 2000-07-12 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
| US6406952B2 (en) | 1997-07-14 | 2002-06-18 | Agere Systems Guardian Corp. | Process for device fabrication |
| KR100671876B1 (ko) * | 1999-10-01 | 2007-01-19 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100391891B1 (ko) | 2003-09-22 |
| US5723356A (en) | 1998-03-03 |
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