JPH08330455A - 不揮発性メモリ装置及びその製造方法 - Google Patents

不揮発性メモリ装置及びその製造方法

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JPH08330455A
JPH08330455A JP8126044A JP12604496A JPH08330455A JP H08330455 A JPH08330455 A JP H08330455A JP 8126044 A JP8126044 A JP 8126044A JP 12604496 A JP12604496 A JP 12604496A JP H08330455 A JPH08330455 A JP H08330455A
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JP
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conductive layer
gate
memory device
dummy pattern
forming
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JP8126044A
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Yong Bae Choi
庸培 崔
Keon-Soo Kim
建秀 金
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 不揮発性メモリ装置及びその製造方法を提供
する。 【解決手段】 半導体基板と、前記基板上に形成されて
電荷を蓄積する浮遊ゲートとして提供される第１導電層
と、前記第１導電層上に前記第１導電層と絶縁されるよ
うに形成されて制御ゲートとして提供される第２導電層
と、前記第２導電層と所定の距離に隔てて形成されたダ
ミーパターンと、前記第２導電層及びダミーパターンの
一側壁に沿ってスペーサの形態で形成され、前記第２導
電層とダミーパターンが離隔された部分で互いに連結さ
れるように形成されて選択ゲートとして提供される第３
導電層と、前記ダミーパターンの側壁に形成された第３
導電層及びダミーパターンの上部の一部分を露出させる
ように形成されたコンタクトホールとを具備するので、
選択ゲートに直接的に電圧を印加することができる。し
たがって、ドレインと基板との接合漏れ電流を防止する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその製造方法に係り、特に選択ゲート電極を形成す
るためのダミーパターンを有する不揮発性フラッシュメ
モリ装置及びその製造方法に関する。
【０００２】
【従来の技術】フラッシュ ＥＥＰＲＯＭはデータを貯
蔵する浮遊ゲートと該浮遊ゲートを制御する制御ゲート
を備えており、高圧の信号を制御ゲート及びポケットウ
ェルに印加してデータのプログラム及び取消を可能にす
る特徴を持つ。フラッシュ ＥＥＰＲＯＭにおいてメモ
リセルの動作はプログラム、消去及び読み出しの形態に
分ける。
【０００３】一般にプログラム動作はメモリセルのドレ
イン及びゲートに電圧を印加してドレインの付近で高い
エネルギーの電子、即ちホット電子を発生させてこれを
浮遊ゲートに注入することにより行われる。従って、メ
モリセルのスレショルド電圧は（＋）方向に立上がり、
セルはターンオフされる。消去動作はセルの浮遊ゲート
とソースまたは基板との間に適正な電圧を印加して浮遊
ゲートからセルのソースまたは基板に電子を引き出すこ
とにより行われる。従って、メモリセルのスレショルド
電圧は（−）方向に立下がり、セルはターンオンされ
る。
【０００４】読み出し動作は前記のようなメモリセルの
導通か否かによるセルのＯＮまたはＯＦＦ（１または
０）を読み取ることにより行われる。一般のフラッシュ
ＥＥＰＲＯＭは消去動作時、消去電圧により過度な電
子が浮遊ゲートから引き出される過度消去が発生する場
合があり、過度消去の行われたセルはそのスレショルド
電圧が（−）となる。前記過度消去の行われたセルは選
択されたセルの状態に係わらず常にＯＮ状態と読まれて
読み出し動作時のエラーを発生させる。
【０００５】図１及び図２を参照して前記過度消去によ
る読み出し動作時のエラーを防止するための典型的なフ
ラッシュ ＥＥＰＲＯＭセル構造の一例を説明する。図
１は前記従来のフラッシュ ＥＥＰＲＯＭを製造するた
めの概略的なレイアウト図であり、図２は前記図１のＡ
−Ａ′線の垂直断面図である。図１を参照すれば、図面
符号１は浮遊ゲート形成のためのマスクパターンを、２
は制御ゲート形成のためのマスクパターンを、３はビッ
トライン形成のためのマスクパターンを、４及び５は活
性領域形成のためのマスクパターンにより形成されたソ
ース及びドレインをそれぞれ示す。
【０００６】図２を参照すれば、ソース４及びドレイン
５の間の半導体基板６の上に前記基板と絶縁されるよう
に浮遊ゲートとして第１ポリシリコン層１が形成されて
おり、前記第１ポリシリコン層１の上部及びソース４の
付近の前記基板６の上に前記第１ポリシリコン１と絶縁
されるように第２ポリシリコン層２が形成されている。
第１ポリシリコン層１の上部に形成されている前記第２
ポリシリコン層２は制御ゲートとして作用し、ソース４
の付近の前記基板６の上に形成されている前記第２ポリ
シリコン２は選択ゲートとして作用する。
【０００７】前記の構造によれば、読み出し動作時は選
択ゲートにより制御されるので消去電圧の変化に敏感で
なく、消去動作時に過度な電子が浮遊ゲートから引き出
される過度消去の場合にもエラーが発生しない長所があ
る。しかしながら、製造工程で第１及び第２ポリシリコ
ン層のミスアラインのマージンを考慮して前記第２ポリ
シリコン層の幅を充分に広く形成させるべきなので、セ
ルの面積が大きくなる短所がある。
【０００８】前記のような問題点を解決するために本出
願人は制御ゲート及び浮遊ゲートの側壁に側壁スペーサ
を選択ゲートとして形成したフラッシュ ＥＥＰＲＯＭ
セル構造及び製造方法を提案したことがある（米国特許
５，０４１，８８６号、発明者、李秀哲）。図３は前
記フラッシュ ＥＥＰＲＯＭを製造するための概略的な
レイアウト図であり、図４は前記図３のＢ−Ｂ′線の垂
直断面図である。
【０００９】図３を参照すれば、図面符号１１は浮遊ゲ
ート形成のためのマスクパターンを、１２は制御ゲート
形成のためのマスクパターンを、１３はビットライン形
成のためのマスクパターンを、１４及び１５は活性領域
形成のためのマスクパターンにより形成されたソース及
びドレイン領域を、１７は選択ゲート形成のためのマス
クパターンを、１８及び１９はゲートコンタクト及びビ
ットラインコンタクト形成のためのマスクパターンをそ
れぞれ示す。
【００１０】前記レイアウト図によれば、ワードライン
は制御ゲートとして提供される第１ライン１２及び選択
ゲートとして提供される第２ライン１７を含む。前記第
１及び第２ライン１２，１７はゲートコンタクトホール
１８を通して互いに連結される。図４を参照すれば、半
導体基板１６の上に浮遊ゲート１１、制御ゲート１２及
び選択ゲート１７が絶縁層により互いに絶縁されるよう
に形成されており、前記選択ゲート１７は浮遊ゲート及
び制御ゲート側壁に側壁スペーサの形態で形成されてい
る。また、ソース１４及びドレイン１５が前記基板内に
形成されており、ビットライン１３が前記ドレイン１５
と接触されるように形成されている。
【００１１】前記構造によれば、選択ゲートを側壁スペ
ーサの形態で形成することによりセルの面積を減らすこ
とができる。しかしながら、前記従来の構造ではプログ
ラム動作時、充分なホット電子を発生させるために通常
用いられるＶｃｃ単一電源から発生される電圧以上の電
圧、７〜１２Ｖ程度をドレインに印加する。ドレインに
印加される前記Ｖｃｃ以上の電圧はドレインと基板との
接合漏れ電流を誘発してドレイン電圧のレベルを下げる
要因となる。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は前記問題点を解決するために選択ゲートに直接的
に電圧を印加しうる不揮発性メモリ装置を提供すること
である。本発明の他の目的は前記メモリ装置を製造する
に最適な製造方法を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板と、前記基板上に形成されて電
荷を蓄積する浮遊ゲートとして提供される第１導電層
と、前記第１導電層上に前記第１導電層と絶縁されるよ
うに形成されて制御ゲートとして提供される第２導電層
と、前記第２導電層と所定の距離に隔てて形成されたダ
ミーパターンと、前記第２導電層及びダミーパターンの
一側壁に沿ってスペーサの形態で形成され、前記第２導
電層とダミーパターンが離隔された部分で互いに連結さ
れるように形成されて選択ゲートとして提供される第３
導電層と、前記ダミーパターンの側壁に形成された第３
導電層及びダミーパターンの一部分を露出させるように
形成されたコンタクトホールとを具備することを特徴と
する不揮発性メモリ装置を提供する。
【００１４】望ましい実施例によれば、前記ダミーパタ
ーンは前記第１及び第２導電層を備えて形成され、前記
ダミーパターンは前記第３導電層と電気的に絶縁され
る。一方、前記第２導電層は多結晶シリコンとポリサイ
ドよりなる一群から選択されたいずれか一つで形成さ
れ、前記制御ゲートとダミーパターンとの距離は前記側
壁スペーサの形態を有する選択ゲート幅の二倍を越えな
いように形成されることが望ましい。
【００１５】また、前記メモリ装置は前記選択ゲートと
接続する選択ゲート電極をさらに備え、前記選択ゲート
にＶｃｃ単一電源を印加することが望ましい。前記他の
目的を達成するために本発明は、半導体基板上に活性領
域および素子分離領域を限定するためのフィールド酸化
膜を形成する段階と、前記活性領域上にゲート酸化膜を
形成する段階と、ゲート酸化膜の形成される前記結果物
上に第１導電層を形成する段階と、前記第１導電層上に
第１絶縁層を形成する段階と、前記第１絶縁層上に第２
導電層を形成する段階と、前記第２導電層、第１絶縁層
及び第１導電層をパタニングしてメモリセルの浮遊ゲー
ト、制御ゲートおよびダミーパターンを形成する段階
と、前記結果物上に第２絶縁層を形成する段階と、第２
絶縁層の形成された前記結果物上に導電物を蒸着し異方
性食刻してスペーサを形成してからパタニングして浮遊
ゲート、制御ゲート及びダミーパターンの一側壁にスペ
ーサの形態を有する第３導電層を形成する段階と、第３
導電層の形成された前記結果物上に第３絶縁層を形成す
る段階と、前記第３絶縁層を食刻して選択ゲートコンタ
クトホールを形成する段階とを具備することを特徴とす
る不揮発性メモリ装置の製造方法を提供する。
【００１６】望ましい実施例によれば、前記ゲート酸化
膜は７０〜１５０Åの厚さ、前記第１導電層は多結晶シ
リコンを１０００〜２０００Åの程度の厚さで蒸着して
形成し、前記第２導電層はポリサイドを２０００〜３０
００Åの程度の厚さで蒸着して形成する。かつ、前記第
１絶縁層は酸化膜／窒化膜／酸化膜を積層して形成する
ことができる。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図５は本発明による不揮発性メモ
リ装置を製造するための概略的なレイアウト図である。
図５を参照すれば、参照符号４５は浮遊ゲート形成のた
めのマスクパターンを、５５は制御ゲート形成のための
マスクパターンを、６５はダミーパターン形成のための
マスクパターンを、７５は選択ゲート形成のためのマス
クパターンを、８５は活性領域形成のためのマスクパタ
ーンを、９０はビットライン形成のためのマスクパター
ンを、９５ｂ及び９５ｄはビットラインコンタクト及び
選択ゲートコンタクト形成のためのマスクパターンをそ
れぞれ示す。
【００１８】前記レイアウト図によれば、制御ゲート５
５がワードラインＷＬとして提供され、一つのワードラ
インには複数のメモリセルが横方向に連結されている。
かつ、前記ワードライン５５と所定の距離に隔ててダミ
ーパターン６５が形成され、ダミーパターン６５と選択
ゲート７５が選択ゲートコンタクト９５ｄを通して連結
される。前記選択ゲート７５はダミーパターン６５とワ
ードラインが離隔された領域（ｅ）内でも互いに連結さ
れるように形成される。
【００１９】図６及び図７は前記図５のＣ−Ｃ′線及び
Ｄ−Ｄ′線の垂直断面図である。図６及び図７を参照す
れば、図面符号１００は半導体基板を、１０２はゲート
酸化膜を、１０４はフィールド酸化膜を、４５は浮遊ゲ
ートとして提供される第１導電層を、１０６は第１絶縁
層を、５５は制御ゲートとして提供される第２導電層
を、１０８は第２絶縁層を、７５は側壁スペーサ形態の
選択ゲートを、１１０はソースを、１１２はドレイン
を、１１４は第３絶縁層を、９０はセルのドレインと接
続されるビットラインを、１１６は選択ゲート電極を、
６５はダミーパターンをそれぞれ示す。
【００２０】ここで、前記ダミーパターン６５を構成す
る層（４５′，１０６′，５５′）は浮遊ゲートとして
提供される第１導電層４５、第１絶縁層１０６及び制御
ゲートとして提供される第２導電層５５の形成と同様で
形成されることが望ましい。従来の技術によれば、前記
側壁スペーサ形態の選択ゲートの幅が通常０．２μｍ程
度で狭く形成されるので選択ゲートに電極を形成するこ
とができない。
【００２１】しかしながら、本発明によれば、ダミーパ
ターン６５を形成することにより選択ゲート電極１１６
とコンタクトホール（ｈ）を通して連結された選択ゲー
トに電圧を直接的に印加しうる。図８は本発明による不
揮発性メモリセルの等価回路図である。一つのメモリセ
ルは二つのトランジスタ、即ちセルトランジスタＴ１及
び選択トランジスタＴ２を備える。前記二つのトランジ
スタの二つのゲートが一つの電極で結合されている従来
の方法とは異なり、二つのトランジスタはそれぞれのゲ
ート電極を有する。セルトランジスタＴ１のドレインは
ビットラインと連結され、選択トランジスタＴ２のソー
スはソース共通線（ＣＳ；common source line）と連結
される。一方、セルトランジスタＴ１のゲートは浮遊ゲ
ートを備え、その電極はワードラインＷＬと連結され、
選択トランジスタＴ２のゲート電極は選択ゲート線ＳＧ
と連結される。
【００２２】前記図８を参照して本発明による不揮発性
メモリセルの動作を説明すれば次の通りである。プログ
ラム動作はビットラインＢＬに７〜１２Ｖを印加する従
来の方法とは異なり、通常的に使用されるＶｃｃ単一電
源を用いて５Ｖを印加し、前記ワードラインＷＬには８
〜１５Ｖを、前記選択ゲートＳＧには１〜２Ｖをそれぞ
れ印加することにより行われる。
【００２３】これにより、前記セルトランジスタＴ１は
ターンオンされ、前記選択トランジスタの下部のチャン
ネル領域は弱反転状態を保つ。従って、ゲート電圧によ
り形成された電気場によりトランジスタのドレイン及び
ソースからホットキャリア、即ちホット電子が発生して
セルトランジスタＴ１の浮遊ゲートに注入される。これ
により、スレショルド電圧が立上がり、読み出し動作時
のセルトランジスタＴ１はオフされてデータ“１”が貯
蔵される。
【００２４】このように選択ゲートに直接的に電圧を印
加する構造はゲートとソースの間の電気場を増加させて
ドレインのみならずソースからもホット電子の発生を誘
導するので、浮遊ゲートへの電子の注入効率を向上させ
る。かつ、ドレインに通常使用されるＶｃｃ単一電源を
使用しうるので、ドレインと基板との接合漏れ電流を防
止することができる。
【００２５】一方、消去動作は前記ワードラインＷＬ及
び選択ゲートＳＧに０Ｖを印加し、半導体基板に１０〜
２０Ｖの電圧を印加することにより行われる。これによ
り、前記基板に印加された電圧によりセルトランジスタ
の浮遊ゲートから電子が引き出される。したがって、ス
レショルド電圧は再び立下がり、読み出し動作時のセル
トランジスタはターンオンされてデータ“０”が読み出
される。
【００２６】読み出し動作時、選択セルの選択ゲートＳ
Ｇには５Ｖが印加され、非選択セルの選択ゲートには０
Ｖが印加される。したがって、前記非選択セルが過度に
消去されてワードラインに印加された電圧に係わらず常
にターンオンしても、前記非選択セルの選択トランジス
タの下部にはチャンネルが形成されないのでメモリセル
はオフされる。
【００２７】図９乃至図１８は本発明の一実施例による
不揮発性メモリ装置の製造方法を順次に示した工程順序
図である。各図面の“Ａ”は図５の“Ｃ−Ｃ′”線の垂
直断面図であり、“Ｂ”は図５の“Ｄ−Ｄ”線の垂直断
面図である。図９及び図１０は第１導電層４５、第１絶
縁層１０６及び第２導電層５５を形成する段階を示す。
【００２８】半導体基板１００の上に活性領域及び素子
分離領域を限定するために通常の酸化方法、例えばＬＯ
ＣＯＳ（Local Oxidation of Silicon) 方式を用いてフ
ィールド酸化膜１０４を形成した後、前記結果物上に例
えば熱酸化工程を行いゲート酸化膜１０２を形成する。
前記ゲート酸化膜１０２はメモリセルのプログラム、或
いは消去動作時のキャリア、例えば電子のトンネリング
が可能になるように、約１００Åの厚さで形成する。
【００２９】次に、ゲート酸化膜１０２の形成された前
記結果物上に導電物を蒸着した後にパタニングして浮遊
ゲートとして提供される第１導電層４５を形成する。引
き続き、絶縁物、導電物を順次に蒸着して層間絶縁のた
めの第１絶縁層１０６及び制御ゲートとして提供される
第２導電層５５を形成する。ここで、前記第１導電層４
５は導電物、例えば不純物の注入された多結晶シリコン
を用いて１０００〜２０００Å程度の厚さで形成するこ
とができ、前記第１絶縁層１０６は酸化物／窒化物／酸
化物（Ｏ／Ｎ／Ｏ）より構成される絶縁物を用いて約２
５０Å程度の厚さで形成しうる。前記第２導電層５５は
制御ゲートの抵抗を減少するために前記第１絶縁層１０
６の上に、例えば１０００〜２０００Å程度の多結晶シ
リコンを塗布してＰＯＣｌ3 を堆積した後、タングステ
ンシリサイドを１０００〜２０００Å程度の厚さで積層
して形成することができる。
【００３０】図１１及び図１２は第１導電層４５、第１
絶縁層１０６及び第２導電層５５をパタニングする段階
を示す。第２導電層５５の形成された前記結果物上にフ
ォトレジストを塗布してからパタニングしてフォトレジ
ストパターン（図示せず）を形成する。前記フォトレジ
ストパターンを食刻マスクとして用いて半導体基板上に
積層された前記第２導電層５５、第１絶縁層１０６及び
第１導電層４５を順次に食刻する。
【００３１】これにより、メモリセルアレイ部には浮遊
ゲート及びこれと絶縁される制御ゲートが形成され、セ
ルアレイ部と周辺回路部との間にはダミーパターン（４
５′，１０６′，５５′；以下６５という）が形成され
る。前記ダミーパターン６５はワードラインから距離
“ｅ”ほど隔てて形成され、前記隔たる距離“ｅ”は以
後に形成される選択ゲート幅の二倍より小さく形成する
ことが望ましい。本発明の実施例においては、第１導電
層４５′、第１絶縁層１０６′及び第２導電層５５′を
用いてダミーパターンを形成したが、他の実施例におい
ては前記ダミーパターンを導電物または絶縁物を蒸着し
て形成することもできる。
【００３２】図１３及び図１４は選択ゲート７５を形成
する段階を示す。第２導電層５５の形成された前記結果
物上に前記第２導電層５５と以後に形成される選択ゲー
トとの絶縁のために絶縁物、例えばシリコン酸化物を約
５００Å程度の厚さで蒸着して第２絶縁層１０８を形成
する。引き続き、前記結果物上に導電物、例えば多結晶
シリコンを蒸着した後、異方性食刻してスペーサを形成
する。次に、前記スペーサをパタニングして制御ゲート
及びダミーパターンの一側壁にスペーサの形態を有する
選択ゲート７５を形成する。
【００３３】この際、前記選択ゲート７５はワードライ
ンとダミーパターンが離隔された部分“ｅ”内のワード
ラインの側壁及びダミーパターンの側壁にもそれぞれ形
成する。前記隔たる距離“ｅ”は選択ゲート幅の二倍以
下で形成されるので、前記二つの選択ゲートは離隔され
た部分で互いに連結される。次に、ソース及びドレイン
形成のためのマスクを適用して前記結果物に不純物、例
えばｎ型の不純物イオン注入を行いソース及びドレイン
１１０，１１２を形成する。
【００３４】図１５及び図１６はビットラインコンタク
トホール（ｆ）及び選択ゲートコンタクトホール（ｈ）
を形成する段階を示す。選択ゲート７５の形成された前
記結果物上に、例えば１０００Åの厚さのＨＴＯ及び５
０００Åの厚さのＢＰＳＧを塗布してリフロー工程によ
り平坦化して第３絶縁層１１４を形成する。引き続き、
前記第３絶縁層１１４を食刻してメモリセルのドレイン
１１２上の基板を露出させるビットラインコンタクトホ
ール（ｆ）及び前記ダミーパターン６５の上部とダミー
パターン側壁の選択ゲートを露出させる選択ゲートコン
タクトホール（ｈ）を形成する。
【００３５】図１７及び図１８はビットライン９０及び
選択ゲート電極１１６を形成する段階を示す。コンタク
トホール（ｆ，ｈ）の形成された前記結果物上に導電
物、例えばアルミニウムを蒸着・パタニングしてメモリ
セルのドレインと接続するビットライン９０及び選択ゲ
ート７５と接続する選択ゲート電極１１６を形成する。
前記選択ゲート電極１１６により前記選択ゲート７５に
電圧を直接的に印加することができる。
【００３６】
【発明の効果】本発明によれば、ダミーパターンを形成
することにより選択ゲート電極を形成することができ、
選択ゲートに直接的に電圧を印加することもできる。こ
のように、制御ゲートと選択ゲートとのカップリング電
圧を用いず直接的に電圧を印加するので信頼性のあるセ
ル特性を得ることができ、読み出し動作時、非選択セル
トランジスタの（−）スレショルド電圧によりセルがタ
ーンオンされて発生する読み出し誤りを防止することも
でき、側壁スペーサ形態の選択ゲートを形成するので集
積度を向上させうる。
【００３７】のみならず、選択ゲートに電圧を印加して
ソースからホットキャリアを発生させるのでプログラム
の効率を向上させることができ、プログラム動作時に通
常使用されるＶｃｃ単一電源を用いた５Ｖをドレインに
印加するのでドレインと基板との接合漏れ電流を防止し
うる。本発明を一例として限定的に説明したが、本発明
はこれに限らず、本発明の思想の範囲内において当分野
の通常の知識を持つ者により本発明に対する各種の変形
が可能なのは明白である。
【図面の簡単な説明】
【図１】従来のフラッシュ ＥＥＰＲＯＭを製造するた
めのレイアウト図である。
【図２】図１のＡ−Ａ′線の垂直断面図である。
【図３】従来のフラッシュ ＥＥＰＲＯＭを製造するた
めの他のレイアウト図である。
【図４】図３のＢ−Ｂ′線の垂直断面図である。
【図５】本発明による不揮発性メモリ装置を製造するた
めの概略的なレイアウト図である。
【図６】前記図５のＣ−Ｃ′線及びＤ−Ｄ′線の垂直断
面図である。
【図７】前記図５のＣ−Ｃ′線及びＤ−Ｄ′線の垂直断
面図である。
【図８】本発明による不揮発性メモリセルの等価回路図
である。
【図９】本発明の一実施例による不揮発性メモリ装置の
製造方法を順次に示した工程順序図である。
【図１０】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１１】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１２】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１３】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１４】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１５】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１６】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１７】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【図１８】本発明の一実施例による不揮発性メモリ装置
の製造方法を順次に示した工程順序図である。
【符号の説明】
４５ 浮遊ゲート形成のためのマスクパターン ５５ 制御ゲート形成のためのマスクパターン ６５ ダミーパターン形成のためのマスクパターン ７５ 選択ゲート形成のためのマスクパターン ８５ 活性領域形成のためのマスクパターン ９０ ビットライン形成のためのマスクパターン ９５ｂ ビットラインコンタクト形成のためのマスクパ
ターン ９５ｄ 選択ゲートコンタクト形成のためのマスクパタ
ーン

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記基板上に形成されて電荷を蓄積する浮遊ゲートとし
    て提供される第１導電層と、 前記第１導電層上に前記第１導電層と絶縁されるように
    形成されて制御ゲートとして提供される第２導電層と、 前記第２導電層と所定の距離に隔てて形成されたダミー
    パターンと、 前記第２導電層及びダミーパターンの一側壁に沿ってス
    ペーサの形態で形成され、前記第２導電層とダミーパタ
    ーンが離隔された部分で互いに連結されるように形成さ
    れて選択ゲートとして提供される第３導電層と、 前記ダミーパターンの側壁に形成された第３導電層及び
    ダミーパターンの上部の一部分を露出させるように形成
    されたコンタクトホールとを具備することを特徴とする
    不揮発性メモリ装置。
  2. 【請求項２】 前記ダミーパターンは前記第１及び第２
    導電層を備えて形成されることを特徴とする請求項１に
    記載の不揮発性メモリ装置。
  3. 【請求項３】 前記ダミーパターンは前記第３導電層と
    電気的に絶縁されることを特徴とする請求項１に記載の
    不揮発性メモリ装置。
  4. 【請求項４】 前記第２導電層は多結晶シリコンとポリ
    サイドよりなる一群から選択されたいずれか一つで形成
    されることを特徴とする請求項１に記載の不揮発性メモ
    リ装置。
  5. 【請求項５】 前記制御ゲートとダミーパターンとの距
    離は前記側壁スペーサの形態を有する選択ゲート幅の二
    倍を越えないことを特徴とする請求項１に記載の不揮発
    性メモリ装置。
  6. 【請求項６】 前記メモリ装置は前記選択ゲートと接続
    する選択ゲート電極をさらに具備することを特徴とする
    請求項１に記載の不揮発性メモリ装置。
  7. 【請求項７】 前記選択ゲートにＶｃｃ単一電源を印加
    することを特徴とする請求項６に記載の不揮発性メモリ
    装置。
  8. 【請求項８】 半導体基板上に活性領域および素子分離
    領域を限定するためのフィールド酸化膜を形成する段階
    と、 前記活性領域上にゲート酸化膜を形成する段階と、 ゲート酸化膜の形成される前記結果物上に第１導電層を
    形成する段階と、 前記第１導電層上に第１絶縁層を形成する段階と、 前記第１絶縁層上に第２導電層を形成する段階と、 前記第２導電層、第１絶縁層及び第１導電層をパタニン
    グしてメモリセルの浮遊ゲート、制御ゲートおよびダミ
    ーパターンを形成する段階と、 前記結果物上に第２絶縁層を形成する段階と、 第２絶縁層の形成された前記結果物上に導電層を蒸着し
    異方性食刻してスペーサを形成してからパタニングして
    浮遊ゲート、制御ゲート及びダミーパターンの一側壁に
    スペーサの形態を有する第３導電層を形成する段階と、 第３導電層の形成された前記結果物上に第３絶縁層を形
    成する段階と、 前記第３絶縁層を食刻して選択ゲートコンタクトホール
    を形成する段階とを具備することを特徴とする不揮発性
    メモリ装置の製造方法。
  9. 【請求項９】 前記ゲート酸化膜は７０〜１５０Åの厚
    さで形成することを特徴とする請求項８に記載の不揮発
    性メモリ装置の製造方法。
  10. 【請求項１０】 前記第１導電層は多結晶シリコンを１
    ０００〜２０００Åの程度の厚さで蒸着して形成し、前
    記第２導電層はポリサイドを２０００〜３０００Åの程
    度の厚さで蒸着して形成することを特徴とする請求項８
    に記載の不揮発性メモリ装置の製造方法。
  11. 【請求項１１】 前記第１絶縁層は酸化膜／窒化膜／酸
    化膜を積層して形成することを特徴とする請求項８に記
    載の不揮発性メモリ装置の製造方法。
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