JPH0964215A

JPH0964215A - フラッシュメモリ装置及びその製造方法

Info

Publication number: JPH0964215A
Application number: JP8192469A
Authority: JP
Inventors: Kenshu Kin; 金建秀
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-07-20
Filing date: 1996-07-22
Publication date: 1997-03-07
Anticipated expiration: 2016-07-22
Also published as: JP4247762B2; US5977584A; KR970008624A; KR0155859B1

Abstract

(57)【要約】（修正有）【課題】従来のＤＩＮＯＲセル及びＡＮＤセルの問題
を改善する、高集積に好適な新規のセルを有するフラッ
シュメモリ。【解決手段】相互並列に連結されたメモリセルより構
成された第１ストリングＣとそれに隣接して連結された
第２ストリングとを有する単位ブロックが２次元的に配
列されているフラッシュメモリ装置において、通常の選
択ラインであるワードラインＷＬｉとビットラインＢＬ
ｉのほかに、ストリング選択ラインＳＳＬおよびグラウ
ンド選択ラインＧＳＬを追加したものである。セルは、
厚いフィールド絶縁膜とセルフィールドイオン注入を通
じてビットライン間を分離し、フローティングゲートを
２層のポリシリコン層より構成し、セルフアラインエッ
チングを用いてストリング選択トランジスタ、グラウン
ド選択トランジスタ及びワードラインを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリ装
置及びその製造方法に係り、特に安定なる動作を保つ上
に高集積に好適なセルを有するフラッシュメモリ装置及
びその製造方法に関するものである。

【０００２】

【従来の技術】半導体メモリ装置の種類のうち、ＲＡＭ
(random access memory)型のメモリ装置は電源が切れる
と記憶された情報が消滅される反面、ＲＯＭ（read onl
y memory) 型のメモリ装置は外部からの電源が切れても
記憶された情報をそのまま保つ。従って、このようなＲ
ＯＭ型のメモリ装置は不揮発性メモリ装置といわれる。
該不揮発性のメモリ装置のうち、電気的に情報を失わせ
たり書込み（プログラム）できるフラッシュメモリ装置
は、コンピュータ及びメモリカード等に広く用いられ
る。

【０００３】前記フラッシュメモリ装置に用いられる多
種のセルのうち、単純スタックゲート型セル（参照文
献：ＩＥＤＭｐ６１６−６１９、１９８５とＶＬＳＩ
technology ＩＶ−４、ｐ３１−３２、１９８８）は、
一般にソース／ドレインとフローティングゲート及びコ
ントロールゲートよりなるゲート電極とから構成された
１つのトランジスタが、１つのメモリセルを構成する。
前記フローティングゲートはデータを貯蔵し、コントロ
ールゲートはフローティングゲートを調節する。このよ
うな単純スタックゲート型のセルの動作は、フローティ
ングゲートからソース／ドレイン及びバルクに電子を取
り出してセルのスレショルド電圧を低下させる消去動作
と、ソース電位より高いゲート電位とドレイン電位とを
用いてチャネル領域から発生するホット電子をフローテ
ィングゲートに注入させてセルのスレショルド電圧を増
加させるプログラム動作と、そしてセルの消去状態とプ
ログラム状態とを読み取る動作とよりなる。このような
単純スタック型セルは、その構造及び動作において次の
ような問題がある（参照文献：ＩＥＥＥ／ＩＲＰＳｐ１
５８−１６６、１９８８）。

【０００４】第一は動作上の問題であって、ホット電子
の注入によりプログラム動作を行うので、消去／プログ
ラム動作のサイクリング時にセルの特性が急に低下し、
プログラム動作又は読取り動作時に選択されないセルが
紛れ込み易い。そして、消去しすぎたセル（セルのスレ
ショルド電圧が０Ｖ以下のセル）が発生する場合、これ
を解決し難い。

【０００５】第二は構造上の問題であって、１つのトラ
ンジスタが１つのセルを構成するにも係わらず、セルの
ドレインとビットラインとに連結されるビットラインコ
ンタクトが２つのセル当たり１つ必要となるので、集積
化に不利である。さらに、セルのソースをアクチブ領域
で共通に連結するので、フィールド酸化膜の形成のため
の酸化時にバーズビークによるコーナーラウンディング
現象が発生して、消去／プログラム動作後にセルのスレ
ショルド電圧のバラツキが大きくなる。従って、このよ
うな不均一な特性により集積度を向上させ難い。

【０００６】前記した単純スタックゲート型セルの問題
点を解決するために、ＤＩＮＯＲ(DIvided bit-line NO
R)セルが提案された。（参照文献：１）ＩＥＤＭ、ｐ５
９９−６０２、１９９２．２）ＶＬＳＩＣＩＲＣＵＩ
ＴＳ、ｐ９７−９８、１９９３．３）ＩＥＥＥＪＯＵ
ＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩ
ＴＳ、ＶＯＬ２９、ＮＯ．４、ｐ４５４−４５８）。こ
こで、前記ＤＩＮＯＲセル及びその動作条件を図１及び
図２を参照して説明する。

【０００７】図１及び図２は、従来技術により前記ＤＩ
ＮＯＲセルを有するフラッシュメモリ装置の概略図及び
断面図である。具体的には、前記のＤＩＮＯＲセルは所
望のセルトランジスタを選択するためのワードライン
（Ｗ／Ｌ１乃至Ｗ／Ｌｉ）と、選択トランジスタ３ａを
有する選択トランジスタライン３と、前記の選択トラン
ジスタライン３の選択トランジスタ３ａのドレインと連
結されるメインビットライン１と、前記選択トランジス
タ３ａのソースと連結されポリシリコン膜よりなるサブ
ビットライン５とから構成される。

【０００８】全体的には、それぞれのメモリセルのドレ
インがサブビットラインを通じて並列に連結されてセル
トランジスタが直列に配置されて１つのストリングを構
成し、各ストリングが隣接したストリングにソースライ
ン７を通じて連結された構造である。さらに、図１にお
いて参照符号Ａは単位ブロックを示し、前記ＤＩＮＯＲ
セルの単位ブロックは、１つのトランジスタ３ａと、８
個のメモリセルと、前記選択トランジスタ３ａを通じて
メインビットライン１と連結される一本のサブビットラ
イン５とから構成される。

【０００９】次に、前記ＤＩＮＯＲセルの動作方法を説
明すれば、消去動作は、コントロールゲートに約１０Ｖ
の電圧を加え、ソースとＰウェル（バルク）に約−８Ｖ
の電圧を印加して、電子をバルクからフローティングゲ
ートにＦ−Ｎトンネリング(Fowler-Nordheim tunnelin
g) させて、スレショルド電圧を６〜７Ｖに増加させる
ことによって行われる。プログラム動作は、コントロー
ルゲートに約−８Ｖの負電圧を印加しビットラインに５
Ｖの電圧を印加してフローティングゲートから電子をセ
ルのドレインにＦーＮトンネリングさせて、セルのスレ
ショルド電圧を減少させることによってなされる。この
ような構造と動作を有するＤＩＮＯＲセルには、次のよ
うな問題点がある。

【００１０】第一に、ＤＩＮＯＲセルを有するフラッシ
ュメモリ装置は製造工程が複雑でありマスク段階が増え
る。言い換えれば、前記単純ゲート型のセルにセルフア
ラインソース、セルフアラインビットラインコンタク
ト、そしてタングステンプラグ技術がさらに適用されて
製作されるので、マスクを用いる工程数が増える。さら
に、前記セルフアラインビットラインコンタクトの形成
とポリシリコン膜よりなるサブビットラインの形成時
に、ストリングが発生して収率が低下する。さらに、セ
ルフアラインソース技術において、厚いフィールド酸化
膜をエッチングする間にシリコン基板が損傷されて、セ
ル動作時に漏れ電流によるセル特性が低下する。

【００１１】そして、セルのソースが隣接したワードラ
イン方向に共通連結されているので、ソースラインの抵
抗が増加するだけでなくソースをデコーディングするた
めの別途の回路が必要となる。即ち、ローデコーダが複
雑となり面積が増える問題がある。一方、前記した単純
スタックゲート型セルの問題点を解決するために、ＡＮ
Ｄセルが提案された（参照文献：ＩＥＤＭ、ｐ９９１−
９９３、１９９２及びＩＥＤＭ、ｐ９２１−９２３、１
９９４）。前記ＡＮＤセル及びその動作条件を図３及び
図４を参照して説明する。

【００１２】図３は、従来技術により前記ＡＮＤセルを
有するフラッシュメモリ装置の概略図であり、前記図４
Ａ及び図４Ｂは、それぞれ前記ＡＮＤセルのワードライ
ン及びビットライン方向による断面図である。具体的に
は、前記ＡＮＤセルの単位ブロックＢは、相互並列に連
結された多数のメモリセルと、前記メモリセルのドレイ
ンを連結するるローカルデータライン１１と、該メモリ
セルのソースを連結するローカルソースライン１３と、
前記ローカルソースライン１３とローカルデータライン
１１とを選択するための２つの選択トランジスタＳＴ
１，ＳＴ２と、前記選択トランジスタＳＴ１と連結され
るグローバルデータライン１５と、前記選択トランジス
タＳＴ２と連結される共通ソースライン１７とを有す
る。

【００１３】特に、ＡＮＤセルにおいて、前記ローカル
ソールライン１３とローカルデータライン１１は埋め込
まれたＮ⁺ 拡散層より形成される。即ち、コンタクトが
ない構造であり、前記したＤＩＮＯＲ構造におけるビッ
トラインの形成のための面積と工程とが省かれるので、
製造が容易となる。そして、フローティングゲート１７
は２層のポリシリコン層より構成されており、セルのチ
ャンネル間の分離は、図４Ｂに示されるように、イオン
注入によりセルフアラインされた接合層２５による。図
４Ａ及び図４Ｂにおいて、参照番号１９及び２１はそれ
ぞれワードライン及び絶縁層を示す。

【００１４】次に、前記ＡＮＤセルの動作方法を説明す
れば、消去動作は、バルクとソース／ドレインに０Ｖを
印加しコントロールゲートに１３Ｖの電圧を印加して、
電子をバルクからフローティングゲートにＦ−Ｎトンネ
リングさせて、セルの臨界電圧を６〜７Ｖに増加させる
ことによって行われる。プログラム動作は、コントロー
ルゲートに約−９Ｖの電圧を印加しセルのドレインに３
Ｖの電圧を印加して、電子をフローティングゲートから
ドレインにＦ−Ｎトンネリングさせて、セルのスレショ
ルド電圧を１〜２Ｖに減少させることによる。このよう
な構造と動作条件を有するＡＮＤセルには、次のような
問題点がある。

【００１５】前記ビットライン（グローバルデータライ
ン）方向に多数のセルが並列連結されているので集積度
の増加には役に立つが、図４Ａ及び図４Ｂに示したよう
に、ワードライン方向には１本のビットラインを要する
面積内で、ソース及びドレインとして用いられる２つの
埋没Ｎ⁺ 拡散層２３ａ，２３ｂ、チャネル、及びそれぞ
れのソース／ドレインが隣接したフィールド絶縁層２７
が必要である。即ち、それぞれのビットライン１５に連
結されているローカルデータライン１１とローカルソー
スライン１３、及び隣接したローカルデータライン１１
とローカルソースライン１３を分離するためのフィール
ド絶縁層２７が、１本のビットライン１５の面積内に形
成される必要があるので、集積度に大きな邪魔となる。
さらに、集積度が高くなるにつれて埋没Ｎ⁺ 拡散層２３
ａ，２３ｂの抵抗成分が増加し、セル特性が低下する。

【００１６】

【発明が解決しようとする課題】従って、本発明の目的
は、前記従来のＤＩＮＯＲセル及びＡＮＤセルの問題を
改善することによって、安定した動作を保持しながら高
集積に好適な新規のセルを有するフラッシュメモリ装置
を提供することにある。本発明の他の目的は、前記フラ
ッシュメモリ装置を製造するに好適な製造方法を提供す
ることにある。

【００１７】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、相互並列に連結されたメモリセルより
構成された第１ストリングと前記第１ストリングに隣接
して連結された第２ストリングとを有する単位ブロック
が２次元的に配列されているフラッシュメモリ装置にお
いて、前記それぞれの単位ブロックは、前記メモリセル
を選択するために前記メモリセルのコントロールゲート
に連結されたワードラインと、前記第１ストリング及び
第２ストリングを選択するストリング選択トランジスタ
を有するストリング選択ラインと、前記ストリング選択
トランジスタのドレインと連結されるビットラインと、
前記ストリング選択トランジスタのソースと連結される
ドレインラインと、前記メモリセルのソースを共通に連
結するソースラインと、前記ソースラインを選択するた
めのグラウンド選択トランジスタを有するグラウンド選
択ラインと、前記グラウンド選択ラインに連結された共
通ソースとから構成されることを特徴する。

【００１８】さらに、本発明の一例によれば、本発明は
相互並列に連結されたメモリセルより構成された第１ス
トリングと前記第１ストリングに隣接して連結された第
２ストリングとを有する単位ブロックが２次元的に配列
されているフラッシュメモリ装置において、前記それぞ
れの単位ブロックは、前記メモリセルを選択するために
前記メモリセルのコントロールゲートに連結されたワー
ドラインと、前記第１ストリング及び第２ストリングを
選択するストリング選択トランジスタを有するストリン
グ選択ラインと、前記ストリング選択トランジスタのド
レインと連結されるビットラインと、前記ストリング選
択トランジスタのソースと連結されるドレインライン
と、前記メモリセルのソースを共通的に連結するソース
ラインと、前記ソースラインに連結された共通ソースと
から構成されることを特徴とする。

【００１９】さらに、前記の目的を達成するために本発
明は、第１導電型の半導体基板の表面辺りに一定の間隔
に形成されたフィールド絶縁層により限定された活性領
域と、前記活性領域に形成されたトンネル絶縁膜及び第
１導電層と、前記トンネル絶縁膜及び第１導電層の側壁
に形成された第１絶縁層と、前記第１絶縁層に隣接して
前記基板に形成された埋没絶縁層と、前記埋没絶縁層の
下部に接触するように形成され、前記第１導電型と反対
の第２導電型の不純物を含む埋没接合層と、前記第１導
電層上に形成され、前記第１導電層と連結されてフロー
ティングゲートとして用いられる第２導電層と、前記第
２導電層上に形成される第２絶縁層と、前記第２絶縁層
上に形成されるコトロールゲート用の第３導電層とを含
むことを特徴とする。

【００２０】前記第１絶縁層は、酸化膜／窒化膜／酸化
膜（ＯＮＯ膜）の複合膜より構成され、前記第１導電層
と前記第２導電層はポリシリコン膜より構成される。前
記第１導電型はＰ型であり、第２導電型はｎ型であり、
前記半導体基板にｎウェルと前記ｎウェル内にｐウェル
がさらに形成されることもできる。前記埋没接合層、第
１導電層及びフィールド絶縁層の下部基板に第１導電型
の不純物領域がさらに形成されても良く、前記第１絶縁
層は酸化膜より形成され、酸化膜と窒化膜との複合膜よ
り構成されても良い。前記埋没絶縁層は前記第１絶縁層
と隣接した半導体基板を一定の厚さにエッチングしたト
レンチに形成されることもできる。前記埋没絶縁層と埋
没接合層との間に絶縁膜がさらに形成されても良い。

【００２１】さらに、本発明は前記第１導電型の半導体
基板の表面辺りに一定間隔で形成されたフィールド絶縁
層により限定された活性領域と、前記活性領域に形成さ
れたトンネル絶縁膜及び第１導電層と、前記トンネル絶
縁膜及び第１導電層の側壁に形成された第１絶縁層と、
前記第１導電層に隣接した半導体基板を一定の深さでエ
ッチングしたトレンチに形成される第２導電層と、前記
第２導電層上に形成される第２絶縁層と、前記第２導電
層の下部に接触するように形成され、前記第１導電型と
反対の第２導電型の不純物を含む埋没接合層と、前記第
１導電層上に形成され、前記第１導電層と連結されてフ
ローティングゲートとして用いられる第３導電層と、前
記第３導電層上に形成される第３絶縁層と、前記第３絶
縁層上に形成されるコントロールゲート用の第４導電層
とを含むことを特徴とする。

【００２２】前記第２導電層は不純物のドーピングされ
たポリシリコン膜より構成され、前記第２絶縁層は酸化
膜より構成され、前記第１導電層と第３導電層はポリシ
リコン膜より構成される。前記第１導電型はｐ型であ
り、第２導電型はｎ型である。前記他の目的を達成する
ために本発明は、第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、活性領
域にトンネル絶縁膜、第１導電層及び第１絶縁層を形成
する工程と、前記第１絶縁層、第１導電層及びトンネル
絶縁膜をパタニングする工程と、前記パタニングされた
第１導電層の側壁及びそれに隣接した基板の表面に第２
絶縁層を形成する工程と、前記第１絶縁層の側壁及び第
２絶縁層上に第３絶縁層を形成する工程と、前記第３絶
縁層の側壁にスペーサを形成する工程と、前記第１絶縁
層及びスペーサをマスクとして前記基板の全面に第２導
電型の不純物でイオン注入を施す工程と、前記第２導電
型の不純物でイオン注入された前記基板を酸化させて前
記基板の表面辺りに埋没絶縁膜及びその下部に埋没接合
層を形成する工程と、前記第１絶縁層を取り除いた後フ
ローティングゲート用の第２導電層を形成する工程と、
前記第２導電層上に第４絶縁層を形成する工程と、前記
第４絶縁層の形成された基板の全面にコントロールゲー
ト用の第３導電層を形成する工程とを含むことを特徴と
する。

【００２３】前記第１絶縁層は窒化膜より形成され、前
記第２絶縁層は酸化膜より形成される。前記第１導電層
及び第２導電層はポリシリコン膜より形成され、前記第
１導電型はｐ型であり、第２導電型はｎ型である。前記
半導体基板にｎウェルと前記ｎウェル内にｐウェルとを
さらに形成することができる。さらに、前記フィールド
絶縁層を形成する工程後に前記基板の全面に第１導電型
の不純物を注入する工程をさらに含むことができる。

【００２４】さらに本発明の一例によれば、本発明は、
第１導電型の半導体基板上にフィールド絶縁膜を形成し
て活性領域を限定する工程と、前記活性領域にトンネル
絶縁膜、第１導電層及び第１絶縁層を形成する工程と、
前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ニングする工程と、前記パタニングされた第１導電層の
側壁及びそれに隣接した基板の表面に第２絶縁層を形成
する工程と、前記第２絶縁層の側壁及び表面に第１スペ
ーサを形成する工程と、前記第１絶縁層及び第１スペー
サをマスクとして基板の全面に前記第１導電型と反対の
第２導電型の不純物でイオン注入する工程と、前記第２
導電型の不純物でイオン注入された前記基板を酸化させ
て前記基板の表面辺りに埋没絶縁膜及びその下部に埋没
接合層を形成する工程と、前記第１絶縁層及び前記第１
スペーサを取り除く工程と、前記第２絶縁層の側壁及び
表面に第２スペーサを形成する工程と、前記第２スペー
サが形成された基板の全面にフローティングゲート用第
２導電層を形成する工程と、前記第２導電層上に第３絶
縁層を形成する工程と、前記第３絶縁層の形成された基
板の全面にコントロールゲート用第３導電層を形成する
工程とを含むことを特徴とする。

【００２５】前記第１導電層及び第２導電層はポリシリ
コン膜より形成され、前記第１導電型はｐ型であり、第
２導電型はｎ型である。前記第１スペーサは窒化膜より
形成され、前記第２スペーサは酸化膜より形成される。
さらに、本発明は、第１導電型の半導体基板上にフィー
ルド絶縁膜を形成して活性領域を限定する工程と、前記
活性領域にトンネル絶縁膜、第１導電層及び第１絶縁層
を形成する工程と、前記第１絶縁層、第１導電層及びト
ンネル絶縁膜をパタニングする工程と、前記第１導電層
の側壁及びそれに隣接した基板の表面に第２絶縁層を形
成する工程と、前記第２絶縁層の側壁及び表面にスペー
サを形成する工程と、前記第１絶縁層及びスペーサをマ
スクとして基板の全面に第２導電型の不純物でイオン注
入を施す工程と、前記第２導電型の不純物でイオン注入
された前記基板を酸化させて前記基板の表面辺りに埋没
絶縁膜及びその下部に埋没接合層を形成する工程と、前
記第１絶縁層を取り除く工程と、前記スペーサの形成さ
れた基板の全面にフローティングゲート用の第２導電層
を形成する工程と、前記第２導電層上に第３絶縁層を形
成する工程と、前記第３絶縁層の形成された基板の全面
にコントロール用の第３導電層を形成する工程とを含む
ことを特徴とする。

【００２６】前記第１及び第２導電層はポリシリコン膜
より形成される。前記第１導電型はｐ型であり、前記第
２導電型はｎ型である。さらに、本発明は、第１導電型
の半導体基板上にフィールド絶縁膜を形成して活性領域
を限定する工程と、前記活性領域にトンネル絶縁膜、第
１導電層及び第１絶縁層を形成する工程と、前記第１絶
縁層、第１導電層及びトンネル絶縁膜をパタニングする
工程と、前記第１導電層及び第１絶縁層の側壁にスペー
サを形成する工程と、前記第１絶縁層及びスペーサをマ
イクとして前記基板をトレンチエッチングする工程と、
前記トレンチエッチングされた基板の全面に前記第１絶
縁層及びスペーサをマスクとして前記第１導電型と反対
の第２導電型の不純物でイオン注入を施す工程と、前記
第２導電型の不純物でイオン注入されたトレンチエッチ
ングされた前記基板を酸化させて前記基板のトレンチ部
分に第２絶縁層及びその下部に埋没接合層を形成する工
程と、前記基板の全面に第３絶縁層を形成する工程と、
前記第３絶縁層を前記第１導電層の表面が露出されるま
でエッチングする工程と、前記露出された第１導電層の
形成された基板の全面にフローティングゲート用の第２
導電層を形成する工程と、前記第２導電層上に第４絶縁
層を形成する工程と、前記第４絶縁層の形成された基板
の全面にコントロールゲート用の第３導電層を形成する
工程とを含むことを特徴とする。

【００２７】前記第３絶縁層は酸化膜より形成し前記第
１導電層及び第２導電層はポリシリコン膜より形成され
る。前記第１導電型はｐ型であり、前記第２導電型はｎ
型である。さらに、本発明は、第１導電型の半導体基板
上にフィールド絶縁膜を形成して活性領域を限定する工
程と、前記活性領域にトンネル絶縁膜、第１導電層及び
第１絶縁層を形成する工程と、前記第１絶縁層、第１導
電層及びトンネル絶縁膜をパタニングする工程と、前記
第１導電層及び第１絶縁層の側壁にスペーサを形成する
工程と、前記第１絶縁層及びスペーサをマイクとして前
記基板をトレンチエッチングする工程と、前記トレンチ
エッチングされた基板の全面に前記第１絶縁層及びスペ
ーサをマスクとして前記第２導電型の不純物でイオン注
入を施す工程と、前記第２導電型の不純物でイオン注入
された前記トレンチエッチングされた基板に第２導電層
を形成する工程と、第２導電層を酸化させて前記第２導
電層上に第２絶縁層を形成し、前記第２導電層の下部に
接触されるように前記第２導電型の不純物を含む埋没接
合層を形成する工程と、前記第１絶縁層を取り除いた
後、基板の全面にフローティングゲート用の第３導電層
を形成する工程と、前記第３導電層上に第３絶縁層を形
成する工程と、前記第３絶縁層の形成された基板の全面
にコントロールゲート用の第４導電層を形成する工程と
を含むことを特徴とする。

【００２８】前記第１及び第３導電層はポリシリコン膜
より形成され、前記第１導電層は不純物のドーピングさ
れたポリシリコン膜より形成される。前記第１導電型は
ｐ型であり、第２導電型はｎ型である。さらに、本発明
は、第１導電型の半導体基板上にフィールド絶縁膜を形
成して活性領域を限定する工程と、前記活性領域にトン
ネル絶縁膜、第１導電層及び第１絶縁層を形成する工程
と、前記第１絶縁層、第１導電層及びトンネル絶縁膜を
パタニングする工程と、前記第１導電層の側壁及びそれ
に隣接した基板の表面に第２絶縁層を形成する工程と、
前記第１絶縁層の側壁及び第２絶縁層の表面に第３絶縁
層を形成する工程と、前記第３絶縁層の側壁に第１スペ
ーサを形成する工程と、前記第１絶縁層及び第１スペー
サをマスクとして基板の全面に第２導電型の不純物でイ
オン注入を施す工程と、前記第２導電型の不純物でイオ
ン注入された前記基板を酸化させて前記基板の表面辺り
に埋没絶縁膜とその下部に埋没接合層とを形成する工程
と、前記第１絶縁層を取り除いた後、フローティングゲ
ート用の第２導電層を形成する工程と、前記第２導電層
上に第４絶縁層を形成する工程と、前記第４絶縁層の形
成された基板の全面にコントロールゲート用の第３導電
層及び第５絶縁層を形成する工程と、前記第５絶縁層を
バタニングして第５絶縁層パターンを形成する工程と、
前記第５絶縁層パターンをエッチングマスクとして前記
第３導電層、第４絶縁層をエッチングする工程と、前記
エッチングされた第３導電層及び第４絶縁層と第５絶縁
層のバターンの側壁に第２スペーサを形成する工程と、
前記第２スペーサをマスクとして前記第２導電層及び第
１導電層をエッチングする工程とを含むことを特徴とす
る。

【００２９】前記第１及び第２導電層はポリシリコン膜
より形成され、前記第１導電型はｐ型であり、第２導電
型はｎ型である。

【００３０】

【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳細に説明する。本発明者が案出した
セルを、以下ＤｕＳＮＯＲ（Dual String NOR)と称す
る。図５は本実施の形態の一例によるＤｕＳＮＯＲ［本
発明のセルはＤｕＳＮＯＲ（Dual String NOR)と称す
る］を有するフラッシュメモリ装置の概略図である。

【００３１】図５を参照すれば、所望のメモリセルを選
択するためのワ−ドラインＷ／Ｌ１乃至Ｗ／Ｌｉと、多
数のメモリセルが並列に連結されたストリングＣと、前
記ストリングＣを選択するストリング選択トランジスタ
Ｔ１１，Ｔ２１，Ｔ３１，Ｔ４１と、前記ストリング選
択トランジスタを連結するストリング選択ラインＳＳＬ
と、前記メモリセルを並列に連結するドレインライン３
１と、２つのストリングが互いにメモリセルのソ−スを
通じて連結されるソースライン３３と、前記ソースライ
ン３３を選択するためのグラウンド選択トランジスタＴ
１２，Ｔ３２と、前記グラウンド選択トランジスタを連
結するグラウンド選択ラインＧＳＬと、前記ストリング
選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のド
レインと連結されるビットラインＢＬ１〜ＢＬ４とから
構成されている。ここで、参照番号Ｄは単位ブロックを
示す。

【００３２】さらに、本実施の形態のＤｕＳＮＯＲセル
において、前記ストリング選択トランジスタＴ１１，Ｔ
２１，Ｔ３１，Ｔ４１のソースは、ドレインライン３１
を通じて各メモリセルのドレインに連結され、２つのス
トリングを有するメモリセルのソースは、ソースライン
３３を通じてグラウンド選択トランジスタＴ１２，Ｔ３
２のドレインに連結され、グラウンド選択トランジスタ
Ｔ１２，Ｔ３２のソースと共通ソースとが連結されて、
隣接したグラウンド選択トランジスタＴ１２，Ｔ３２の
ソースに共通連結される。

【００３３】図６は前記図５に示したＤｕＳＮＯＲセル
を有するフラッシュメモリ装置のレイアウト図である。
具体的には、参照番号４１，４３及び４９は、それぞれ
アクチブ領域、トンネル領域及びビットラインを示し、
４５，４７，５５はそれぞれフローティングゲート用の
第１ポリシリコン膜、フローティングゲート用の第２ポ
リシリコン膜、及びＮ⁺ ソース／ドレイン用としてイオ
ン注入される領域を示す。

【００３４】さらに、本実施の形態のＤｕＳＮＯＲセル
において、図６に示されたように、ドレインライン５１
とソースライン５３とは絶縁膜の下の埋没接合層より形
成され、フローティングゲートは２つのポリシリコン層
が連結された積層構造を有し、ドレインラインとドレイ
ンライン間の分離は厚いフィールド酸化膜とその下の不
純物層とよりなり、ワードライン間のドレインラインと
ソースライン間の分離は不純物イオン注入により具現さ
れる。

【００３５】図７は本実施の形態の他の例によるＤｕＳ
ＮＯＲセルを有するフラッシュメモリ装置の概略図であ
る。図７に示したＤｕＳＮＯＲセルと前記図５に示した
ＤｕＳＮＯＲセルとを比較すれば、グラウンド選択トラ
ンジスタＴ１２．Ｔ３２とグラウンド選択トランジスタ
ラインＧＳＬとが取り除かれたことを除いては同一であ
る。図７において、図５と同一の参照符号は同一部材を
示しす。

【００３６】具体的には、図７のＤｕＳＮＯＲセルは、
所望のメモリセルを選択するためのワードラインＷＬ１
乃至ＷＬｉと、多数のメモリセルが並列に連結されたス
トリングＣと、前記ストリングＣを選択するストリング
選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１と、
前記ストリング選択トランジスタを連結するストリング
選択ラインＳＳＬと、前記メモリセルを並列に連結する
ドレインライン３１と、２つのストリングが互いにメモ
リセルのソースを通じて連結されるソースライン３３
と、前記ストリング選択トランジスタＴ１１，Ｔ２１，
Ｔ３１，Ｔ４１のドレインと連結されるビットラインＢ
Ｌ１〜ＢＬ４とから構成されている。図７で参照番号Ｄ
は単位ブロックを示す。

【００３７】特に、前記ストリング選択トランジスタＴ
１１，Ｔ２１，Ｔ３１，Ｔ４１のソースは、ドレインラ
イン３１を通じて各メモリセルのドレインに連結され、
２つのストリングを有するメモリセルのソースは、ソー
スライン３３を通じて共通ソースに連結される。以下、
下記製造手順例を参照して前記図５に示された本実施の
形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ
装置の製造方法を説明する。

【００３８】＜製造工程例１＞図８〜図１８は、本実施
の形態のフラッシュメモリ装置の製造方法の工程例１を
示す断面図である。具体的には、図８Ａ〜図１８Ａは前
記図６のａーａ′による断面図、図８Ｂ〜図１８Ｂは前
記図６のｂーｂ′による断面図、図８Ｃ〜図１８Ｃは前
記図６のｃーｃ′による断面図、図８Ｄ〜図１８Ｄは前
記図６のｄーｄ′による断面図である。

【００３９】図８Ａ〜図８Ｄは、基板１００に活性領域
を限定するためにパッド酸化膜１１０、第１ポリシリコ
ン層１２０及び第１シリコン窒化膜１３０を形成する工
程を示す。先ず、ｐ型半導体基板１００にｎウェル（図
示せず）を形成した後、前記ｎウェル内にポケットｐウ
ェル（図示せず）を形成する３重のウェル工程を行う。
前記３重のウェル工程は、セル動作中の消去又はプログ
ラム時にバルクに０Ｖでない正又は負電圧が印加される
場合に必要である。しかしながら、消去又はプログラム
動作時にバルクが０Ｖの状態なら、バルクはポケットｐ
ウェル無しにｐ型基板だけで動作可能である。次いで、
前記Ｐ型基板１００又はポケットｐウェル上に約２４０
Åのパッド酸化膜１１０を成長させる。次に、前記パッ
ド酸化膜１１０上に約１０００Åの第１ポリシリコン層
１２０を堆積した後、その上に約１５００Åの第１シリ
コン窒化膜１３０を堆積する。ついで、前記第１シリコ
ン窒化膜１３０上に第１フォトレジストパターン１４０
を形成した後、前記第１フォトレジストパターン１４０
をマスクとして前記第１シリコン窒化膜１３０を乾式エ
ッチングする。

【００４０】図９Ａ〜図９Ｄは、基板１００にフィール
ド酸化膜１５０を形成して活性領域を限定する工程を示
す。まず、前記第１シリコン窒化膜１３０のエッチング
マスクとして用いられた第１フォトレジストパターン１
４０を取り除いた後、基板１００の全面に基板と同一の
ｐ型不純物であるボロン（Ｂ）を、１．０Ｅ１３〜１．
０Ｅ１４／cm² のドーズ量と約５０ＫｅＶのエネルギの
条件で、チャネルストップ用としてイオン注入する。次
に、基板１００を酸化させて基板に約６０００Åのフィ
ールド酸化膜１５０を成長させて、活性領域を限定す
る。次いで、第１シリコン窒化膜１３０上に前記フィー
ルド酸化膜１５０の形成時に生成される酸化膜（図示せ
ず）、第１シリコン窒化膜１３０及び第１ポリシリコン
層１２０を取り除く。ここで、後続工程で形成されるゲ
ート酸化膜１６０の質を向上させるために、約２００〜
５００Åの犠牲酸化膜（図示せず）を成長させ再び取り
除く一連の工程をさらに行うこともできる。次いで、ｐ
型半導体基板１００の活性領域に約３００Åのゲート酸
化膜１６０を成長させた後、前記ゲート酸化膜１６０上
に第２フォトレジストパターン１７０を形成する。

【００４１】次に、後続工程により形成されるビットラ
インとビットライン間及びドレインラインとドレインラ
イン間の分離特性を強化するために、高エネルギーのセ
ルフィールドイオン注入を基板１００の全面に施す。前
記セルフィールドイオン注入のエネルギーは、フィール
ド酸化膜１５０の厚さを通過できるエネルギー領域が求
められ、本例では約１００ＫｅＶ〜３００ＫｅＶのエネ
ルギーと１．０Ｅ１３〜１．０Ｅ１４／cm² のドース量
で行った。このようにセルフィールドイオン注入すれ
ば、後続工程で基板１００の表面で所定の深さに不純物
層１８０が形成される。

【００４２】前記セルフィールドイオン注入は、上記の
ようにビットラインとビットライン間及びドレインライ
ンとドレインライン間の分離特性を向上させると共に、
メモリセルのチャネルで発生するバルクパンチスルー特
性を改善させ、且つセルの初期スレッショルド電圧を調
整用として用いられる。前記セルフィールドイオン注入
を施した後に、セルの初期スレッショルド電圧を調整し
得るスレッショルド電圧調節用イオン注入を選択的に施
すこともできる。

【００４３】次いで、第２フォトレジストパターン１７
０を用いて選択的にゲート酸化膜１６０を湿式エッチン
グし、前記湿式エッチングマスクとして用いられた第２
フォトレジストパターン１７０を取り除く。この際、後
続工程でストリング選択トランジスタとグラウンド選択
トランジスタとが形成される部分のゲート酸化膜１６０
は、エッチングされないまま保たれる。

【００４４】図１０Ａ〜図１０Ｄは、トンネル酸化膜１
９０及びフローティングゲート用の第２ポリシリコン層
２００を形成する工程を示す。まず、メモリセルが形成
される部位に約１０Åのトンネル酸化膜１９０を成長さ
せた後、約１５００Åのフローティングゲート用の第２
ポリシリコン層２００と約１０００Åの第２シリコン窒
化膜２１０を堆積する。続いて、前記第２シリコン窒化
膜２１０上に第３フォトレジストパターン２２０を形成
した後、これをマスクとして前記第２シリコン窒化膜２
１０と第２ポリシリコン層２００を乾式エッチングす
る。この際、フローティングゲート用の第２ポリシリコ
ン層２００のエッチングプロファイルがややネガティブ
なものが好ましい。これは、後続工程のセルフアライン
エッチング時にポリシリコン膜よりなるストリンガの発
生を抑えるに役立つ。

【００４５】図１１Ａ〜図１１Ｄは、第１酸化膜２３
０、第３シリコン窒化膜２４０及び酸化膜スペーサ２５
０を形成する工程を示す。特に、図１１Ｂ及び図１１Ｃ
の右上の図は、それぞれ参照符号ＥとＦの拡大図であ
る。まず、前記第２ポリシリコン層２００のエッチング
マスクとして用いられた第３フォトレジストパターン２
２０を取り除いた後、前記第２ポリシリコン層２００の
側壁及び基板上に約２００〜３００Åの第１酸化膜２３
０を形成する。前記フローティングゲート用の第２ポリ
シリコン層２００のエッジに形成された第１酸化膜２３
０は、ゲートバーズビークとしてプログラム／消去動作
特性を安定化させる。次いで、前記第１酸化膜２３０の
表面及び第２シリコン窒化膜２１０の側面に、第３シリ
コン窒化膜２４０を約１００〜５００Åの厚さに堆積す
る。次いで、前記第３シリコン窒化膜２４０の側壁にス
ペーサ用酸化膜を約１０００〜２０００Åの厚さに堆積
する。前記第２シリコン窒化膜２１０は、後続工程のス
ペーサ用酸化膜の乾式エッチング時に取り除かれないほ
どの厚さでなければならない。続いて、前記酸化膜を乾
式エッチングして前記第３シリコン窒化膜２４０の側壁
に０．１〜０．２μｍの第１酸化膜スペーサ２５０を形
成する。次いで、基板の全面に砒素（Ａｓ）で１．０Ｅ
１５〜６．０Ｅ１５／cm² のドーズ量でイオン注入し
て、砒素の含まれた不純物層２６０を形成する。

【００４６】図１２Ａ〜図１２Ｄは、埋没酸化膜２７０
及び埋没接合層２８０を形成する工程を示す。具体的に
は、イオン注入された基板を酸化させて、イオン注入さ
れた領域に約２０００Åの埋没酸化膜２７０（埋没絶縁
膜）を形成する。この際、前記埋没酸化膜２７０の下部
には埋没接合層２８０が形成される。前記フローティン
グゲート用の第２ポリシリコン層２００の表面及び側面
に存在する第２シリコン窒化膜２１０及び第３シリコン
窒化膜２４０は、前記埋没酸化膜２７０の形成時に第２
ポリシリコン層２００の消耗を防止する。さらに、第１
酸化膜スペーサ２５０は、埋没酸化層２７０の形成時に
埋没接合層２８０の拡散によるメモリチャネルの長さの
マージンが確保できる。

【００４７】図１３Ａ〜図１３Ｄは、フローティングゲ
ート用の第３ポリシリコン層２９０を形成する工程を示
す。具体的には、フローティングゲート用の第２ポリシ
リコン層２００の表面に存在する第２シリコン窒化膜２
１０を乾式エッチング又は湿式エッチングで取り除い
て、第２ポリシリコン層２００の表面を露出させる。次
いで、基板の全面にフローティングゲート用の第３ポリ
シリコン層２９０を約１０００Åの厚さに堆積した後、
フローティングゲートの形成のために第４フォトレジス
トパターン３００を形成する。次いで、前記第３ポリシ
リコン層２９０を前記第４フォトレジストパターン３０
０をエッチングマスクとして乾式エッチングする。この
際、第２ポリシリコン層２００と第３ポリシリコン層２
９０とが連結されてフローティングゲートとなる。

【００４８】図１４Ａ〜図１４Ｄは、絶縁膜３１０、コ
ントロールゲート用の第４ポリシリコン層３２０及び第
２酸化膜３３０を形成する工程を示す。まず、第３ポリ
シリコン層２９０のエッチングに用いられた第４フォト
レジストパターン３００を取り除く。次いで、基板の全
面に約１００Åの厚さの酸化膜、約１００〜２００Åの
シリコン窒化膜及び３０〜６０Åの酸化膜を順次に形成
させて、第３ポリシリコン層２９０上にＯＮＯ構造の絶
縁膜３１０を形成する。次いで、約３０００Åのコント
ロールゲート用の第４ポリシリコン層３２０を堆積さ
せ、その上に約３０００Åの第２酸化膜３３０を堆積す
る。続いて、前記第２酸化膜３３０上に第５フォトレジ
ストパターン（図示せず）を形成した後、これをエッチ
ングマスクとして前記第２酸化膜３３０を乾式エッチン
グする。そして、前記第２酸化膜のエッチングマスクと
して用いられた第５フォトレジストパターン（図示せ
ず）を取り除く。

【００４９】図１５Ａ〜図１５Ｄは、ストリング選択ラ
イン、グラウンド選択ライン、ワードライン及びフロー
ティングゲートを形成する工程を示す。具体的には、前
記エッチングされた第２酸化膜３３０をエッチングマス
クとして、調節ゲート電極用の第４ポリシリコン層３２
０、絶縁膜３１０、第３ポリシリコン層２９０及び第２
ポリシリコン層２００を連続エッチングする。これによ
り、第４ポリシリコン層３２０よりなるコントロールゲ
ート、ＯＮＯよりなる絶縁膜３１０及び第２ポリシリコ
ン層２００と第３ポリシリコン層２９０とよりなるフロ
ーティングゲートから構成されたメモリセルが完成され
る。セルアレイを全体的にみれば、ストリング選択ライ
ン、グラウンド選択ライン、ワードラインが完成され
る。

【００５０】図１６Ａ〜図１６Ｄは、セルチャネルスト
ップ用イオン注入を施す工程を示す。具体的には、約１
０００〜１５００Åの酸化膜を蒸着しこれを乾式エッチ
ングして、メモリセルの側壁に第２酸化膜スペーサ３４
０を形成した後、セルチャネルストップ用不純物である
ボロンを約１．０Ｅ１２〜１．０Ｅ１４／cm² のドーズ
量でイオン注入する。これは、ソースラインとドレイン
ラインとの間に備えられるチャネルとチャネル間の分離
特性を向上させるためである。

【００５１】ここで、後続工程で形成されるビットライ
ンがコンタクトされる部位と共通ソース上にフォトレジ
ストパターン（図示せず）を形成した後、チャネルスト
ップ用イオン注入を施すことも好ましい。これは、ビッ
トラインのコンタクトされる部位と共通ソースの形成さ
れる部位との接合降伏電圧の低下を防止するためであ
る。さらに、第２酸化膜スペーサ３４０の形成前に低ド
ースのセルチャネルストップ用イオン注入を施してｐ-
／ｐ+ のＤＤＤセルチャネルストップ接合を具現するこ
ともできる。即ち、ｐ- イオン注入、第２酸化膜スペー
サ３４０の形成、ｐ+ イオン注入工程を施すことによっ
て、メモリセルの狭幅効果を抑制し、セルチャネルスト
ップを強化し得る。

【００５２】図１７Ａ〜図１７Ｄは、ソース／ドレイン
用のイオン注入を施す工程を示す。まず、基板上にソー
スドレイン用の第６フォトレジストパターン３６０を形
成した後、砒素１．０Ｅ１５〜６．０Ｅ１５／cm² のド
ーズ量でイオン注入を施して、不純物層３７０を形成す
る。これにより、後続工程で形成されるビットラインの
コンタクトされる領域と共通ソースとが形成される。

【００５３】図１８Ａ〜図１８Ｄは、ビットラインを形
成する工程を示す。先ず、前記イオン注入マスクとして
用いられた第６フォトレジストパターン３６０を取り除
いた後、酸化膜とＢＰＳＧ膜を堆積して層間絶縁膜３８
０を形成する。次いで、前記層間絶縁膜３８０をエッチ
ングしてコンタクトホールを形成した後、基板の全面に
ビットラインを形成して基板に接続させて本製造工程例
１を終了し、本実施の形態のフラッシュメノリ装置を完
成する。

【００５４】＜製造工程例２＞図１９〜図２１は、本実
施の形態のフラッシュメモリ装置の製造方法の工程例２
を示す断面図である。具体的には、図１９Ａ〜図２１Ａ
は前記図６のａーａ′による断面図であり、、図１９Ｂ
〜図２１Ｂは記図６のｂーｂ′による断面図であり、図
１９Ｃ〜図２１Ｃは前記図６のｃーｃ′による断面図で
あり、図１９Ｄ〜図２１Ｄは前記図６のｄーｄ′による
断面図である。さらに、前記工程例１と同一の参照番号
は同一部材を示す。

【００５５】本実施の形態の工程例２は、第２ポリシリ
コン層の側壁に形成される絶縁膜の形成方法を除いては
前記工程例１と同様である。前記工程例１の図１０Ａ〜
図１０Ｄの工程までは同様に行う。図１９Ａ〜図１９Ｄ
は、シリコン窒化膜スペーサ５１０を形成する工程を示
す。

【００５６】具体的には、前記第２ポリシリコン層のエ
ッチングマスクとして用いられた第３フォトレジストパ
ターン２２０を取り除いた後、フローティングゲート用
の第２ポリシリコン層２００のエッジ及び側壁に約２０
０〜３００Åの酸化膜５００を形成する。前記フローテ
ィングゲート用の第２ポリシリコン層２００のエッジに
形成された酸化膜５００は、ゲートバーズビークの役割
をしてプログラム／消去動作特性を安定化させる。次い
で、基板の全面に約１０００〜２０００Åの厚さにスペ
ーサ用シリコン窒化膜を堆積した後これを乾式エッチン
グして、前記酸化膜５００の側壁にシリコン窒化膜スペ
ーサ５１０を形成する。この際、前記第２ポリシリコン
層２００の表面にもシリコン窒化膜が残るようにエッチ
ングする。次に、基板の全面に１．０Ｅ１５〜６．０Ｅ
１５／cm² のドーズ量で砒素をイオン注入して、後続工
程で埋没接合層を形成するためのイオン注入を施して不
純物層５２０を形成する。図１９Ａ〜図１９Ｄにおい
て、図１９Ａ及び図１９Ｄは工程例１の図１１Ａ及び１
１Ｄと同一である。

【００５７】図２０Ａ〜図２０Ｄは、埋没酸化膜５３０
及び埋没接合層５４０を形成する工程を示す。具体的に
は、基板を酸化させてイオン注入された領域に約２００
０Åの埋没酸化膜５３０を形成する。この際、前記埋没
酸化膜５３０の下部には埋没接合層５４０が形成され
る。図２０Ａ乃至図２０Ｄにおいて、図２０Ａ及び２０
Ｄは工程例１の図１２Ａ及び図１２Ｄと同一である。

【００５８】図２１Ａ〜図２１Ｄは、フローティングゲ
ート用第３ポリシリコン膜５６０を形成する工程を示
す。具体的には、前記埋没酸化膜５３０の形成時に、前
記第２シリコン窒化膜２１０の表面に存在する酸化膜を
取り除いた後、前記第２シリコン窒化膜２１０及びシリ
コン窒化膜スペーサ５１０を取り除く。次に、基板の全
面に酸化膜を約１０００〜１５００Åの厚さに形成した
後乾式エッチングして、前記フローティングゲート用第
２ポリシリコン層２００の側壁に酸化膜スペーサ５５０
を形成する。続いて、基板の全面にフローティングゲー
ト用の第３ポリシリコン層５６０を約１０００Åの厚さ
に堆積する。次いで、前記第３ポリシリコン層５６０上
にフォトレジストパターン５７０を形成した後、前記第
３ポリシリコン層を前記フォトレジストパターン５７０
をエッチングマスクとして乾式エッチングする。この
際、第２ポリシリコン層２００と第１ポリシリコン層１
２０とが連結されて、フローティングゲートとして用い
られる。図２１Ａ〜図２１Ｄにおいて、図２１Ａ及び図
２１Ｄは工程例１の図１３Ａ及び図１３Ｄと同一であ
る。

【００５９】次に、前記工程例１の図１４〜１８の工程
を行って、本実施の形態のＤｕＳＮＯＲセルを有するフ
ラッシュメモリ装置を完成する。＜製造工程例３＞図２２Ａ〜図２２Ｄは、本実施の形態
のフラッシュメモリ装置の製造方法の工程例３を示した
断面図である。具体的には、図２２Ａは前記図６のａー
ａ′による断面図であり、図２２Ｂは前記図６のｂー
ｂ′による断面図であり、図２２Ｃは前記図６のｃー
ｃ′による断面図であり、図２２Ｄは前記図６のｄー
ｄ′による断面図である。さらに、前記工程例１と同一
の参照符号は同一部材を示す。

【００６０】本実施の形態の工程例３は、フローティン
グゲート用第３ポリシリコン層の形成工程を除いては前
記工程例２と同様である。前記工程例２の図２０Ａ及び
図２０Ｄの工程までは同様に行う。図２２Ａ〜図２２Ｄ
はフローティングゲート用の第３ポリシリコン層５６０
を形成する工程を示す。

【００６１】具体的には、前記埋没酸化膜５３０の形成
時前記第２シリコン窒化膜２１０の表面に存在する酸化
膜を取り除いた後、前記第２シリコン窒化膜２１０を取
り除く。この際、前記工程例２とは違って前記シリコン
窒化膜スペーサ５１０は取り除かない。次に、基板の全
面にフローティングゲート用の第３ポリシリコン層５６
０を約１０００Åの厚さに堆積する。次いで、前記ポリ
シリコン層５６０上にフォトレジストパターン５７０を
形成した後、前記第３ポリシリコン層５６０を前記フォ
トレジストパターン５７０をエッチングマスクとして乾
式エッチングする。この際、第２ポリシリコン層２００
と第３ポリシリコン層５６０とが連結されて、フローテ
ィングゲートとして用いられる。図２２Ａ〜図２２Ｄに
おいて、図２２Ａ及び図２２Ｄは工程例２の図２１Ａ及
び図２１Ｄと同一である。

【００６２】次に、前記工程例１の図１４〜図１８の工
程を行って、本実施の形態のＤｕＳＮＯＲセルを有する
フラッシュメモリ装置を完成する。＜製造工程例４＞図２３〜図２５は、本実施の形態のフ
ラッシュメモリ装置の製造方法の工程例４を示す断面図
である。具体的には、図２３Ａ〜図２５Ａは前記図６の
ａーａ′による断面図であり、図２３Ｂ〜図２５Ｂは前
記図６のｂーｂ′による断面図であり、図２３Ｃ〜図２
５Ｃは前記図６のｃーｃ′による断面図であり、図２３
Ｄ〜図２５Ｄは前記図６のｄーｄ′による断面図であ
る。さらに、前記工程例１と同一の参照番号は同一部材
を示す。

【００６３】本実施の形態の工程例４は、埋没接合層と
第３ポリシリコン層間の絶縁膜を酸化膜として用いるこ
とを除けば前記工程例１と同様である。前記工程例１の
図１０Ａ〜図１０Ｄの工程までは同様に行う。図２３Ａ
〜図２３Ｄは、酸化膜スペーサの形成及び基板のエッチ
ング工程を示す。

【００６４】具体的には、第２ポリシリコン層２００の
エッチングマスクとして用いられた第３フォトレジスト
パターン２２０を取り除いた後、フローティングゲート
用の第２ポリシリコン層２００の側壁に約１０００〜１
５００Åの酸化膜を堆積し、乾式エッチングする。これ
により、フローティングゲート用の第２ポリシリコン層
２００の側壁に酸化膜スペーサ６００が形成される。続
いて、前記酸化膜スペーサ６００及び第２シリコン窒化
膜２１０をエッチングマスクとして、後続工程でドレイ
ンラインとソースラインとが形成される部位のシリコン
基板をトレンチエッチングする。前記シリコン基板を深
くエッチングするほどシリコン基板の側壁が長くなるの
で、後に形成される埋没接合層の抵抗は減少させること
ができ、その上に絶縁膜を容易に形成させ得る。そし
て、バルクパンチスルー及びビットライン間の分離特性
は、前記工程例１のようにセルフィールドイオン注入に
より改善できる。

【００６５】次いで、基板の全面に１．０Ｅ１５〜６．
０Ｅ１５／cm² のドーズ量で砒素をイオン注入して、後
続工程で埋没接合層を形成するための不純物層６１０を
形成する。図２３Ａ乃至図２３Ｄにおいて、図２３Ａ及
び図２３Ｄは工程例１の図１１Ａ及び図１１Ｄと同一で
ある。図２４Ａ乃至図２４Ｄは、絶縁膜６３０及び埋没
接合層６２０を形成する工程を示す。

【００６６】具体的には、前記イオン注入されたトレン
チの表面に約５００〜１０００Åの酸化膜を成長させ
て、イオン注入された領域に埋没酸化膜６２５を形成す
る。次いで、約３０００〜６０００ÅのＢＰＳＧ膜を堆
積した後、９００〜９５０℃の高温で熱処理して前記Ｐ
ＢＳＧ膜を平坦化させる。続いて、前記ＰＢＳＧ膜を全
面エッチングして、フローティングゲート用の第２ポリ
シリコン層２００が露出されるまで乾式エッチングす
る。結果的に、ＢＰＳＧ膜は、後続工程で形成されるフ
ローティングゲート用の第３ポリシリコン膜の下部の絶
縁膜６３０となる。ここで、前記第２シリコン窒化膜の
代わりに酸化膜を用いても良い。これは、シリコン基板
のエッチング阻止層の役割だけ果たせば良いからであ
る。図２４Ａ乃至図２４Ｄにおいて、図２４Ａ及び図２
４Ｄは工程例１の図１２Ａ及び図１２Ｄと同一である。

【００６７】図２５Ａ乃至図２５Ｄは、フローティング
ゲート用の第３ポリシリコン膜６４０を形成する工程を
示す。具体的には、基板の全面にフローティングゲート
用の第３ポリシリコン層６４０を約１０００Åの厚さに
堆積した後、フローティングゲートの形成のためにフォ
トレジストパターン６５０を形成する。次いで、前記第
３ポリシリコン層６４０を前記フォトレジストパターン
６５０をエッチングマスクとして乾式エッチングする。
この際、第２ポリシリコン層２１０と第３ポリシリコン
層６４０とが連結されて、フローティングゲートとな
る。次いで、前記フォトレジストパターン６５０を取り
除く。図２５Ａ乃至図２５Ｄにおいて、図２５Ａ及び図
２５Ｄは工程例１の図１３Ａ及び図１３Ｄと同一であ
る。

【００６８】次に、前記工程例１の図１４〜図１８の工
程を行って、本実施の形態のＤｕＳＮＯＲセルを有する
フラッシュメモリ装置を完成する。＜製造工程例５＞図２６、図２７は、本実施の形態のフ
ラッシュメモリ装置の製造方法の工程例５を示す断面図
である。具体的には、図２６Ａ，図２７Ａは前記図６の
ａーａ′、図２６Ｂ，図２７Ｂは前記図６のｂーｂ′、
図２６Ｃ，図２７Ｃは前記図６のｃーｃ′、図２６Ｄ，
図２７Ｄは前記図６のｄーｄ′による断面図である。さ
らに、前記工程例１と同一の参照番号は同一部材を示
す。

【００６９】本実施の形態の工程例５は、埋没接合層６
２０と第３ポリシリコン層８４０間の絶縁膜８１０の形
成方法を除いては前記工程例４と同様である。前記工程
例４の図２３Ａ乃至図２３Ｄの工程までは同様に行う。
図２６Ａ乃至図２６Ｄは、ポリシリコン膜８００及び絶
縁膜８１０を形成する工程を示す。

【００７０】具体的には、前記イオン注入された領域に
不純物のドーピングされたポリシリコン膜８００を沈積
した後、この全面を乾式エッチングする。この際、埋没
接合層６２０を形成する。本工程例では、ソースライン
とドレインラインの抵抗を減少させるために、埋没接合
層６２０と不純物のドーピングされたポリシリコン膜８
００を用いる。そして、第２ポリシリコン窒化膜２１０
と酸化膜スペーサ６００は、シリコン基板のエッチング
とポリシリコン膜８００のエッチング時にエッチング阻
止層の役割をする。ここで、前記抵抗を減少させるため
のポリシリコン膜８００の厚さは、トレンチエッチング
時にオープンされる幅の１／２以上を用いることが好ま
しく、ポリシリコン膜８００の代わりにポリシリコン膜
とタングステンシリサイド膜との積層構造を用い得る。
続いて、前記不純物のドーピングされたポリシリコン膜
８００を酸化させて、絶縁膜８１０を形成する。図２６
Ａ乃至図２６Ｄにおいて、図２６Ａ、図２６Ｂ，図２６
Ｃは、工程例４の図２４Ａ，図２４Ｂ，図２４Ｃと同一
である。

【００７１】図２７Ａ乃至図２７Ｄは、フローティング
ゲート用の第３ポリシリコン膜８４０を形成する工程を
示す。具体的には、第２シリコン窒化膜２１０上の酸化
膜と第２シリコン窒化膜２１０を湿式エッチングで取り
除いた後、基板の全面にフローティングゲート用の第３
ポリシリコン層８４０を約１０００Åの厚さに堆積す
る。次いで、前記第３ポリシリコン層８４０上にフロー
ティングゲートの形成のためにフォトレジストパターン
８３０を形成した後、前記第３ポリシリコン層８４０を
前記フォトレジストパターン８３０をエッチングマスク
として乾式エッチングする。この際、第２ポリシリコン
層２１０と第３ポリシリコン層８４０とが連結されて、
フローティングゲートとして用いられる。図２７Ａ〜図
２７Ｄにおいて、図２７Ａ、図２７Ｂ、図２７Ｃは、工
程例４の図２５Ａ、図２５Ｂ、図２５Ｃと同一である。

【００７２】次に、前記工程例１の図１４〜図１８の工
程を行って、本実施の形態のＤｕＳＮＯＲセルを有する
フラッシュメモリ装置を完成する。＜製造工程例６＞図２８及び図２９は、本実施の形態の
フラッシュメモリ装置の製造方法の工程例６を示す断面
図である。

【００７３】具体的には、図２８Ａ及び図２９Ａは前記
図６のａーａ′、図２８Ｂ及び図２９Ｂは前記図６のｂ
ーｂ′、図２８Ｃ及び図２９Ｃは前記図６のｃーｃ′、
図２８Ｄ及び図２９Ｄは前記図６のＤーＤ′による断面
図である。さらに、前記工程例１と同一の参照番号は同
一部材を示す。本実施の形態の工程例６は、第２酸化膜
３３０、第４ポリシリコン層３２０及び絶縁膜３１０の
側壁に酸化膜スペーサ７００を形成した後、第３ポリシ
リコン層２９０及び第２ポリシリコン層２００をエッチ
ングすることを除けば前記工程例１と同様である。前記
工程例１の図１４Ａ〜図１４Ｄまでの工程は同様に行
う。

【００７４】図２８Ａ乃至図２８Ｄは、ゲート電極用第
４ポリシリコン層３２０及び絶縁膜３１０をエッチング
する工程を示す。具体的には、前記第２酸化膜３３０を
エッチングマスクとしてゲート電極用第４ポリシリコン
層３２０及び絶縁膜３１０をエッチングする。図２８Ａ
乃至図２８Ｄにおいて、図２８Ｃ及び図２８Ｄは工程例
１の図１５Ｃ及び図１５Ｄと同一である。

【００７５】図２９Ａ及び図２９Ｄは、ストリング選択
ライン、グラウンド選択ライン、ワードライン及び第２
ポリシリコン層及び第３ポリシリコン層とより構成され
るフローティングゲートを形成する工程を示す。具体的
には、約１０００〜１５００Åのスペーサ用酸化膜を全
面的に堆積した後、乾式エッチングして前記第２酸化膜
３３０、第４ポリシリコン層３２０及び絶縁膜３１０の
側壁に酸化膜スペーサ７００を形成する。次いで、前記
第２酸化膜３３０及び酸化膜スペーサ７００をエッチン
グマスクとして、フローティングゲート用の第３ポリシ
リコン層２９０及び第２ポリシリコン層２００を連続に
乾式エッチングする。これにより、ストリング選択ライ
ン、グラウンド選択ライン、ワードライン及び第２ポリ
シリコン層２００と第３ポリシリコン層２９０とにより
構成されたフローティングゲートが完成される。続い
て、ストリングの除去のためのエッチングを施して、フ
ローティングゲート幅をコントロールゲート幅と同様ま
たは広く調整できる。図２９Ａ乃至図２９Ｄにおいて、
図２９Ｃ及び図２９Ｄは工程例１の図１６Ｃ及び図１６
Ｄと同一である。

【００７６】次に、前記工程例１の図１７〜図１８の工
程を行って、本実施の形態のＤｕＳＮＯＲセルを有する
フラッシュメモリ装置を完成する。＜セル動作例＞以下、本実施の形態によるＤｕＳＮＯＲ
セルを有するフラッシュメモリ装置のセル動作を図５を
用いて説明する。

【００７７】消去動作を調べてみれば、まず、ＷＬ４の
下のメモリセルＭ１４，Ｍ２４，Ｍ３４，Ｍ４４を消去
させようとすれば、選択ワードラインＷＬ４に約１８Ｖ
の高電圧を印加し選択されないワードラインに０Ｖを印
加する。そして、ビットラインＢＬ１〜ＢＬ４に０Ｖを
印加し、ストリング選択ライン（ＳＳＬ）に５Ｖを印加
して、０Ｖのビットライン電圧がドレインラインに伝達
されて０Ｖとし、ＧＬＳには０Ｖを印加してグラウンド
選択トランジスタＴ２１，Ｔ３４をオフさせて、ソース
ラインをフローティングさせる。その結果、０Ｖのバル
クと１５Ｖのワードライ４の電圧により、電子がバルク
からフローティングゲートにＦ−Ｎトンネリングされ
て、セルのス４ショルド電圧を６〜７Ｖに増加させるこ
とにより消去動作が完了される。

【００７８】次に、メモリセルＭ２４をプログラムしよ
うとするなら、選択ワードラインＷＬ４に−８Ｖの負電
圧を印加し、選択されないワードラインに０Ｖを印加す
る。そして、選択ビットラインＢＬ２には５Ｖを印加
し、選択されないビットラインＢＬ１，ＢＬ３，ＢＬ４
には０Ｖを印加する。ＳＳＬの電圧がストリング選択ト
ランジスタのスレッショルド電圧によるドロップ無しに
ドレインラインに印加されるように７Ｖ以上印加し、ソ
ースラインをフローティングさせるためにＧＳＬに０Ｖ
を印加する。結果的に、メモリセルのドレインラインに
５Ｖとワードラインに−８Ｖの負電圧により、電子がフ
ローティングゲートからメモリセルのドレインにＦ−Ｎ
トンネリングされて、フローティングゲートをディスチ
ャージさせることによってメモリセルのスレッショルド
電圧を１〜２Ｖに保たせることによって動作が完了され
る。

【００７９】次に、消去及びプログラムされたセルの読
取り動作は、ビットラインに約１Ｖ、ワードラインに５
Ｖ、共通ソースとバルクに０Ｖを印加する。そして、ス
トリング選択ライン（ＳＳＬ）及びグラウンド選択ライ
ン（ＧＳＬ）に５Ｖを印加してストリング選択トランジ
スタとグラウンド選択トランジスタをターンオンさせる
ことによって、ビットライン及び共通ソースに流れる電
流を感知することによって行われる。

【００８０】本発明は前記の実施の形態に限定される
ず、多くの変形が本発明の技術的な思想内で当分野で通
常の知識を持つものにより可能なことは明白である。

【００８１】

【発明の効果】本発明によるフラッシュメモリ装置のセ
ルは、厚いフィールド絶縁膜とセルフィールドイオン注
入を通じてビットライン間を分離し、フローティングゲ
ートを２層のポリシリコン層より構成し、セルフアライ
ンエッチングを用いてストリング選択トランジスタ、グ
ラウンド選択トランジスタ及びワードラインを形成し
て、動作を安定化させ、且つ高集積に好適である。

【図面の簡単な説明】

【図１】従来の技術によるＤＩＮＯＲセルを有するフラ
ッシュメモリ装置の概略図及び断面図である。

【図２】従来の技術によるＤＩＮＯＲセルを有するフラ
ッシュメモリ装置の概略図及び断面図である。

【図３】従来の技術によるＡＮＤセルを有するフラッシ
ュメモリ装置の概略図である。

【図４Ａ】

【図４Ｂ】それぞれ従来の技術によるＡＮＤセルのワー
ドライン及びビットライン方向による断面図である。

【図５】本実施の形態の一例によるＤｕＳＮＯＲセルを
有するフラッシュメモリ装置の概略図である。

【図６】前記図５に示したＤｕＳＮＯＲセルを有するフ
ラッシュメモリ装置のレイアウト図である。

【図７】本実施の形態の他の例によるＤｕＳＮＯＲセル
を有するフラッシュメモリ装置の概略図である。

【図８Ａ】

【図８Ｂ】

【図８Ｃ】

【図８Ｄ】本実施の形態のフラッシュメモリ装置の製造
方法の工程例１を示した断面図である。

【図９Ａ】

【図９Ｂ】

【図９Ｃ】

【図９Ｄ】本実施の形態のフラッシュメモリ装置の製造
方法の工程例１を示した断面図である。

【図１０Ａ】

【図１０Ｂ】

【図１０Ｃ】

【図１０Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１１Ａ】

【図１１Ｂ】

【図１１Ｃ】

【図１１Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１２Ａ】

【図１２Ｂ】

【図１２Ｃ】

【図１２Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１３Ａ】

【図１３Ｂ】

【図１３Ｃ】

【図１３Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１４Ａ】

【図１４Ｂ】

【図１４Ｃ】

【図１４Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１５Ａ】

【図１５Ｂ】

【図１５Ｃ】

【図１５Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１６Ａ】

【図１６Ｂ】

【図１６Ｃ】

【図１６Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１７Ａ】

【図１７Ｂ】

【図１７Ｃ】

【図１７Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１８Ａ】

【図１８Ｂ】

【図１８Ｃ】

【図１８Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例１を示した断面図である。

【図１９Ａ】

【図１９Ｂ】

【図１９Ｃ】

【図１９Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例２を示した断面図である。

【図２０Ａ】

【図２０Ｂ】

【図２０Ｃ】

【図２０Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例２を示した断面図である。

【図２１Ａ】

【図２１Ｂ】

【図２１Ｃ】

【図２１Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例２を示した断面図である。

【図２２Ａ】

【図２２Ｂ】

【図２２Ｃ】

【図２２Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例３を示した断面図である。

【図２３Ａ】

【図２３Ｂ】

【図２３Ｃ】

【図２３Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例４を示した断面図である。

【図２４Ａ】

【図２４Ｂ】

【図２４Ｃ】

【図２４Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例４を示した断面図である。

【図２５Ａ】

【図２５Ｂ】

【図２５Ｃ】

【図２５Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例４を示した断面図である。

【図２６Ａ】

【図２６Ｂ】

【図２６Ｃ】

【図２６Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例５を示した断面図である。

【図２７Ａ】

【図２７Ｂ】

【図２７Ｃ】

【図２７Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例５を示した断面図である。

【図２８Ａ】

【図２８Ｂ】

【図２８Ｃ】

【図２８Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例６を示した断面図である。

【図２９Ａ】

【図２９Ｂ】

【図２９Ｃ】

【図２９Ｄ】本実施の形態のフラッシュメモリ装置の製
造方法の工程例６を示した断面図である。

Claims

【特許請求の範囲】

【請求項１】並列に連結されたメモリセルより構成さ
れた第１ストリングと前記第１ストリングに隣接して連
結された第２ストリングとを有する単位ブロックが２次
元的に配列されているフラッシュメモリ装置において、前記それぞれの単位ブロックは、前記メモリセルを選択
するために前記メモリセルのコントロールゲートに連結
されたワードラインと、前記第１ストリング及び第２ストリングを選択するスト
リング選択トランジスタを有するストリング選択ライン
と、前記ストリング選択トランジスタのドレインと連結され
るビットラインと、前記ストリング選択トランジスタのソースと連結される
ドレインラインと、前記メモリセルのソースを共通に連結するソースライン
と、前記ソースラインを選択するためのグラウンド選択トラ
ンジスタを有するグラウンド選択ラインと、前記グラウンド選択ラインに連結された共通ソースとか
ら構成されることを特徴するフラッシュメモリ装置。
【請求項２】並列に連結されたメモリセルより構成さ
れた第１ストリングと前記第１ストリングに隣接して連
結された第２ストリングとを有する単位ブロックが２次
元的に配列されているフラッシュメモリ装置において、前記それぞれの単位ブロックは、前記メモリセルを選択
するために前記メモリセルのコントロールゲートに連結
されたワードラインと、前記第１ストリング及び第２ストリングを選択するスト
リング選択トランジスタを有するストリング選択ライン
と、前記ストリング選択トランジスタのドレインと連結され
るビットラインと、前記ストリング選択トランジスタのソースと連結される
ドレインラインと、前記メモリセルのソースを共通的に連結するソースライ
ンと、前記ソースラインに連結された共通ソースとから構成さ
れることを特徴とするフラッシュメモリ装置。
【請求項３】第１導電型半導体基板の表面辺りに一定
間隔に形成されたフィールド絶縁層により限定された活
性領域と、前記活性領域に形成されたトンネル絶縁膜及び第１導電
層と、前記トンネル絶縁膜及び第１導電層の側壁に形成された
第１絶縁層と、前記第１絶縁層に隣接して前記基板に形成された埋没絶
縁層と、前記埋没絶縁層の下部に接触するように形成され、前記
第１導電型と反対の第２導電型の不純物を含む埋没接合
層と、前記第１導電層上に形成され、前記第１導電層と連結さ
れてフローティングゲートとして用いられる第２導電層
と、前記第２導電層上に形成される第２絶縁層と、前記第２絶縁層上に形成されるコトロールゲート用の第
３導電層とを含むことを特徴とするフラッシュメモリ装
置。
【請求項４】前記第１絶縁層は、酸化膜／窒化膜／酸
化膜の複合膜より構成されることを特徴とする請求項３
に記載のフラッシュメモリ装置。
【請求項５】前記第１導電層と前記第２導電層はポリ
シリコン膜より構成されることを特徴とする請求項３に
記載のフラッシュメモリ装置。
【請求項６】前記第１導電型はｐ型であり、第２導電
型はｎ型であることを特徴とする請求項３に記載のフラ
ッシュメモリ装置。
【請求項７】前記半導体基板にｎウェルと前記ｎウェ
ル内のｐウェルとがさらに形成されることを特徴とする
請求項３に記載のフラッシュメモリ装置。
【請求項８】前記埋没接合層、第１導電層及びフィー
ルド絶縁層の下部基板に第１導電型の不純物領域がさら
に形成されることを特徴とする請求項３に記載のフラッ
シュメモリ装置。
【請求項９】前記第１絶縁層は酸化膜より形成される
ことを特徴とする請求項３に記載のフラッシュメモリ装
置。
【請求項１０】前記第１絶縁層は、酸化膜と窒化膜と
の複合膜より構成されることを特徴とする請求項３に記
載のフラッシュメモリ装置。
【請求項１１】前記埋没絶縁層は、前記第１絶縁層と
隣接した半導体基板を一定の厚さでエッチングしたトレ
ンチに形成されることを特徴とする請求項３に記載のフ
ラッシュメモリ装置。
【請求項１２】前記埋没絶縁層と埋没接合層との間に
絶縁膜がさらに形成されることを特徴とする請求項１１
に記載のフラッシュメモリ装置。
【請求項１３】第１導電型の半導体基板の表面辺りに
一定間隔に形成されたフィールド絶縁層により限定され
た活性領域と、前記活性領域に形成されたトンネル絶縁膜及び第１導電
層と、前記トンネル絶縁膜及び第１導電層の側壁に形成された
第１絶縁層と、前記第１絶縁層に隣接した半導体基板を一定の深さでエ
ッチングしたトレンチに形成される第２導電層と、前記第２導電層上に形成される第２絶縁層と、前記第２導電層の下部に接触するように形成され、前記
第１導電型と反対の第２導電型の不純物とを含む埋没接
合層と、前記第１導電層上に形成され、前記第１導電層と連結さ
れてフローティングケートとして用いられる第３導電層
と、前記第３導電層上に形成される第３絶縁層と、前記第３絶縁層上に形成されるコントロールゲート用の
第４導電層とを含むことを特徴とするフラッシュメモリ
装置。
【請求項１４】前記第２導電層は不純物がドーピング
されたポリシリコン膜より構成されることを特徴とする
請求項１３に記載のフラッシュメモリ装置。
【請求項１５】前記第２絶縁層は酸化膜より構成され
ることを特徴とする請求項１３に記載のフラッシュメモ
リ装置。
【請求項１６】前記第１導電層と第３導電層はポリシ
リコン膜より構成されることを特徴とする請求項１３に
記載のフラッシュメモリ装置。
【請求項１７】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項１３に記載の
フラッシュメモリ装置。
【請求項１８】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記パターニングされた第１導電層の側壁及びそれに隣
接した基板の表面に第２絶縁層を形成する工程と、前記第１絶縁層の側壁及び第２絶縁層上に第３絶縁層を
形成する工程と、前記第３絶縁層の側壁にスペーサを形成する工程と、前記第１絶縁層及びスペーサをマスクとして前記基板の
全面に第２導電型の不純物でイオン注入を施す工程と、前記第２導電型の不純物でイオン注入された前記基板を
酸化させて前記基板の表面辺りに埋没絶縁膜及びその下
部に埋没接合層を形成する工程と、前記第１絶縁層を取り除いた後フローティングゲート用
の第２導電層を形成する工程と、前記第２導電層上に第４絶縁層を形成する工程と、前記第４絶縁層の形成された基板の全面にコントロール
ゲート用の第３導電層を形成する工程とを含むことを特
徴とするフラッシュメモリ装置の製造方法。
【請求項１９】前記第１絶縁層は窒化膜より形成され
ることを特徴とする請求項１８に記載のフラッシュメモ
リ装置の製造方法。
【請求項２０】前記第２絶縁層は酸化膜より形成され
ることを特徴とする請求項１８に記載のフラッシュメモ
リ装置の製造方法。
【請求項２１】前記第１導電層及び第２導電層はポリ
シリコン膜より形成されることを特徴とする請求項１８
に記載のフラッシュメモリ装置の製造方法。
【請求項２２】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項１８に記載の
フラッシュメモリ装置の製造方法。
【請求項２３】前記半導体基板にｎウェルと前記ｎウ
ェル内にｐウェルとをさらに形成することを特徴とする
請求項１８に記載のフラッシュメモリ装置の製造方法。
【請求項２４】前記フィールド絶縁層を形成する工程
後に前記基板の全面に第１導電型の不純物を注入する工
程をさらに含むことを特徴とする請求項１８に記載のフ
ラッシュメモリ装置の製造方法。
【請求項２５】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記パターニングされた第１導電層の側壁及びそれに隣
接した基板の表面に第２絶縁層を形成する工程と、前記第２絶縁層の側壁及び表面に第１スペーサを形成す
る工程と、前記第１絶縁層及び第１スペーサをマスクとして基板の
全面に前記第２導電型の不純物でイオン注入を施す工程
と、前記第２導電型の不純物でイオン注入された前記基板を
酸化させて前記基板の表面辺りに埋没絶縁膜及びその下
部に埋没接合層を形成する工程と、前記第１絶縁層及び前記第１スペーサを取り除く工程
と、前記第２絶縁層の側壁及び表面に第２スペーサを形成す
る工程と、前記第２スペーサの形成された基板の全面にフローティ
ングゲート用第の２導電層を形成する工程と、前記第２導電層上に第３絶縁層を形成する工程と、前記第３絶縁層の形成された基板の全面にコントロール
ゲート用の第３導電層を形成する工程とを含むことを特
徴とするフラッシュメモリ装置の製造方法。
【請求項２６】前記第１導電層及び第２導電層はポリ
シリコン膜より形成されることを特徴とする請求項２５
に記載のフラッシュメモリ装置の製造方法。
【請求項２７】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項２５に記載の
フラッシュメモリ装置の製造方法。
【請求項２８】前記第１スペーサは窒化膜より形成さ
れることを特徴とする請求項２５に記載のフラッシュメ
モリ装置の製造方法。
【請求項２９】前記第２スペーサは酸化膜より形成さ
れることを特徴とする請求項２５に記載のフラッシュメ
モリ装置の製造方法。
【請求項３０】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記第１導電層の側壁及び隣接した基板の表面に第２絶
縁層を形成する工程と、前記第２絶縁層の側壁及び表面にスペーサを形成する工
程と、前記第１絶縁層及びスペーサをマスクとして基板の全面
に第２導電型の不純物でイオン注入を施す工程と、前記第２導電型の不純物でイオン注入された前記基板を
酸化させて前記基板の表面辺りに埋没絶縁膜及びその下
部に埋没接合層を形成する工程と、前記第１絶縁層を取り除く工程と、前記スペーサの形成された基板の全面にフローティング
ゲート用の第２導電層を形成する工程と、前記第２導電層上に第３絶縁層を形成する工程と、前記第３絶縁層の形成された基板の全面にコントロール
ゲート用の第３導電層を形成する工程とを含むことを特
徴とするフラッシュメモリ装置の製造方法。
【請求項３１】前記第１及び第２導電層はポリシリコ
ン膜より形成されることを特徴とする請求項３０に記載
のフラッシュメモリ装置の製造方法。
【請求項３２】前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項３０に記
載のフラッシュメモリ装置の製造方法。
【請求項３３】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記第１導電層及び第１絶縁層の側壁にスペーサを形成
する工程と、前記第１絶縁層及びスペーサをマスクとして前記基板を
トレンチエッチングする工程と、前記トレンチエッチングされた基板の全面に前記第１絶
縁層及びスペーサをマスクとして前記第１導電型と反対
の第２導電型の不純物でイオン注入を施す工程と、前記第２導電型の不純物でイオン注入された前記トレン
チエッチングされた基板を酸化させて前記基板のトレン
チ部分に第２絶縁層及びその下部に埋没接合層を形成す
る工程と、前記基板の全面に第３絶縁層を形成する工程と、前記第３絶縁層を前記第１導電層の表面が露出されるま
でエッチングする工程と、前記露出された第１導電層の形成された基板の全面にフ
ローティングゲート用の第２導電層を形成する工程と、前記第２導電層上に第４絶縁層を形成する工程と、前記第４絶縁層の形成された基板の全面にコントロール
ゲート用の第３導電層を形成する工程とを含むことを特
徴とするフラッシュメモリ装置の製造方法。
【請求項３４】前記第３絶縁層は酸化膜より形成され
ることを特徴とする請求項３３に記載のフラッシュメモ
リ装置の製造方法。
【請求項３５】前記第１及び第２導電層はポリシリコ
ン膜より形成されることを特徴とする請求項３３に記載
のフラッシュメモリ装置の製造方法。
【請求項３６】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項３３に記載の
フラッシュメモリ装置の製造方法。
【請求項３７】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記第１導電層及び第１絶縁層の側壁にスペーサを形成
する工程と、前記第１絶縁層及びスペーサをマスクとして前記基板を
トレンチエッチングする工程と、前記トレンチエッチングされた基板の全面に前記第１絶
縁層及びスペーサをマスクとして第２導電型の不純物で
イオン注入を施す工程と、前記第２導電型の不純物でイオン注入された前記基板の
トレンチ部分に第２導電層を形成する工程と、第２導電層を酸化させて前記第２導電層上に第２絶縁層
と前記第２導電層の下部に接触されるように前記第１導
電型と反対の第２導電型の不純物を含む埋没接合層を形
成する工程と、前記第１絶縁層を取り除いた後、基板の全面にフローテ
ィングゲート用の第３導電層を形成する工程と、前記第３導電層上に第３絶縁層を形成する工程と、前記第３絶縁層の形成された基板の全面にコントロール
ゲート用の第４導電層を形成する工程とを含むことを特
徴とするフラッシュメモリ装置の製造方法。
【請求項３８】前記第１及び第３導電層はポリシリコ
ン膜より形成されることを特徴とする請求項３７に記載
のフラッシュメモリ装置の製造方法。
【請求項３９】前記第１導電層は不純物のドーピング
されたポリシリコン膜より形成されることを特徴とする
請求項３７に記載のフラッシュメモリ装置の製造方法。
【請求項４０】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項３７に記載の
フラッシュメモリ装置の製造方法。
【請求項４１】第１導電型の半導体基板上にフィール
ド絶縁膜を形成して活性領域を限定する工程と、前記活性領域にトンネル絶縁膜、第１導電層及び第１絶
縁層を形成する工程と、前記第１絶縁層、第１導電層及びトンネル絶縁膜をパタ
ーニングする工程と、前記第１導電層の側壁及びそれに隣接した基板の表面に
第２絶縁層を形成する工程と、前記第１絶縁層の側壁及び第２絶縁層の表面に第３絶縁
層を形成する工程と、前記第３絶縁層の側壁に第１スペーサを形成する工程
と、前記第１絶縁層及び第１スペーサをマスクとして基板の
全面に第２導電型の不純物でイオン注入を施す工程と、前記第２導電型の不純物でイオン注入された前記基板を
酸化させて前記基板の表面辺りに埋没絶縁膜とその下部
に埋没接合層とを形成する工程と、前記第１絶縁層を取り除いた後、フローティングゲート
用の第２導電層を形成する工程と、前記第２導電層上に第４絶縁層を形成する工程と、前記第４絶縁層の形成された基板の全面にコントロール
ゲート用の第３導電層及び第５絶縁層を形成する工程
と、前記第５絶縁層をバタニングして第５絶縁層パターンを
形成する工程と、前記第５絶縁層パターンをエッチングマスクとして前記
第３導電層及び第４絶縁層をエッチングする工程と、前記エッチングされた第３導電層及び第４絶縁層と第５
絶縁層バターンの側壁に第２スペーサを形成する工程
と、前記第２スペーサをマスクとして前記第２導電層及び第
１導電層をエッチングする工程を含むことを特徴とする
フラッシュメモリ装置の製造方法。
【請求項４２】前記第１及び第２導電層はポリシリコ
ン膜より形成されることを特徴とする請求項４１に記載
のフラッシュメモリ装置の製造方法。
【請求項４３】前記第１導電型はｐ型であり、第２導
電型はｎ型であることを特徴とする請求項４１に記載の
フラッシュメモリ装置の製造方法。