JPH08330456A - 半導体デバイス及びその動作方法 - Google Patents
半導体デバイス及びその動作方法Info
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- JPH08330456A JPH08330456A JP13169696A JP13169696A JPH08330456A JP H08330456 A JPH08330456 A JP H08330456A JP 13169696 A JP13169696 A JP 13169696A JP 13169696 A JP13169696 A JP 13169696A JP H08330456 A JPH08330456 A JP H08330456A
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- drain
- volts
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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- G11C16/10—Programming or data input circuits
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 浮遊ゲートを有するメモリセル及びチャネル
起因二次電子注入（ＣＩＳＥＩ）を用いて浮遊ゲートを
チャージングする方法を提供する。 【解決手段】 本発明に従って、低電圧でかつ高速に書
き込みを行なうことが可能なＥＰＲＯＭ及びＥＥＰＲＯ
Ｍ等の電気的にプログラミング可能なメモリデバイス、
及び、チャネル起因二次電子注入（channel initiated
secondary electron injection；ＣＩＳＥＩ）を用いて
これらのデバイスにおいて浮遊ゲートを負にチャージン
グする方法が提供される。本発明に係るプロセスによっ
て生成されるＣＩＳＥＩの量は、デバイスに対して５Ｖ
未満のＶDSが印加された場合におよそ１ミリ秒あるいは
それ以下の時間で浮遊ゲートをチャージングするのに充
分である。これは、ＣＩＳＥＩによって生成される高エ
ネルギー電子の数が電位差ＶD−ＶSによって制限されて
いないからである。ＣＩＳＥＩは、衝突電離帰還によっ
て加熱される二次電子を用いている。本発明の望ましい
実施例においては、ＶDSはおよそ３．３Ｖ未満である。
起因二次電子注入（ＣＩＳＥＩ）を用いて浮遊ゲートを
チャージングする方法を提供する。 【解決手段】 本発明に従って、低電圧でかつ高速に書
き込みを行なうことが可能なＥＰＲＯＭ及びＥＥＰＲＯ
Ｍ等の電気的にプログラミング可能なメモリデバイス、
及び、チャネル起因二次電子注入（channel initiated
secondary electron injection；ＣＩＳＥＩ）を用いて
これらのデバイスにおいて浮遊ゲートを負にチャージン
グする方法が提供される。本発明に係るプロセスによっ
て生成されるＣＩＳＥＩの量は、デバイスに対して５Ｖ
未満のＶDSが印加された場合におよそ１ミリ秒あるいは
それ以下の時間で浮遊ゲートをチャージングするのに充
分である。これは、ＣＩＳＥＩによって生成される高エ
ネルギー電子の数が電位差ＶD−ＶSによって制限されて
いないからである。ＣＩＳＥＩは、衝突電離帰還によっ
て加熱される二次電子を用いている。本発明の望ましい
実施例においては、ＶDSはおよそ３．３Ｖ未満である。
Description
【０００１】
【発明の属する技術分野】本発明は電気的にプログラミ
ング可能なリードオンリメモリ（ＥＰＲＯＭ及びＥＥＰ
ＲＯＭ）デバイスに関する。
ング可能なリードオンリメモリ（ＥＰＲＯＭ及びＥＥＰ
ＲＯＭ）デバイスに関する。
【０００２】
【従来の技術】不揮発性メモリは、電源の供給が停止さ
れた場合においてもそれ以前にストアされたデータを保
持しているタイプのメモリである。不揮発性メモリに
は、リードオンリメモリ（ＲＯＭ）、プログラマブルリ
ードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブ
ルリードオンリメモリ（ＥＰＲＯＭ）、及び電気的消去
可能プログラマブルリードオンリメモリ（ＥＥＰＲＯ
Ｍ）が含まれる。ＥＰＲＯＭは紫外光を用いて消去さ
れ、ＥＥＰＲＯＭは電気信号を用いて消去される。ＥＰ
ＲＯＭ及びＥＥＰＲＯＭへのデータの書き込みには電気
信号が用いられる。従来技術に係るフラッシュＥＥＰＲ
ＯＭ（”フラッシュ”という語は、全てのメモリセルあ
るいは複数個のメモリセルよりなるセクタが一度に消去
され得ることを示している）においては、メモリセルは
低閾値電圧を有するように同時に消去され、その後、個
別あるいはセルグループで、高い閾値電圧を有するよう
にプログラムされる。ＥＰＲＯＭ及びＥＥＰＲＯＭは、
通常、再プログラミング可能な不揮発性メモリを必要と
するデータ処理システムにおいて用いられる。以下、本
明細書においては、記述を簡潔にするため、ＥＥＰＲＯ
Ｍ及びＥＰＲＯＭをＥＰＲＯＭと総称して参照すること
にする。
れた場合においてもそれ以前にストアされたデータを保
持しているタイプのメモリである。不揮発性メモリに
は、リードオンリメモリ（ＲＯＭ）、プログラマブルリ
ードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブ
ルリードオンリメモリ（ＥＰＲＯＭ）、及び電気的消去
可能プログラマブルリードオンリメモリ（ＥＥＰＲＯ
Ｍ）が含まれる。ＥＰＲＯＭは紫外光を用いて消去さ
れ、ＥＥＰＲＯＭは電気信号を用いて消去される。ＥＰ
ＲＯＭ及びＥＥＰＲＯＭへのデータの書き込みには電気
信号が用いられる。従来技術に係るフラッシュＥＥＰＲ
ＯＭ（”フラッシュ”という語は、全てのメモリセルあ
るいは複数個のメモリセルよりなるセクタが一度に消去
され得ることを示している）においては、メモリセルは
低閾値電圧を有するように同時に消去され、その後、個
別あるいはセルグループで、高い閾値電圧を有するよう
にプログラムされる。ＥＰＲＯＭ及びＥＥＰＲＯＭは、
通常、再プログラミング可能な不揮発性メモリを必要と
するデータ処理システムにおいて用いられる。以下、本
明細書においては、記述を簡潔にするため、ＥＥＰＲＯ
Ｍ及びＥＰＲＯＭをＥＰＲＯＭと総称して参照すること
にする。
【０００３】ＥＰＲＯＭの代表的なデバイス構造は、浮
遊ゲートポリシリコンを有するトランジスタである。代
表的な浮遊ゲート構造が図１に示されている。図１に示
されているように、浮遊ゲート１０は、２つの絶縁体層
２０及び６０に挟まれており、基板３０と通常の選択ゲ
ート電極４０との間に配置されている。図１に示されて
いる構造はスタックトゲートメモリセルであり、スタッ
クトという術語は、浮遊ゲート１０が基板のソース５０
及びドレイン７０部分上に積み重ねられていることを表
わしている。別のＥＰＲＯＭ構造はスプリットゲート構
造であり、その場合には浮遊ゲートの一部がドレインに
のみ重なりを有し、ソースには重なりを有していないよ
うに配置されている。スプリットゲートＥＰＲＯＭデバ
イス構造はHongによる米国特許第５，３９４，２２０号
に記載されており、本発明の参照文献である。結果とし
て、ＥＰＲＯＭにおいては、選択ゲート電圧は、その下
部に存在するチャネルにではなく、浮遊ゲートに対して
直列に容量結合されなければならない。
遊ゲートポリシリコンを有するトランジスタである。代
表的な浮遊ゲート構造が図１に示されている。図１に示
されているように、浮遊ゲート１０は、２つの絶縁体層
２０及び６０に挟まれており、基板３０と通常の選択ゲ
ート電極４０との間に配置されている。図１に示されて
いる構造はスタックトゲートメモリセルであり、スタッ
クトという術語は、浮遊ゲート１０が基板のソース５０
及びドレイン７０部分上に積み重ねられていることを表
わしている。別のＥＰＲＯＭ構造はスプリットゲート構
造であり、その場合には浮遊ゲートの一部がドレインに
のみ重なりを有し、ソースには重なりを有していないよ
うに配置されている。スプリットゲートＥＰＲＯＭデバ
イス構造はHongによる米国特許第５，３９４，２２０号
に記載されており、本発明の参照文献である。結果とし
て、ＥＰＲＯＭにおいては、選択ゲート電圧は、その下
部に存在するチャネルにではなく、浮遊ゲートに対して
直列に容量結合されなければならない。
【０００４】前述の構造に関しては、ｎ型チャネルデバ
イス及びｐ型チャネルデバイスが存在する。ｎ型チャネ
ルデバイスでは、ソース及びドレインがｎ型不純物によ
ってドーピングされており、基板はｐ型不純物によって
ドーピングされている。ｐ型チャネルデバイスでは、ソ
ース及びドレインはｐ型不純物によってドーピングされ
ており、基板はｎ型不純物を含んでいる。シリコンある
いはシリコン−ゲルマニウム（ＳｉＧｅ）合金等のシリ
コンに基づく基板においては、ｐ型不純物の一例はホウ
素であり、適切なｎ型不純物の例は砒素及びリンであ
る。
イス及びｐ型チャネルデバイスが存在する。ｎ型チャネ
ルデバイスでは、ソース及びドレインがｎ型不純物によ
ってドーピングされており、基板はｐ型不純物によって
ドーピングされている。ｐ型チャネルデバイスでは、ソ
ース及びドレインはｐ型不純物によってドーピングされ
ており、基板はｎ型不純物を含んでいる。シリコンある
いはシリコン−ゲルマニウム（ＳｉＧｅ）合金等のシリ
コンに基づく基板においては、ｐ型不純物の一例はホウ
素であり、適切なｎ型不純物の例は砒素及びリンであ
る。
【０００５】ＥＰＲＯＭは、図１に示されているデバイ
スにバイアス電圧を印加することによってプログラムさ
れる。選択ゲート（以下、制御ゲートと呼称される）に
対して印加される電圧はＶC、ドレインに印加される電
圧はＶD、及びソースに印加される電圧はＶSである。そ
れぞれの端子の間の電圧差、これらは通常バイアス電圧
と呼称されるが、以下のように指定される：例えば、Ｖ
CS＝ＶC−ＶS。ｎ型チャネルデバイスにおいては、書き
込みバイアスは、浮遊電極に対して負の電荷をさらに導
入するように用いられ、このことによってセルが書き込
まれる。しかしながら、電荷が注入された状態が”未書
き込み”状態として選択される場合には、浮遊電極に対
して負の電荷をさらに導入することはセルを消去するこ
とになる。より負に帯電（チャージング）した状態を作
り出すために用いられるバイアス条件は、チャージング
された状態を読み出したり、より正にチャージングした
状態を生成するために用いられるバイアス条件とは異な
っている。
スにバイアス電圧を印加することによってプログラムさ
れる。選択ゲート（以下、制御ゲートと呼称される）に
対して印加される電圧はＶC、ドレインに印加される電
圧はＶD、及びソースに印加される電圧はＶSである。そ
れぞれの端子の間の電圧差、これらは通常バイアス電圧
と呼称されるが、以下のように指定される：例えば、Ｖ
CS＝ＶC−ＶS。ｎ型チャネルデバイスにおいては、書き
込みバイアスは、浮遊電極に対して負の電荷をさらに導
入するように用いられ、このことによってセルが書き込
まれる。しかしながら、電荷が注入された状態が”未書
き込み”状態として選択される場合には、浮遊電極に対
して負の電荷をさらに導入することはセルを消去するこ
とになる。より負に帯電（チャージング）した状態を作
り出すために用いられるバイアス条件は、チャージング
された状態を読み出したり、より正にチャージングした
状態を生成するために用いられるバイアス条件とは異な
っている。
【０００６】書き込みバイアスは、通常、高い制御ゲー
ト−ソース間電圧（ＶCS）及び／あるいは高いドレイン
−ソース間電圧（ＶDS）である。プログラミング電圧
は、電子を前記デバイスのバルク側（チャネル８０及び
／あるいはソース５０及び／あるいはドレイン７０）か
ら浮遊ゲート１０へと移動させるのに充分な電圧であ
り、電子は浮遊ゲート１０で捕捉され、そのために浮遊
ゲートをより負にチャージングする。電荷は浮遊ゲート
１０において捕捉される。なぜなら、浮遊ゲート１０が
絶縁体である酸化膜層６０によって選択ゲート４０か
ら、そして別の薄い酸化膜絶縁体層２０によってドレイ
ン−ソース−基板領域から、それぞれ絶縁されているか
らである。電子が浮遊ゲートに捕捉される結果、閾値電
圧（ＶT）が所定の値へと上昇する。さらに、このプロ
グラミング電圧は正常の読み出しバイアス条件の範囲外
であり、そのために読み出しの際に不用意な書き込みは
生じない。
ト−ソース間電圧（ＶCS）及び／あるいは高いドレイン
−ソース間電圧（ＶDS）である。プログラミング電圧
は、電子を前記デバイスのバルク側（チャネル８０及び
／あるいはソース５０及び／あるいはドレイン７０）か
ら浮遊ゲート１０へと移動させるのに充分な電圧であ
り、電子は浮遊ゲート１０で捕捉され、そのために浮遊
ゲートをより負にチャージングする。電荷は浮遊ゲート
１０において捕捉される。なぜなら、浮遊ゲート１０が
絶縁体である酸化膜層６０によって選択ゲート４０か
ら、そして別の薄い酸化膜絶縁体層２０によってドレイ
ン−ソース−基板領域から、それぞれ絶縁されているか
らである。電子が浮遊ゲートに捕捉される結果、閾値電
圧（ＶT）が所定の値へと上昇する。さらに、このプロ
グラミング電圧は正常の読み出しバイアス条件の範囲外
であり、そのために読み出しの際に不用意な書き込みは
生じない。
【０００７】ＥＰＲＯＭは、通常、浮遊ゲートを有する
トランジスタよりなるアレイを有している。与えられた
セルのＶTは、読み出されてその論理値にデコードされ
る際に、センスアンプによって決定される。例えば、従
来技術に係る２値メモリにおいては、前述されているよ
うに書き込まれることによって実現された高いＶTは、
論理１としてデコードされ、本来のＶT（すなわち、浮
遊ゲート１０に対して負の電荷を追加することによる書
き込みがなされていないデバイスのＶT）は論理０とし
てデコードされる。浮遊ゲートが電気的に絶縁されてい
るために、セルは１０年あるいはそれ以上の期間、プロ
グラミングされた状態あるいは消去された状態を保持す
ることが可能である。
トランジスタよりなるアレイを有している。与えられた
セルのＶTは、読み出されてその論理値にデコードされ
る際に、センスアンプによって決定される。例えば、従
来技術に係る２値メモリにおいては、前述されているよ
うに書き込まれることによって実現された高いＶTは、
論理１としてデコードされ、本来のＶT（すなわち、浮
遊ゲート１０に対して負の電荷を追加することによる書
き込みがなされていないデバイスのＶT）は論理０とし
てデコードされる。浮遊ゲートが電気的に絶縁されてい
るために、セルは１０年あるいはそれ以上の期間、プロ
グラミングされた状態あるいは消去された状態を保持す
ることが可能である。
【０００８】負の電荷を浮遊ゲートに導入するために用
いられる一つの技法がチャネルホットエレクトロン注入
（ＣＨＥＩ）である。ＣＨＥＩの目的は、チャネル中の
電子を充分に高エネルギーを有するように”ホット”に
して、酸化膜層２０の伝導帯に注入し、それを追加させ
て浮遊ゲート１０に到達させることである。ＣＨＥＩに
おいては、浮遊ゲートをチャージングする電子電流（Ｉ
F）は、ソースからドレインへと流れる電子電流
（ＩDS）に起因する。ＩDSがゼロであるばあいにはＩF
もゼロであり、その結果として、浮遊ゲートには負の電
荷は導入されない。
いられる一つの技法がチャネルホットエレクトロン注入
（ＣＨＥＩ）である。ＣＨＥＩの目的は、チャネル中の
電子を充分に高エネルギーを有するように”ホット”に
して、酸化膜層２０の伝導帯に注入し、それを追加させ
て浮遊ゲート１０に到達させることである。ＣＨＥＩに
おいては、浮遊ゲートをチャージングする電子電流（Ｉ
F）は、ソースからドレインへと流れる電子電流
（ＩDS）に起因する。ＩDSがゼロであるばあいにはＩF
もゼロであり、その結果として、浮遊ゲートには負の電
荷は導入されない。
【０００９】ＣＨＥＩによって浮遊ゲートをチャージン
グするために充分な量の電荷を許容される時間内に生成
するためには、電子は、半導体と酸化膜との間の伝導帯
エネルギー障壁を克服するのに充分なだけ、デバイス内
において”加熱”されなければならない。シリコン／Ｓ
ｉＯ2界面の場合には、この障壁は約３．２ｅＶであ
る。これらの”ホットエレクトロン”は、そのエネルギ
ー分布に、シリコン基板の結晶格子中での熱平衡状態に
おいて存在する場合よりも、高エネルギーのキャリアを
より多く含んでいるために”ホット”と呼称されてい
る。これらの”ホットエレクトロン”は、デバイス中の
電界及びポテンシャルエネルギードロップからエネルギ
ーを得る。
グするために充分な量の電荷を許容される時間内に生成
するためには、電子は、半導体と酸化膜との間の伝導帯
エネルギー障壁を克服するのに充分なだけ、デバイス内
において”加熱”されなければならない。シリコン／Ｓ
ｉＯ2界面の場合には、この障壁は約３．２ｅＶであ
る。これらの”ホットエレクトロン”は、そのエネルギ
ー分布に、シリコン基板の結晶格子中での熱平衡状態に
おいて存在する場合よりも、高エネルギーのキャリアを
より多く含んでいるために”ホット”と呼称されてい
る。これらの”ホットエレクトロン”は、デバイス中の
電界及びポテンシャルエネルギードロップからエネルギ
ーを得る。
【００１０】ＣＨＥＩにおいては、ソース５０からドレ
イン７０へ移動する電子のうちのある割合（これらの電
子はＩDSとして示されたドレイン−ソース間電流の一部
である）が、ソース−ドレイン間ポテンシャルドロップ
から、酸化膜界面において３．２ｅＶのエネルギーを有
するために充分なエネルギーを獲得する。このエネルギ
ーを有するチャネルホットエレクトロンの一部分が酸化
膜層２０の伝導帯に注入され、浮遊電極１０へ伝達され
る。
イン７０へ移動する電子のうちのある割合（これらの電
子はＩDSとして示されたドレイン−ソース間電流の一部
である）が、ソース−ドレイン間ポテンシャルドロップ
から、酸化膜界面において３．２ｅＶのエネルギーを有
するために充分なエネルギーを獲得する。このエネルギ
ーを有するチャネルホットエレクトロンの一部分が酸化
膜層２０の伝導帯に注入され、浮遊電極１０へ伝達され
る。
【００１１】ソースからドレインへ移動する電子は、本
質的にチャネル内における高電界ポテンシャルドロップ
によって制限される量のエネルギーを獲得する。チャネ
ル内の高電界ポテンシャルドロップは、通常、ソース−
ドレイン間バイアス（ＶDS）と、チャネル−ドレイン間
の組み込みポテンシャルとの総和よりも小さい。通常、
チャネル−ドレイン間の組み込みポテンシャルの値は
０．３Ｖを越えない。これらの値の総和はＥmaxと呼称
される。
質的にチャネル内における高電界ポテンシャルドロップ
によって制限される量のエネルギーを獲得する。チャネ
ル内の高電界ポテンシャルドロップは、通常、ソース−
ドレイン間バイアス（ＶDS）と、チャネル−ドレイン間
の組み込みポテンシャルとの総和よりも小さい。通常、
チャネル−ドレイン間の組み込みポテンシャルの値は
０．３Ｖを越えない。これらの値の総和はＥmaxと呼称
される。
【００１２】電子−電子散乱等の効果が存在しない場合
には、エネルギー変換は以下のように書き表わされる。
すなわち、電子は、ポテンシャルドロップＥmaxを落下
する際に、最大で、Ｅmaxと電荷素量（ｑと、ｑは電子
の電荷量をクーロンで表したものである）の積であるポ
テンシャルエネルギードロップ分のエネルギーを獲得す
ることができる。（ここでは、電気的ポテンシャルは単
位Ｖで表現されているものとしている。電子は、ポテン
シャルドロップＶを落下すると、単位ｅＶで表現される
エネルギー（ｑ×Ｖ）を獲得する。）電子−電子散乱の
効果は、通常は重要ではない。なぜなら、電子の浮遊ゲ
ートへの注入に必要とされるエネルギーは３．２ｅＶで
あり、電子−電子散乱によってこのエネルギー閾値を獲
得する電子は極めて稀であるからである。
には、エネルギー変換は以下のように書き表わされる。
すなわち、電子は、ポテンシャルドロップＥmaxを落下
する際に、最大で、Ｅmaxと電荷素量（ｑと、ｑは電子
の電荷量をクーロンで表したものである）の積であるポ
テンシャルエネルギードロップ分のエネルギーを獲得す
ることができる。（ここでは、電気的ポテンシャルは単
位Ｖで表現されているものとしている。電子は、ポテン
シャルドロップＶを落下すると、単位ｅＶで表現される
エネルギー（ｑ×Ｖ）を獲得する。）電子−電子散乱の
効果は、通常は重要ではない。なぜなら、電子の浮遊ゲ
ートへの注入に必要とされるエネルギーは３．２ｅＶで
あり、電子−電子散乱によってこのエネルギー閾値を獲
得する電子は極めて稀であるからである。
【００１３】
【発明が解決しようとする課題】現在、３．２Ｖという
値のＶDSが、実際的な時間の間に浮遊ゲートを負にチャ
ージングする（以下、”書き込む”）ために用いられる
ことはない。実際的な書き込み時間は現在では約１ミリ
秒あるいはそれ以下である。実際のデバイスにおいて
は、チャネルにおける高電界ポテンシャルエネルギード
ロップが、必要とされる３．２ｅＶあるいはそれ以上の
値となるためには、少なくとも５Ｖが用いられなければ
ならない。より短い書き込み時間が望まれる場合には、
さらに高い電圧が必要とされる。
値のＶDSが、実際的な時間の間に浮遊ゲートを負にチャ
ージングする（以下、”書き込む”）ために用いられる
ことはない。実際的な書き込み時間は現在では約１ミリ
秒あるいはそれ以下である。実際のデバイスにおいて
は、チャネルにおける高電界ポテンシャルエネルギード
ロップが、必要とされる３．２ｅＶあるいはそれ以上の
値となるためには、少なくとも５Ｖが用いられなければ
ならない。より短い書き込み時間が望まれる場合には、
さらに高い電圧が必要とされる。
【００１４】
【課題を解決するための手段】本発明は、ＥＰＲＯＭ及
びＥＥＰＲＯＭ等の電気的にプログラミング可能なメモ
リデバイス、及び、チャネル起因二次電子注入（channe
l initiated secondary electron injectionと、ＣＩＳ
ＥＩ）を用いてこれらのデバイスにおいて浮遊ゲートを
負にチャージングする方法に関するものである。ＣＩＳ
ＥＩにおいては、ＣＨＥＩと同様、浮遊ゲートをチャー
ジングする電流ＩFは、ソースからドレインへの電子電
流に起因しており、ＩDSがゼロの場合にはＩFもゼロと
なる。しかしながら、本発明に係るプロセスによって生
成されるＣＩＳＥＩの量は、デバイスに対して５Ｖ未満
のＶDSが印加された場合に約１ミリ秒あるいはそれ以下
の時間で浮遊ゲートをチャージングするのに充分であ
る。これは、ＣＩＳＥＩによって生成される高エネルギ
ー電子の数が電位差ＶD−ＶSによって制限されていない
からである。ＣＩＳＥＩは、衝突電離帰還によって加熱
される二次電子を用いている。本発明の望ましい実施例
においては、ＶDSは約３．３Ｖ未満である。
びＥＥＰＲＯＭ等の電気的にプログラミング可能なメモ
リデバイス、及び、チャネル起因二次電子注入（channe
l initiated secondary electron injectionと、ＣＩＳ
ＥＩ）を用いてこれらのデバイスにおいて浮遊ゲートを
負にチャージングする方法に関するものである。ＣＩＳ
ＥＩにおいては、ＣＨＥＩと同様、浮遊ゲートをチャー
ジングする電流ＩFは、ソースからドレインへの電子電
流に起因しており、ＩDSがゼロの場合にはＩFもゼロと
なる。しかしながら、本発明に係るプロセスによって生
成されるＣＩＳＥＩの量は、デバイスに対して５Ｖ未満
のＶDSが印加された場合に約１ミリ秒あるいはそれ以下
の時間で浮遊ゲートをチャージングするのに充分であ
る。これは、ＣＩＳＥＩによって生成される高エネルギ
ー電子の数が電位差ＶD−ＶSによって制限されていない
からである。ＣＩＳＥＩは、衝突電離帰還によって加熱
される二次電子を用いている。本発明の望ましい実施例
においては、ＶDSは約３．３Ｖ未満である。
【００１５】本発明においては、二次電子が、従来技術
に係るデバイスにおいてよりもはるかに高頻度で衝突電
離期間によって加熱される環境が生成される。このプロ
セスは、デバイスのチャネル中での衝突電離によって開
始される。チャネル中の電子の流れに平行ではない電界
及びポテンシャルエネルギードロップ（以下、総称し
て”フィールド”と示される）が、デバイス中でこの目
的のために用いられる。説明を簡潔にするために、これ
らのフィールドは垂直電界と呼称される。これらのフィ
ールドの例は、基板−ドレイン間のフィールドであり、
また、基板とドレイン端近傍の酸化膜界面との間のフィ
ールドである。これは、従来技術に係るデバイスが、チ
ャネル中の電子の流れに平行な方向の電界及びポテンシ
ャルドロップからエネルギーを得ていたこととは異なる
ものである。
に係るデバイスにおいてよりもはるかに高頻度で衝突電
離期間によって加熱される環境が生成される。このプロ
セスは、デバイスのチャネル中での衝突電離によって開
始される。チャネル中の電子の流れに平行ではない電界
及びポテンシャルエネルギードロップ（以下、総称し
て”フィールド”と示される）が、デバイス中でこの目
的のために用いられる。説明を簡潔にするために、これ
らのフィールドは垂直電界と呼称される。これらのフィ
ールドの例は、基板−ドレイン間のフィールドであり、
また、基板とドレイン端近傍の酸化膜界面との間のフィ
ールドである。これは、従来技術に係るデバイスが、チ
ャネル中の電子の流れに平行な方向の電界及びポテンシ
ャルドロップからエネルギーを得ていたこととは異なる
ものである。
【００１６】本発明の一実施例においては、垂直電界及
びポテンシャルエネルギードロップが、デバイス中で、
基板に負の電圧（ＶB）を印加することによって増大さ
せられる。浮遊ゲートに負の電荷を導入することが望ま
れる（例えば浮遊ゲートに書き込むことが望まれる）場
合には、ドレインがソースに対して（ＶDS）約１．１Ｖ
から約３．３Ｖに、同時に基板がソースに対して
（ＶBS）約−０．５Ｖから約−３Ｖに、それぞれバイア
スされることが望ましい。より望ましい実施例において
は、ＶS＝０Ｖ、１．１Ｖ≦ＶD≦３．３Ｖ、及び−３Ｖ
≦ＶB≦−０．５Ｖである。
びポテンシャルエネルギードロップが、デバイス中で、
基板に負の電圧（ＶB）を印加することによって増大さ
せられる。浮遊ゲートに負の電荷を導入することが望ま
れる（例えば浮遊ゲートに書き込むことが望まれる）場
合には、ドレインがソースに対して（ＶDS）約１．１Ｖ
から約３．３Ｖに、同時に基板がソースに対して
（ＶBS）約−０．５Ｖから約−３Ｖに、それぞれバイア
スされることが望ましい。より望ましい実施例において
は、ＶS＝０Ｖ、１．１Ｖ≦ＶD≦３．３Ｖ、及び−３Ｖ
≦ＶB≦−０．５Ｖである。
【００１７】本発明の別の実施例においては、ドレイン
−チャネル及びドレイン−基板接合近傍の垂直電界が、
デバイス構造を改良することによって、従来技術に係る
ＥＰＲＯＭよりも増大させられている。この目的を実現
するために、数多くの相異なった手段が企図されてい
る。例えば、基板の不純物濃度が、ドレイン−基板接合
近傍において増加させられている。別の実施例において
は、ゲート酸化膜厚が約１０ｎｍあるいはそれ以下であ
り、浅いドレイン接合が、酸化膜界面から約０．１μｍ
あるいはそれ以下のところに存在している。このことに
よってデバイス中の垂直電界が増大させられ、ＣＩＳＥ
Ｉにおける帰還加熱プロセスを加速し、チャネルに平行
な方向の電界を増大させる。この電界の増大によってチ
ャネルエレクトロンが衝突電離を起こす割合が増大す
る。これがＣＩＳＥＩを開始するメカニズムである。さ
らに、浅い接合は、二次電子が酸化膜表面に到達するま
でに移動しなければならない距離を短くする。酸化膜障
壁までに二次電子が移動しなければならない距離が短け
れば短いほど、二次電子が酸化膜障壁を飛び越えて浮遊
ゲートをチャージングするために充分なエネルギーを保
持している確率が大きくなる。
−チャネル及びドレイン−基板接合近傍の垂直電界が、
デバイス構造を改良することによって、従来技術に係る
ＥＰＲＯＭよりも増大させられている。この目的を実現
するために、数多くの相異なった手段が企図されてい
る。例えば、基板の不純物濃度が、ドレイン−基板接合
近傍において増加させられている。別の実施例において
は、ゲート酸化膜厚が約１０ｎｍあるいはそれ以下であ
り、浅いドレイン接合が、酸化膜界面から約０．１μｍ
あるいはそれ以下のところに存在している。このことに
よってデバイス中の垂直電界が増大させられ、ＣＩＳＥ
Ｉにおける帰還加熱プロセスを加速し、チャネルに平行
な方向の電界を増大させる。この電界の増大によってチ
ャネルエレクトロンが衝突電離を起こす割合が増大す
る。これがＣＩＳＥＩを開始するメカニズムである。さ
らに、浅い接合は、二次電子が酸化膜表面に到達するま
でに移動しなければならない距離を短くする。酸化膜障
壁までに二次電子が移動しなければならない距離が短け
れば短いほど、二次電子が酸化膜障壁を飛び越えて浮遊
ゲートをチャージングするために充分なエネルギーを保
持している確率が大きくなる。
【００１８】本発明のさらに別の実施例においては、デ
バイスのチャネル、ソース、及びドレインが形成される
活性領域が、シリコンよりも狭いバンドギャップを有す
る材料から形成されている。より狭いバンドギャップを
有する材料は衝突電離についてのより低い閾値エネルギ
ーを有しており、その結果、与えられたＶDSにおいて
は、これらのより低いバンドギャップを有する材料にお
いてはシリコンよりもチャネル衝突電離及び衝突電離帰
還がより起こりやすくなる。この目的に適した材料の一
例は、シリコンとゲルマニウムとの合金である。２つの
材料間でのバンドギャップの不連続が価電子帯のみで起
こり、伝導帯では起こらないことが望ましい。本発明の
利点が前記複数個の実施例のそれぞれによって個別に達
成されることが企図されているが、デバイス構造に対す
るこれらの改良がデバイスへの、書き込み時の基板バイ
アス電圧の印加と組み合わせて用いられることが望まし
い。しかしながら、別の実施例では、接合深さが約０．
０５μｍ以下で、ｎ型不純物濃度が少なくとも約５×１
０19ｃｍ-3のドレインを有し、ｐ型不純物濃度が少なく
とも約２×１０18ｃｍ-3のドレインハロ領域を有し、及
び浮遊ゲートと基板との間のゲート酸化膜厚が約１０ｎ
ｍ以下のデバイスが、約１．１Ｖから約３．３Ｖの間の
ＶDが印加された場合に、ＶBSがゼロの場合においても
浮遊ゲートが１ミリ秒あるいはそれ以下の時間で負にチ
ャージングされるのに充分な垂直電界を実現することが
示されている。
バイスのチャネル、ソース、及びドレインが形成される
活性領域が、シリコンよりも狭いバンドギャップを有す
る材料から形成されている。より狭いバンドギャップを
有する材料は衝突電離についてのより低い閾値エネルギ
ーを有しており、その結果、与えられたＶDSにおいて
は、これらのより低いバンドギャップを有する材料にお
いてはシリコンよりもチャネル衝突電離及び衝突電離帰
還がより起こりやすくなる。この目的に適した材料の一
例は、シリコンとゲルマニウムとの合金である。２つの
材料間でのバンドギャップの不連続が価電子帯のみで起
こり、伝導帯では起こらないことが望ましい。本発明の
利点が前記複数個の実施例のそれぞれによって個別に達
成されることが企図されているが、デバイス構造に対す
るこれらの改良がデバイスへの、書き込み時の基板バイ
アス電圧の印加と組み合わせて用いられることが望まし
い。しかしながら、別の実施例では、接合深さが約０．
０５μｍ以下で、ｎ型不純物濃度が少なくとも約５×１
０19ｃｍ-3のドレインを有し、ｐ型不純物濃度が少なく
とも約２×１０18ｃｍ-3のドレインハロ領域を有し、及
び浮遊ゲートと基板との間のゲート酸化膜厚が約１０ｎ
ｍ以下のデバイスが、約１．１Ｖから約３．３Ｖの間の
ＶDが印加された場合に、ＶBSがゼロの場合においても
浮遊ゲートが１ミリ秒あるいはそれ以下の時間で負にチ
ャージングされるのに充分な垂直電界を実現することが
示されている。
【００１９】本発明に係る方法においては、ＥＰＲＯＭ
あるいはＥＥＰＲＯＭが、書き込み時にのみＥＥＰＲＯ
Ｍに対して負の基板−ソース間バイアス電圧（ＶBS）を
印加することによって、ＣＩＳＥＩを用いて書き込まれ
る。一実施例においては、ＶBSは約−０．５Ｖから約−
３Ｖの間である。書き込み時にデバイスに印加されるＶ
DSは５Ｖ未満である。ＶDSは約１．１Ｖから約３．３Ｖ
の間にあることが望ましい。また、ＶCSが１０Ｖ以下で
あることが望ましい。本発明の望ましい実施例において
は、浮遊ゲートは、制御ゲート電圧、ＶCS、がＶDS以下
の場合に、約１ミリ秒あるいはそれ以下の時間で負にチ
ャージングされる。
あるいはＥＥＰＲＯＭが、書き込み時にのみＥＥＰＲＯ
Ｍに対して負の基板−ソース間バイアス電圧（ＶBS）を
印加することによって、ＣＩＳＥＩを用いて書き込まれ
る。一実施例においては、ＶBSは約−０．５Ｖから約−
３Ｖの間である。書き込み時にデバイスに印加されるＶ
DSは５Ｖ未満である。ＶDSは約１．１Ｖから約３．３Ｖ
の間にあることが望ましい。また、ＶCSが１０Ｖ以下で
あることが望ましい。本発明の望ましい実施例において
は、浮遊ゲートは、制御ゲート電圧、ＶCS、がＶDS以下
の場合に、約１ミリ秒あるいはそれ以下の時間で負にチ
ャージングされる。
【００２０】
【発明の実施の形態】本発明は、浮遊ゲートに対して負
の電荷を導入する目的でＣＩＳＥＩを利用し、それによ
って”書き込み”を行なう、ＥＰＲＯＭ等の浮遊ゲート
を有するデバイスを企図している。本明細書において
は、記述を簡潔にする目的で、浮遊ゲートへの負の電荷
の導入を、ＥＰＲＯＭを書き込むという表現で指し示
す。しかしながら、ＥＰＲＯＭは、プログラマブルな電
荷蓄積素子であるために、単に”チャージングされた”
状態及び”チャージングされていない状態”以外に、よ
り一般的なアプリケーションを有している。例えば、単
一のセルに対して、２以上の相異なった電荷レベルがス
トアされ、読み出され、及びデコードされうる。アナロ
グ信号も連続的な電荷レベルとしてストアされうるもの
であり、ＥＰＲＯＭがニューラルネットワークアプリケ
ーション及びアナログデータストレージとして用いられ
ることを可能にする。さらに、浮遊ゲートの電荷レベル
を修正する目的で、付加的な電荷が導入されうる。この
種の修正は、電荷レベルがFowler-Nordheimトンネリン
グ消去によって設定される場合に必要になりうる。それ
ゆえ、本明細書においては、”書き込みパルス”という
語は、通常１秒未満の時間期間の間にＥＰＲＯＭのドレ
イン、ソース、制御ゲート及び基板に対して、浮遊ゲー
トへ負の電荷を追加する目的で印加される電圧の組を表
わすことと定義する。”書き込み”及び”書き込み動
作”は、ここに定義した書き込みパルスの実行を記述す
るために用いられる。本発明は、ＥＰＲＯＭをＣＩＳＥ
Ｉを用いて書き込む方法をも企図している。ＣＩＳＥＩ
は、３つの連続した事象の組み合わせである。第一に、
チャネルホットエレクトロン、ｅ１、がドレインに注入
され、低エネルギーのエレクトロン−ホール対（ｅ２、
ｈ２）を生成する。チャネルエレクトロンによって担わ
れる電流はＩe1によって表現される（これはソース−ド
レイン間電流ＩDSにほぼ等しい）。衝突電離によって発
生させられた電子、ｅ２、及び正孔、ｈ２、によって担
われる電流は、それぞれＩe2及びＩh2として表わされ
る。これら電流間の関係は、次式によって規定される： Ｉh2＝Ｉe2＝Ｍ1×Ｉe1 正孔、ｈ2、は、ドレイン−基板領域における電界によ
って加熱され、基板に注入されて再び衝突電離を生じ、
電子−正孔対（ｅ３、ｈ３）が生成される。電子ｅ２は
ドレインを去るが、通常（約５Ｖ未満のＶDSの場合に
は）、浮遊ゲートをチャージングするために必要なＳｉ
／ＳｉＯ2伝導帯障壁を越えるのに充分なエネルギーを
有してはいない。ｈ２正孔の衝突電離によって生成され
たｅ３電子によって担われる電流はＩe3で示される。Ｉ
e3とｈ２正孔電流との間の関係は、以下の式によって規
定される： Ｉh3＝Ｉe3＝Ｍ2×Ｉh2
の電荷を導入する目的でＣＩＳＥＩを利用し、それによ
って”書き込み”を行なう、ＥＰＲＯＭ等の浮遊ゲート
を有するデバイスを企図している。本明細書において
は、記述を簡潔にする目的で、浮遊ゲートへの負の電荷
の導入を、ＥＰＲＯＭを書き込むという表現で指し示
す。しかしながら、ＥＰＲＯＭは、プログラマブルな電
荷蓄積素子であるために、単に”チャージングされた”
状態及び”チャージングされていない状態”以外に、よ
り一般的なアプリケーションを有している。例えば、単
一のセルに対して、２以上の相異なった電荷レベルがス
トアされ、読み出され、及びデコードされうる。アナロ
グ信号も連続的な電荷レベルとしてストアされうるもの
であり、ＥＰＲＯＭがニューラルネットワークアプリケ
ーション及びアナログデータストレージとして用いられ
ることを可能にする。さらに、浮遊ゲートの電荷レベル
を修正する目的で、付加的な電荷が導入されうる。この
種の修正は、電荷レベルがFowler-Nordheimトンネリン
グ消去によって設定される場合に必要になりうる。それ
ゆえ、本明細書においては、”書き込みパルス”という
語は、通常１秒未満の時間期間の間にＥＰＲＯＭのドレ
イン、ソース、制御ゲート及び基板に対して、浮遊ゲー
トへ負の電荷を追加する目的で印加される電圧の組を表
わすことと定義する。”書き込み”及び”書き込み動
作”は、ここに定義した書き込みパルスの実行を記述す
るために用いられる。本発明は、ＥＰＲＯＭをＣＩＳＥ
Ｉを用いて書き込む方法をも企図している。ＣＩＳＥＩ
は、３つの連続した事象の組み合わせである。第一に、
チャネルホットエレクトロン、ｅ１、がドレインに注入
され、低エネルギーのエレクトロン−ホール対（ｅ２、
ｈ２）を生成する。チャネルエレクトロンによって担わ
れる電流はＩe1によって表現される（これはソース−ド
レイン間電流ＩDSにほぼ等しい）。衝突電離によって発
生させられた電子、ｅ２、及び正孔、ｈ２、によって担
われる電流は、それぞれＩe2及びＩh2として表わされ
る。これら電流間の関係は、次式によって規定される： Ｉh2＝Ｉe2＝Ｍ1×Ｉe1 正孔、ｈ2、は、ドレイン−基板領域における電界によ
って加熱され、基板に注入されて再び衝突電離を生じ、
電子−正孔対（ｅ３、ｈ３）が生成される。電子ｅ２は
ドレインを去るが、通常（約５Ｖ未満のＶDSの場合に
は）、浮遊ゲートをチャージングするために必要なＳｉ
／ＳｉＯ2伝導帯障壁を越えるのに充分なエネルギーを
有してはいない。ｈ２正孔の衝突電離によって生成され
たｅ３電子によって担われる電流はＩe3で示される。Ｉ
e3とｈ２正孔電流との間の関係は、以下の式によって規
定される： Ｉh3＝Ｉe3＝Ｍ2×Ｉh2
【００２１】ｅ３電子は、ドレインに注入されて酸化膜
界面へ拡散していくか、あるいは垂直方向のポテンシャ
ルドロップ中を落下して酸化膜界面に達するかのいずれ
かである。いずれの場合においても、電子のうちのある
ものは酸化膜障壁を乗り越えるのに充分な量のエネルギ
ーを有しており、また、浮遊ゲートへ注入されるような
位置に存在する。このプロセスは、え３電子による衝突
電離へと継続し、その後、連続的に電子−正孔対（ｅ
４、ｈ４と、ｅ５、ｈ５と、等々）が生成される。記述
を簡潔にするために、ｅ２、ｅ３、ｅ４等は”二次電
子”と総称される。ｅ２、ｅ３、ｅ４等及びｈ２、ｈ
３、ｈ４等の生成をもたらすその他の電子−正孔衝突電
離事象を含む前述のプロセス全体が、”衝突電離帰還”
と呼称されるものである。このプロセスによる二次ホッ
トエレクトロン生成は、”衝突電離帰還による加熱”と
呼称される。
界面へ拡散していくか、あるいは垂直方向のポテンシャ
ルドロップ中を落下して酸化膜界面に達するかのいずれ
かである。いずれの場合においても、電子のうちのある
ものは酸化膜障壁を乗り越えるのに充分な量のエネルギ
ーを有しており、また、浮遊ゲートへ注入されるような
位置に存在する。このプロセスは、え３電子による衝突
電離へと継続し、その後、連続的に電子−正孔対（ｅ
４、ｈ４と、ｅ５、ｈ５と、等々）が生成される。記述
を簡潔にするために、ｅ２、ｅ３、ｅ４等は”二次電
子”と総称される。ｅ２、ｅ３、ｅ４等及びｈ２、ｈ
３、ｈ４等の生成をもたらすその他の電子−正孔衝突電
離事象を含む前述のプロセス全体が、”衝突電離帰還”
と呼称されるものである。このプロセスによる二次ホッ
トエレクトロン生成は、”衝突電離帰還による加熱”と
呼称される。
【００２２】前述されているように、これら二次電子の
電流（Ｉe2、Ｉe3等）は、その直前における二次正孔の
生成による電流に、例えばＩe3＝Ｍ2×Ｉh2というよう
に、係数によって関連付けられている。デバイスがブレ
ークダウンするようにはバイアスされていない場合（す
なわち、｜Ｍ1｜≧１、｜Ｍ2｜≧１等）には、浮遊ゲー
トは主としてｅ３電子によって書き込まれる。通常、本
発明に係るデバイスは、約９Ｖ以上のＶDSを印加するこ
とによってブレークダウン状態にバイアスされるが、こ
のブレークダウン閾値は、ドレイン−基板接合のドーピ
ング濃度を増大させることによって低下させられうる。
電流（Ｉe2、Ｉe3等）は、その直前における二次正孔の
生成による電流に、例えばＩe3＝Ｍ2×Ｉh2というよう
に、係数によって関連付けられている。デバイスがブレ
ークダウンするようにはバイアスされていない場合（す
なわち、｜Ｍ1｜≧１、｜Ｍ2｜≧１等）には、浮遊ゲー
トは主としてｅ３電子によって書き込まれる。通常、本
発明に係るデバイスは、約９Ｖ以上のＶDSを印加するこ
とによってブレークダウン状態にバイアスされるが、こ
のブレークダウン閾値は、ドレイン−基板接合のドーピ
ング濃度を増大させることによって低下させられうる。
【００２３】デバイスからのｅ３電子による総電流は、
ソース−ドレイン間電流（ＩDS）、Ｍ1、及びＭ2の積で
ある。ゲート電流、ＩG、は、この積の一部、Ｔ、であ
る。このＴには、与えられたｅ３電子が酸化膜界面に到
達する確率、それが界面に到達した後に酸化膜伝導帯障
壁を乗り越える確率、及びそれが酸化膜伝導帯障壁を乗
り越えた後に浮遊ゲート電極に到達する確率、が含まれ
る。この数学的関係式に基づいて、浮遊ゲート電流、Ｉ
F、は、積（ＩDS）×（Ｍ1）×（Ｍ2）×（Ｔ）で表わ
される。
ソース−ドレイン間電流（ＩDS）、Ｍ1、及びＭ2の積で
ある。ゲート電流、ＩG、は、この積の一部、Ｔ、であ
る。このＴには、与えられたｅ３電子が酸化膜界面に到
達する確率、それが界面に到達した後に酸化膜伝導帯障
壁を乗り越える確率、及びそれが酸化膜伝導帯障壁を乗
り越えた後に浮遊ゲート電極に到達する確率、が含まれ
る。この数学的関係式に基づいて、浮遊ゲート電流、Ｉ
F、は、積（ＩDS）×（Ｍ1）×（Ｍ2）×（Ｔ）で表わ
される。
【００２４】ＥＰＲＯＭ及びこれらのデバイスを製造す
る方法は問う業者には公知である。本発明は、上記望ま
しい効果を達成する目的での、ＥＰＲＯＭをバイアスす
る方法及び従来技術に係るｎ型チャネルＥＰＲＯＭ及び
ＥＥＰＲＯＭ構造への修正を企図するものである。ＥＰ
ＲＯＭあるいはＥＥＰＲＯＭ全体を製造する方法は本明
細書においては議論されない。従来技術に係るＥＰＲＯ
Ｍの構造に対して望ましい変更を加えるために用いられ
る手段は記述される。
る方法は問う業者には公知である。本発明は、上記望ま
しい効果を達成する目的での、ＥＰＲＯＭをバイアスす
る方法及び従来技術に係るｎ型チャネルＥＰＲＯＭ及び
ＥＥＰＲＯＭ構造への修正を企図するものである。ＥＰ
ＲＯＭあるいはＥＥＰＲＯＭ全体を製造する方法は本明
細書においては議論されない。従来技術に係るＥＰＲＯ
Ｍの構造に対して望ましい変更を加えるために用いられ
る手段は記述される。
【００２５】本発明に係るデバイスは、数多くの点で、
衝突電離帰還による加熱の効果の増大を示している。例
えば、本発明に係るＥＥＰＲＯＭは、図２に示されてい
るようなものである。図２に示されたＥＥＰＲＯＭは、
２層ポリシリコンよりなるスタックトゲート構造のＭＯ
ＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トラン
ジスタ）である。図２に示されたＥＥＰＲＯＭは、従来
技術に係るＥＥＰＲＯＭにおいて見い出されるのと同
様、基板１００、ソース領域１１０、ドレイン領域１２
０、チャネル１３０、浮遊ゲート１４０、及び制御ゲー
ト１６０を有している。浮遊ゲート１４０は、基板１０
０と制御電極１６０とから、それぞれ第一シリコン酸化
膜層１５０及び第二シリコン酸化膜層１７０とによって
電気的に分離されている。第一シリコン酸化膜層１５０
は、電子がFowler-Nordheim（ＦＮ）トンネリングある
いはホットエレクトロン注入によって通過できるように
充分に薄い、すなわち約１００オングストロームあるい
はそれ以下の厚さを有している。
衝突電離帰還による加熱の効果の増大を示している。例
えば、本発明に係るＥＥＰＲＯＭは、図２に示されてい
るようなものである。図２に示されたＥＥＰＲＯＭは、
２層ポリシリコンよりなるスタックトゲート構造のＭＯ
ＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トラン
ジスタ）である。図２に示されたＥＥＰＲＯＭは、従来
技術に係るＥＥＰＲＯＭにおいて見い出されるのと同
様、基板１００、ソース領域１１０、ドレイン領域１２
０、チャネル１３０、浮遊ゲート１４０、及び制御ゲー
ト１６０を有している。浮遊ゲート１４０は、基板１０
０と制御電極１６０とから、それぞれ第一シリコン酸化
膜層１５０及び第二シリコン酸化膜層１７０とによって
電気的に分離されている。第一シリコン酸化膜層１５０
は、電子がFowler-Nordheim（ＦＮ）トンネリングある
いはホットエレクトロン注入によって通過できるように
充分に薄い、すなわち約１００オングストロームあるい
はそれ以下の厚さを有している。
【００２６】ソース領域１１０は電源（ＶS）１７５に
接続されており、ドレイン領域１２０は電源（ＶD）１
７６に接続されている。制御電極１６０は電圧ジェネレ
ータ（ＶC）１７７に接続されており、基板１００は電
源（ＶB）１７８に接続されている。ＣＩＳＥＩメカニ
ズムを用いて電子を浮遊ゲート１４０に注入するには、
デバイスに対して、１．１Ｖ≦ＶDS≦３．３Ｖと、か
つ、−３Ｖ≦ＶBS≦−０．５Ｖと、のバイアスが印加さ
れることが望ましい。一実施例においては、ソース電圧
は基準となる０Ｖとされている。
接続されており、ドレイン領域１２０は電源（ＶD）１
７６に接続されている。制御電極１６０は電圧ジェネレ
ータ（ＶC）１７７に接続されており、基板１００は電
源（ＶB）１７８に接続されている。ＣＩＳＥＩメカニ
ズムを用いて電子を浮遊ゲート１４０に注入するには、
デバイスに対して、１．１Ｖ≦ＶDS≦３．３Ｖと、か
つ、−３Ｖ≦ＶBS≦−０．５Ｖと、のバイアスが印加さ
れることが望ましい。一実施例においては、ソース電圧
は基準となる０Ｖとされている。
【００２７】浮遊ゲートを負にチャージングするために
必要とされるＶCSの値が、浮遊ゲートと制御ゲートとの
間の容量結合に依存していることは当業者には明らかで
ある。これは、浮遊ゲートと制御ゲートとの間の絶縁体
層の構造及び形状、さらには浮遊ゲート及び制御ゲート
それら自体の構造及び形状に依存している。本発明に係
るデバイス及びプロセスにおいては、ＶDS及びＶBSが前
述された範囲にある場合には、制御ゲートに印加される
電圧が１０Ｖ以下であることが望ましい。一実施例にお
いては、ＶCSはＶDS以下である。図２に示されているデ
バイスは、以下の条件下で動作されることが望ましい： ＶD ： 約１．１Ｖから約３．３Ｖ ＶS ： ０Ｖ ＶC ： ≦ＶD ＶB ： 約−０．５Ｖから約−３Ｖ
必要とされるＶCSの値が、浮遊ゲートと制御ゲートとの
間の容量結合に依存していることは当業者には明らかで
ある。これは、浮遊ゲートと制御ゲートとの間の絶縁体
層の構造及び形状、さらには浮遊ゲート及び制御ゲート
それら自体の構造及び形状に依存している。本発明に係
るデバイス及びプロセスにおいては、ＶDS及びＶBSが前
述された範囲にある場合には、制御ゲートに印加される
電圧が１０Ｖ以下であることが望ましい。一実施例にお
いては、ＶCSはＶDS以下である。図２に示されているデ
バイスは、以下の条件下で動作されることが望ましい： ＶD ： 約１．１Ｖから約３．３Ｖ ＶS ： ０Ｖ ＶC ： ≦ＶD ＶB ： 約−０．５Ｖから約−３Ｖ
【００２８】前述の実施例においては、最小のＶD（約
１．１Ｖ）は、シリコンの、温度に依存したバンドギャ
ップエネルギーの値にほぼ等しい。それゆえ、図２に示
されたデバイスのチャネル領域１３０あるいはドレイン
領域１２０において衝突電離を生じさせるためには、チ
ャネル内の電子が少なくともこのポテンシャルに到達し
ていなければならない。本発明の出願者は特定の理論に
囚われることを望まないが、前述されているような
ＶD、ＶS、及びＶBの間の関係に起因する正のバイアス
のために、前述された二次電子、ｅ２、はＶDによって
ドレインを離れ、二次正孔、ｈ２、は、デバイスのドレ
イン−基板間空乏層領域へ拡散していってそこをドリフ
トによって通過することにより、基板１００に戻る。こ
の空乏層領域は、ドレイン１２０と基板１００との間の
境界に存在する。正孔、ｈ２、は、ＶDSの値ととＶBSの
値との間の正の差に起因するドレイン−基板間ポテンシ
ャル差によってより高いエネルギーへと加熱され、それ
がｈ２正孔の衝突電離を促進する。この衝突電離に起因
する電子は、正のＶDS−ＶBSバイアスのためにドレイン
へ戻ってさらにドレインと基板との間のポテンシャルド
ロップによって加熱されるか、あるいはチャネル１３０
に戻って、チャネル内の、ＶBSによって増大させられて
いる垂直ポテンシャルドロップによってさらに加熱され
る。
１．１Ｖ）は、シリコンの、温度に依存したバンドギャ
ップエネルギーの値にほぼ等しい。それゆえ、図２に示
されたデバイスのチャネル領域１３０あるいはドレイン
領域１２０において衝突電離を生じさせるためには、チ
ャネル内の電子が少なくともこのポテンシャルに到達し
ていなければならない。本発明の出願者は特定の理論に
囚われることを望まないが、前述されているような
ＶD、ＶS、及びＶBの間の関係に起因する正のバイアス
のために、前述された二次電子、ｅ２、はＶDによって
ドレインを離れ、二次正孔、ｈ２、は、デバイスのドレ
イン−基板間空乏層領域へ拡散していってそこをドリフ
トによって通過することにより、基板１００に戻る。こ
の空乏層領域は、ドレイン１２０と基板１００との間の
境界に存在する。正孔、ｈ２、は、ＶDSの値ととＶBSの
値との間の正の差に起因するドレイン−基板間ポテンシ
ャル差によってより高いエネルギーへと加熱され、それ
がｈ２正孔の衝突電離を促進する。この衝突電離に起因
する電子は、正のＶDS−ＶBSバイアスのためにドレイン
へ戻ってさらにドレインと基板との間のポテンシャルド
ロップによって加熱されるか、あるいはチャネル１３０
に戻って、チャネル内の、ＶBSによって増大させられて
いる垂直ポテンシャルドロップによってさらに加熱され
る。
【００２９】本発明の別の実施例が図３に示されてい
る。この実施例においては、ドレイン−基板間接合、１
６５、におけるｐ型不純物の最大濃度は、少なくとも約
５×１０17ｃｍ-3である。適切なｐ型不純物の例はホウ
素である。このｐ型不純物のドーピングが、ドレイン−
基板間接合において比較的高く、基板の酸化膜界面近傍
のチャネル領域及び基板の他の領域においては低いこと
が望ましい。チャネルにおけるｐ型不純物濃度を増大さ
せる方法の一例は、”ハロ”注入あるいは”ｐポケッ
ト”注入と呼称される方法である。ｐポケット注入をデ
バイスの基板／ドレイン境界領域に導入するプロセス例
はY.Oshimaらによる"Process and Device Technologies
for 16Mbit EPROMs with Large-tilt-angle Implanted
P-Pocket Cell"(IEDM Tech. Dig.,90, pp.95-98(199
0))に記載されており、これは本発明の参照文献であ
る。ドレイン／基板領域における少なくとも約５×１０
17ｃｍ-3のｐ型不純物濃度は、ドレインと基板との間に
正のバイアスが印加された場合に、ドレインと基板との
間の境界に生成される電界を増大させる。この増大させ
られた電界は、Ｍ1、Ｍ2、Ｍ3等々及びＴを増大させ、
浮遊ゲートへの注入電流、ＩF、を増大させる。この構
造のＥＥＰＲＯＭは、以下の条件下で１ミリ秒以下の時
間で浮遊ゲートに書き込みがなされる：ＶS＝０と、ＶB
＝−２．５と、ＶC＝２．５と、及び、２．５≦ＶD≦
３。
る。この実施例においては、ドレイン−基板間接合、１
６５、におけるｐ型不純物の最大濃度は、少なくとも約
５×１０17ｃｍ-3である。適切なｐ型不純物の例はホウ
素である。このｐ型不純物のドーピングが、ドレイン−
基板間接合において比較的高く、基板の酸化膜界面近傍
のチャネル領域及び基板の他の領域においては低いこと
が望ましい。チャネルにおけるｐ型不純物濃度を増大さ
せる方法の一例は、”ハロ”注入あるいは”ｐポケッ
ト”注入と呼称される方法である。ｐポケット注入をデ
バイスの基板／ドレイン境界領域に導入するプロセス例
はY.Oshimaらによる"Process and Device Technologies
for 16Mbit EPROMs with Large-tilt-angle Implanted
P-Pocket Cell"(IEDM Tech. Dig.,90, pp.95-98(199
0))に記載されており、これは本発明の参照文献であ
る。ドレイン／基板領域における少なくとも約５×１０
17ｃｍ-3のｐ型不純物濃度は、ドレインと基板との間に
正のバイアスが印加された場合に、ドレインと基板との
間の境界に生成される電界を増大させる。この増大させ
られた電界は、Ｍ1、Ｍ2、Ｍ3等々及びＴを増大させ、
浮遊ゲートへの注入電流、ＩF、を増大させる。この構
造のＥＥＰＲＯＭは、以下の条件下で１ミリ秒以下の時
間で浮遊ゲートに書き込みがなされる：ＶS＝０と、ＶB
＝−２．５と、ＶC＝２．５と、及び、２．５≦ＶD≦
３。
【００３０】本発明に係るＥＥＰＲＯＭの別の実施例が
図４に示されている。図４に示されたＥＥＰＲＯＭにお
いては、ドレイン領域２３０のドーピングプロファイル
が修正されており、酸化膜界面下で０．１μｍ未満のド
レイン−基板間接合が形成されている。この浅いドレイ
ン−基板間接合が短いｅ３冷却距離を実現し、このこと
によって電子が浮遊ゲートに注入される確率Ｔを増大さ
せる。この実施例に係るＥＥＰＲＯＭのドレインは、他
のデバイスと同様に標準的なｎ型不純物、例えば砒素及
びリン、によってドーピングされている。ドレイン領域
の最小不純物濃度が約５×１０19ｃｍ-3であることが望
ましい。
図４に示されている。図４に示されたＥＥＰＲＯＭにお
いては、ドレイン領域２３０のドーピングプロファイル
が修正されており、酸化膜界面下で０．１μｍ未満のド
レイン−基板間接合が形成されている。この浅いドレイ
ン−基板間接合が短いｅ３冷却距離を実現し、このこと
によって電子が浮遊ゲートに注入される確率Ｔを増大さ
せる。この実施例に係るＥＥＰＲＯＭのドレインは、他
のデバイスと同様に標準的なｎ型不純物、例えば砒素及
びリン、によってドーピングされている。ドレイン領域
の最小不純物濃度が約５×１０19ｃｍ-3であることが望
ましい。
【００３１】本発明に係るＥＥＰＲＯＭの別の実施例が
図５に示されている。この実施例においては、基板領域
４００が２つの相異なった材料から形成されている。下
部の領域はｐ型シリコン４０１であり、これは従来技術
に係るＥＥＰＲＯＭ基板材料である。デバイスの活性領
域４０２は、バルクシリコンよりも小さいバンドギャッ
プを有するシリコン合金から形成されている。このデバ
イスは前述されているものと同様にバイアスされる。適
切な合金材料には、シリコン−ゲルマニウム合金（Ｓｉ
Ｇｅ）が含まれる。ｎ型ドレイン４３０及びソース領域
４１０は、ｐ型ＳｉＧｅ領域４０２に形成される。Ｓｉ
Ｇｅ領域４０２は、ドレイン接合の下側で少なくとも約
０．０２μｍの深さまで延在している。シリコン基板と
デバイス活性領域内のシリコン合金との間のバンドギャ
ップの不連続が価電子帯に存在することが望ましい。Ｓ
ｉＧｅ領域４０２がドレイン領域４３０とチャネル４８
０の一部であって、ソース領域４１０には存在しない、
という場合も企図されている。
図５に示されている。この実施例においては、基板領域
４００が２つの相異なった材料から形成されている。下
部の領域はｐ型シリコン４０１であり、これは従来技術
に係るＥＥＰＲＯＭ基板材料である。デバイスの活性領
域４０２は、バルクシリコンよりも小さいバンドギャッ
プを有するシリコン合金から形成されている。このデバ
イスは前述されているものと同様にバイアスされる。適
切な合金材料には、シリコン−ゲルマニウム合金（Ｓｉ
Ｇｅ）が含まれる。ｎ型ドレイン４３０及びソース領域
４１０は、ｐ型ＳｉＧｅ領域４０２に形成される。Ｓｉ
Ｇｅ領域４０２は、ドレイン接合の下側で少なくとも約
０．０２μｍの深さまで延在している。シリコン基板と
デバイス活性領域内のシリコン合金との間のバンドギャ
ップの不連続が価電子帯に存在することが望ましい。Ｓ
ｉＧｅ領域４０２がドレイン領域４３０とチャネル４８
０の一部であって、ソース領域４１０には存在しない、
という場合も企図されている。
【００３２】本発明に係るデバイスは、電子の基板への
注入を実現するためにドレイン−基板間バイアスを用い
ているため、単一のデバイスあるいは特定のデバイスブ
ロックへの基板電圧を変化させることによって、選択的
にイネーブルされたりディセーブルされたりすることが
可能である。例えば、図６に示されたＥＥＰＲＯＭセル
アレイ６００においては、セルアレイが２つのブロック
６０１及び６０２に分割されている。特定のブロックへ
の基板接続６１０が、それぞれブロック６０１及び６０
２に関して、ブロック選択６１１及び６１２に対して共
通に接続されている。ブロック選択６１１及び６１２は
互いに電気的に分離されており、従って、一ブロック内
の基板電圧を他方のブロック内の基板電圧とは異なって
いるように変調することが可能である。ブロック６０１
及び６０２は、図においては各々１２個のＥＥＰＲＯＭ
セル６００を有するように描かれているが、破線によっ
て示されているように、より多くのセルがアレイ内に組
み込まれることも可能である。
注入を実現するためにドレイン−基板間バイアスを用い
ているため、単一のデバイスあるいは特定のデバイスブ
ロックへの基板電圧を変化させることによって、選択的
にイネーブルされたりディセーブルされたりすることが
可能である。例えば、図６に示されたＥＥＰＲＯＭセル
アレイ６００においては、セルアレイが２つのブロック
６０１及び６０２に分割されている。特定のブロックへ
の基板接続６１０が、それぞれブロック６０１及び６０
２に関して、ブロック選択６１１及び６１２に対して共
通に接続されている。ブロック選択６１１及び６１２は
互いに電気的に分離されており、従って、一ブロック内
の基板電圧を他方のブロック内の基板電圧とは異なって
いるように変調することが可能である。ブロック６０１
及び６０２は、図においては各々１２個のＥＥＰＲＯＭ
セル６００を有するように描かれているが、破線によっ
て示されているように、より多くのセルがアレイ内に組
み込まれることも可能である。
【００３３】ＥＥＰＲＯＭセルアレイは、３つの列、６
２０、６２１、及び６２２に配列されている。各々の列
に属するセルは、それぞれワード線６３０、６３１、及
び６３２によって選択される。各々のワード線には、電
流帰還路となる接地されたソースノード６４０、６４
１、及び６４２がそれぞれ対応している。各々の行６４
５に属するセル６００のドレイン６４４は、ビット／デ
ータ線６５０に接続されている。
２０、６２１、及び６２２に配列されている。各々の列
に属するセルは、それぞれワード線６３０、６３１、及
び６３２によって選択される。各々のワード線には、電
流帰還路となる接地されたソースノード６４０、６４
１、及び６４２がそれぞれ対応している。各々の行６４
５に属するセル６００のドレイン６４４は、ビット／デ
ータ線６５０に接続されている。
【００３４】ソース電位を基準となる０Ｖとした場合に
図６のセルアレイを従来技術に係る書き込みモードで動
作させるためには、一本のワード線（ワード線はアレイ
中のセルの制御電極に電圧を供給する）に対して、約１
２Ｖから約２０Ｖという非常に高い値にセットされた制
御ゲート−基板間電位ＶCBを供給する。プログラムされ
る（すなわち、浮遊ゲートがチャージングされること）
ことが望まれるセルのビット線には、約６Ｖから約１８
Ｖの電圧が供給される。この配置においては、電圧が２
つあるいはそれ以上のビット線に供給される場合には、
選択されたビット線と選択されたワード線との交点に位
置する全てのセルがプログラミングされる。この種の配
置においては、セルを選択しない方式は存在しない。本
発明に係るデバイスは、基板電位が−０．５Ｖあるいは
それ以上になった場合にのみプログラミングされるた
め、特定のブロック内のセルを、その選択されないセル
が存在するブロックに対する基板電位を上昇させる（す
なわちより正の値にする）ことによって、選択されない
ようにすることが可能である。
図６のセルアレイを従来技術に係る書き込みモードで動
作させるためには、一本のワード線（ワード線はアレイ
中のセルの制御電極に電圧を供給する）に対して、約１
２Ｖから約２０Ｖという非常に高い値にセットされた制
御ゲート−基板間電位ＶCBを供給する。プログラムされ
る（すなわち、浮遊ゲートがチャージングされること）
ことが望まれるセルのビット線には、約６Ｖから約１８
Ｖの電圧が供給される。この配置においては、電圧が２
つあるいはそれ以上のビット線に供給される場合には、
選択されたビット線と選択されたワード線との交点に位
置する全てのセルがプログラミングされる。この種の配
置においては、セルを選択しない方式は存在しない。本
発明に係るデバイスは、基板電位が−０．５Ｖあるいは
それ以上になった場合にのみプログラミングされるた
め、特定のブロック内のセルを、その選択されないセル
が存在するブロックに対する基板電位を上昇させる（す
なわちより正の値にする）ことによって、選択されない
ようにすることが可能である。
【００３５】本発明に係るデバイス及びプロセスは、浮
遊ゲートに対して負の電荷を導入することによってセル
を”書き込む”という観点から記述されてきているが、
単に論理を反転して、チャージングされないあるいはわ
ずかしか負にチャージングされない浮遊ゲートが論理１
に係るものとし、浮遊ゲートへの負の電荷の導入が浮遊
ゲートを”消去する”というようにすることが可能であ
ることが、当業者には明らかである。図６を参照する
と、ブロック６０１が消去されるべきであってブロック
６０２が消去されるべきではない場合には、ブロック６
０１に対するブロック選択線の電圧を−０．５Ｖから約
−３Ｖの範囲にし、ブロック６０２に対するブロック選
択線の電圧を−０．５Ｖよりも高くする。このような状
況下では、セルが選択されたワード線に高電圧レベルが
印加されると、ブロック６０１内のセルのみが消去され
る。
遊ゲートに対して負の電荷を導入することによってセル
を”書き込む”という観点から記述されてきているが、
単に論理を反転して、チャージングされないあるいはわ
ずかしか負にチャージングされない浮遊ゲートが論理１
に係るものとし、浮遊ゲートへの負の電荷の導入が浮遊
ゲートを”消去する”というようにすることが可能であ
ることが、当業者には明らかである。図６を参照する
と、ブロック６０１が消去されるべきであってブロック
６０２が消去されるべきではない場合には、ブロック６
０１に対するブロック選択線の電圧を−０．５Ｖから約
−３Ｖの範囲にし、ブロック６０２に対するブロック選
択線の電圧を−０．５Ｖよりも高くする。このような状
況下では、セルが選択されたワード線に高電圧レベルが
印加されると、ブロック６０１内のセルのみが消去され
る。
【００３６】本発明に係るプロセスにおいては、ＥＥＰ
ＲＯＭが書き込まれる際にＶBSが基板に印加される。Ｖ
BSが約−０．５Ｖから約−３Ｖの間に、ＶDSが約１．１
Ｖから約３．３Ｖの間にあることが望ましい。このこと
によって、前述されているような様式で、ＣＩＳＥＩの
効率が増大する。ＥＥＰＲＯＭの浮遊ゲートへの電子注
入効率は、種々の技法を用いて測定される。一技法にお
いては、制御ゲートが電気的に浮遊ゲートに接続される
（すなわち短絡される）。このことにより、浮遊ゲート
の電位が制御ゲートの電位に固定される。本来なら浮遊
ゲートをチャージングする電流が、制御ゲート電極に掃
き出される。よって、制御ゲートの電流を測定すること
が、電子の浮遊ゲートへの注入を直接測定することにな
る。この方法を拡張することにより、スタックトゲート
ＥＥＰＲＯＭに関する情報が、短絡された浮遊ゲートを
有するスタックトゲートＥＥＰＲＯＭと電気的には同様
の構造を有する通常のＭＯＳＦＥＴを用いて得られるよ
うになる。以下に説明される図面は、既に列挙されたＣ
ＩＳＥＩのいくつかの側面を例示する、複数個のＭＯＳ
ＦＥＴ構造のゲート電流の測定結果及びシミュレーショ
ンを含んでいる。
ＲＯＭが書き込まれる際にＶBSが基板に印加される。Ｖ
BSが約−０．５Ｖから約−３Ｖの間に、ＶDSが約１．１
Ｖから約３．３Ｖの間にあることが望ましい。このこと
によって、前述されているような様式で、ＣＩＳＥＩの
効率が増大する。ＥＥＰＲＯＭの浮遊ゲートへの電子注
入効率は、種々の技法を用いて測定される。一技法にお
いては、制御ゲートが電気的に浮遊ゲートに接続される
（すなわち短絡される）。このことにより、浮遊ゲート
の電位が制御ゲートの電位に固定される。本来なら浮遊
ゲートをチャージングする電流が、制御ゲート電極に掃
き出される。よって、制御ゲートの電流を測定すること
が、電子の浮遊ゲートへの注入を直接測定することにな
る。この方法を拡張することにより、スタックトゲート
ＥＥＰＲＯＭに関する情報が、短絡された浮遊ゲートを
有するスタックトゲートＥＥＰＲＯＭと電気的には同様
の構造を有する通常のＭＯＳＦＥＴを用いて得られるよ
うになる。以下に説明される図面は、既に列挙されたＣ
ＩＳＥＩのいくつかの側面を例示する、複数個のＭＯＳ
ＦＥＴ構造のゲート電流の測定結果及びシミュレーショ
ンを含んでいる。
【００３７】例えば、図７に示されているのは、０．５
μｍのゲート長を有し０．０５μｍのドレイン／ソース
接合深さを有するＭＯＳＦＥＴ（図２に示されているデ
バイスから領域１６０及び１７０を除去し、浮遊ゲート
１４０がゲート電極として機能するデバイス）のゲート
−ソース間バイアスが４Ｖの際のゲート電流ＩGの基板
バイアス（ＶBS）及びドレイン−ソースバイアス
（ＶDS）依存性である。これのデバイスは、約５０オン
グストロームの厚さを有するゲート酸化膜を有してい
る。これらのデバイスは、ＶBSが０Ｖから−３Ｖへと低
下すると、ＩGが指数関数的に増大することを示してい
る。
μｍのゲート長を有し０．０５μｍのドレイン／ソース
接合深さを有するＭＯＳＦＥＴ（図２に示されているデ
バイスから領域１６０及び１７０を除去し、浮遊ゲート
１４０がゲート電極として機能するデバイス）のゲート
−ソース間バイアスが４Ｖの際のゲート電流ＩGの基板
バイアス（ＶBS）及びドレイン−ソースバイアス
（ＶDS）依存性である。これのデバイスは、約５０オン
グストロームの厚さを有するゲート酸化膜を有してい
る。これらのデバイスは、ＶBSが０Ｖから−３Ｖへと低
下すると、ＩGが指数関数的に増大することを示してい
る。
【００３８】図８には、チャネル長０．４μｍ、ドレイ
ン／ソース接合深さが約０．０７μｍ、及びゲート酸化
膜が約６０オングストロームのＭＯＳＦＥＴデバイスの
ＩGがＶBSの関数として示されている。効率的な書き込
み（例えば、浮遊ゲートへ所定量の負の電荷を１ミリ秒
未満の時間で導入することが必要とされている）のため
に、約１０-12Ａから約１０-10Ａのゲート電流が必要と
される。図８に示されているように、ＶGSが２Ｖの場合
には、望ましい範囲のゲート電流はＶBS＝０Ｖ及び３．
５Ｖ以下のＶDSに関しては得られていない。しかしなが
ら、ＶBSが約−１Ｖから約−３Ｖに低下させられると、
必要とされるＩGが、約２．２Ｖから約３ＶのＶDSに関
して得られている。ＶBSが低下すると、所定のＩGを得
るために必要とされるＶDSの大きさが低下する。
ン／ソース接合深さが約０．０７μｍ、及びゲート酸化
膜が約６０オングストロームのＭＯＳＦＥＴデバイスの
ＩGがＶBSの関数として示されている。効率的な書き込
み（例えば、浮遊ゲートへ所定量の負の電荷を１ミリ秒
未満の時間で導入することが必要とされている）のため
に、約１０-12Ａから約１０-10Ａのゲート電流が必要と
される。図８に示されているように、ＶGSが２Ｖの場合
には、望ましい範囲のゲート電流はＶBS＝０Ｖ及び３．
５Ｖ以下のＶDSに関しては得られていない。しかしなが
ら、ＶBSが約−１Ｖから約−３Ｖに低下させられると、
必要とされるＩGが、約２．２Ｖから約３ＶのＶDSに関
して得られている。ＶBSが低下すると、所定のＩGを得
るために必要とされるＶDSの大きさが低下する。
【００３９】図９は、ドレイン−基板間接合における基
板不純物濃度を上昇させた結果であるホウ素のハロを有
するＭＯＳＦＥＴデバイスのＶDSとＩGとの間の関係を
示すグラフである。このデバイスは０．４μｍのチャネ
ル長を有し、ドレイン／ソース接合深さが約０．０７μ
ｍである。所定の効果を達成するための、ドレイン−基
板間接合におけるホウ素の濃度は約１０18ｃｍ-3であ
る。図９は、ＶGSが２Ｖの場合に、基板バイアスを印加
したデバイスが前述されているような受容されうるレベ
ルのゲート電流を、基板バイアスが印加されていないデ
バイスよりもはるかに低いＶDSにおいて実現しているこ
とを示している。さらに、ホウ素のハロを有するデバイ
スが、同一のソース電圧でバイアスされたホウ素のハロ
を有さないデバイスよりも、より低いＶDSにおいて受容
されうるレベルのゲート電流を有することをも示してい
る。
板不純物濃度を上昇させた結果であるホウ素のハロを有
するＭＯＳＦＥＴデバイスのＶDSとＩGとの間の関係を
示すグラフである。このデバイスは０．４μｍのチャネ
ル長を有し、ドレイン／ソース接合深さが約０．０７μ
ｍである。所定の効果を達成するための、ドレイン−基
板間接合におけるホウ素の濃度は約１０18ｃｍ-3であ
る。図９は、ＶGSが２Ｖの場合に、基板バイアスを印加
したデバイスが前述されているような受容されうるレベ
ルのゲート電流を、基板バイアスが印加されていないデ
バイスよりもはるかに低いＶDSにおいて実現しているこ
とを示している。さらに、ホウ素のハロを有するデバイ
スが、同一のソース電圧でバイアスされたホウ素のハロ
を有さないデバイスよりも、より低いＶDSにおいて受容
されうるレベルのゲート電流を有することをも示してい
る。
【００４０】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００４１】
【発明の効果】以上述べたごとく、本発明によれば、チ
ャネル起因二次電子注入（channel initiated secondar
y electron injectionと、ＣＩＳＥＩ）を用いてＥＰＲ
ＯＭ及びＥＥＰＲＯＭの浮遊ゲートを負にチャージング
する方法及びそのメカニズムを用いて５Ｖ未満の低いド
レイン−ソース間バイアス電圧で書き込むことが可能な
ＥＰＲＯＭ及びＥＥＰＲＯＭが提供される。
ャネル起因二次電子注入（channel initiated secondar
y electron injectionと、ＣＩＳＥＩ）を用いてＥＰＲ
ＯＭ及びＥＥＰＲＯＭの浮遊ゲートを負にチャージング
する方法及びそのメカニズムを用いて５Ｖ未満の低いド
レイン−ソース間バイアス電圧で書き込むことが可能な
ＥＰＲＯＭ及びＥＥＰＲＯＭが提供される。
【図１】 従来技術に係るフラッシュメモリセルの一例
を示す断面図。
を示す断面図。
【図２】 基板にバイアス電圧が印加された場合のフラ
ッシュメモリセルを示す断面図。
ッシュメモリセルを示す断面図。
【図３】 ドレイン−基板間接合にｐ型に高濃度にドー
ピングされた領域を有するフラッシュメモリセルを示す
断面図。
ピングされた領域を有するフラッシュメモリセルを示す
断面図。
【図４】 浅いドレインエクステンションを有するフラ
ッシュメモリセルを示す断面図。
ッシュメモリセルを示す断面図。
【図５】 ｐ型にドーピングされたシリコン上にｐ型に
ドーピングされたＳｉＧｅ層を有する二層構造の基板を
有するフラッシュメモリセルを示す断面図。
ドーピングされたＳｉＧｅ層を有する二層構造の基板を
有するフラッシュメモリセルを示す断面図。
【図６】 本発明に係るＥＰＲＯＭアレイを模式的に示
す図。
す図。
【図７】 チャネル長０．５μｍのＭＯＳＦＥＴにおけ
る、種々の基板バイアス（ＶB）条件下でのゲート電流
とＶDSとの関係を示すグラフ。
る、種々の基板バイアス（ＶB）条件下でのゲート電流
とＶDSとの関係を示すグラフ。
【図８】 ゲート長０．４μｍ、ゲート酸化膜厚約６０
オングストロームのＭＯＳＦＥＴにおける、種々の基板
バイアス（ＶB）条件下でのゲート電流とＶD Sとの関係
を示すグラフ。
オングストロームのＭＯＳＦＥＴにおける、種々の基板
バイアス（ＶB）条件下でのゲート電流とＶD Sとの関係
を示すグラフ。
【図９】 ドレイン−基板接合部にホウ素がドーピング
されたハロを有するＭＯＳＦＥＴにおける、種々の基板
バイアス（ＶB）条件下でのゲート電流とＶD Sとの関係
を示すグラフ。
されたハロを有するＭＯＳＦＥＴにおける、種々の基板
バイアス（ＶB）条件下でのゲート電流とＶD Sとの関係
を示すグラフ。
１０ 浮遊ゲート電極 ２０ 酸化膜層 ３０ 基板 ４０ 制御ゲート電極 ５０ ソース ６０ 絶縁体層 ７０ ドレイン ８０ チャネル １００ 基板 １１０ ソース １２０ ドレイン １３０ チャネル １４０ 浮遊ゲート電極 １５０ 酸化膜層 １６０ 制御ゲート電極 １６５ ドレイン−基板間接合 １７０ 絶縁体層 ２３０ ドレイン ２６０ ４００ 基板領域 ４０１ ｐ型シリコン ４０２ 活性領域：ＳｉＧｅ ４１０ ソース ４３０ ドレイン ４８０ チャネル ６００ セル ６０１、６０２ ブロック ６１０ 基板接続 ６１１、６１２ 基板選択線 ６２０、６２１、６２２ 列 ６３０、６３１、６３２ ワード線 ６４４ ドレイン ６４５ 行 ６５０ ビット／データ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 ケヴィン ジョン オコナー アメリカ合衆国，08833 ニュージャージ ー，レバノン，クリスタル ドライブ １ (72)発明者 マーク リチャード ピント アメリカ合衆国，0960 ニュージャージ ー，モーリスタウン，マックス ドライブ 21−11ビー
Claims (20)
- 【請求項１】 基板上に形成されたｎ型チャネル半導体
デバイスにおいて、 前記基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層と、前記誘電体層
上に形成された浮遊ゲート電極と、ここで、前記浮遊ゲ
ート電極の少なくとも一部は前記ドレイン領域上に重な
りを有するように配置されている前記浮遊ゲート電極の
表面上に形成された第二の誘電体材料と、前記第二誘電
体材料上に形成された制御ゲート電極と、 約−０．５ボルトあるいはそれ以上の負の値を有する負
の基板−ソース間バイアス電圧（ＶB−ＶS）を印加する
手段及び約１．１ボルトから約３．３ボルトのドレイン
−ソース間バイアス電圧（ＶD−ＶS）を当該デバイスに
印加する手段を含む、前記浮遊ゲートを負にチャージン
グする帯電させる手段と、を有することを特徴とする半
導体デバイス。 - 【請求項２】 前記基板と前記ソースとの間の前記バイ
アスが、前記浮遊ゲートへのチャージングの際に約−
０．５Ｖから約ー３Ｖの間にあることを特徴とする請求
項第１項に記載の半導体デバイス。 - 【請求項３】 前記制御ゲートと前記ソースとの間のバ
イアスが約１０ボルト未満であることを特徴とする請求
項第１項に記載の半導体デバイス。 - 【請求項４】 前記浮遊ゲート電極をチャージングする
際に、前記ソース電圧が約０ボルトであり、前記ドレイ
ン電圧が約１．１ボルトから約３．３ボルトであり、前
記基板電圧が約−０．５ボルトから約−３ボルトである
ことを特徴とする請求項第３項に記載の半導体デバイ
ス。 - 【請求項５】 前記制御ゲート電圧が前記ドレイン電圧
より低いことを特徴とする請求項第４項に記載の半導体
デバイス。 - 【請求項６】 前記基板がシリコン−ゲルマニウムより
なる領域を有することを特徴とする請求項第１項に記載
の半導体デバイス。 - 【請求項７】 前記ドレインが前記シリコン−ゲルマニ
ウム領域に形成されており、前記ソースがシリコン−ゲ
ルマニウム領域に形成されていないことを特徴とする請
求項第６項に記載の半導体デバイス。 - 【請求項８】 前記ソース及びドレインが前記シリコン
−ゲルマニウム領域に形成されていることを特徴とする
請求項第６項に記載の半導体デバイス。 - 【請求項９】 前記デバイスがスタックトゲートｎ型チ
ャネルデバイスであることを特徴とする請求項第１項に
記載の半導体デバイス。 - 【請求項１０】 ｎ型チャネル半導体デバイスにおい
て、 基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層と、 前記誘電体層上に形成された浮遊ゲート電極と、ここ
で、前記浮遊ゲート電極の少なくとも一部は前記ドレイ
ン領域上に重なりを有するように配置されている前記浮
遊ゲート電極の表面上に形成された第二の誘電体材料
と、 前記第二誘電体材料上に形成された制御ゲート電極と、 当該デバイスに対して約１．１ボルトから約３．３ボル
トのドレイン−ソース間バイアスを印加する接続と、を
有しており、前記デバイスが約０．０５μｍあるいはそ
れ以下のドレイン接合深さを有し、前記ドレインにおけ
るｎ型不純物濃度が少なくとも約５×１０19ｃｍ-3であ
り、前記ドレイン−基板間接合におけるｐ型不純物濃度
が少なくとも約２×１０18ｃｍ-3であり、及び、前記浮
遊ゲートと前記基板との間の前記誘電体層の膜厚が約１
０ｎｍあるいはそれ以下であることを特徴とする半導体
デバイス。 - 【請求項１１】 ソース、ドレイン、制御ゲート、浮遊
ゲート、及び基板を有するメモリセルのｎ型チャネル浮
遊ゲートをチャージングする方法において、 前記ドレインと前記ソースとの間に約１．１ボルトから
約３．３ボルトの正のバイアスを生じさせる目的で前記
セルの前記ドレイン端子に電圧を印加する段階と、 前記基板と前記ソースとの間に少なくとも約−０．５ボ
ルトの負のバイアスを生じさせる目的で前記基板に負の
電圧を印加する段階と、を有することを特徴とする半導
体デバイス動作方法。 - 【請求項１２】 前記基板と前記ソースとの間の前記負
のバイアスが約−０．５ボルトから約−３ボルトである
ことを特徴とする請求項第１１項に記載の半導体デバイ
ス動作方法。 - 【請求項１３】 前記ソースに印加される電圧が０であ
り、前記基板に印加される電圧が約−０．５ボルトから
約−３ボルトであり、前記制御ゲートに印加される電圧
が約１０ボルト未満であり、前記ドレインに印加される
電圧が約１．１ボルトから約３．３ボルトであることを
特徴とする請求項第１１項に記載の半導体デバイス動作
方法。 - 【請求項１４】 前記制御ゲートに印加される電圧が前
記ドレインに印加される電圧と等しいかあるいはそれ未
満であることを特徴とする請求項第１３項に記載の半導
体デバイス動作方法。 - 【請求項１５】 浮遊ゲートメモリセルアレイにおい
て、 基板に形成されたソース領域及びドレイン領域と、 前記基板上に堆積させられた誘電体層と、 前記誘電体層上に形成された浮遊ゲート電極と、 前記浮遊ゲート電極の表面上に形成された第二の誘電体
材料と、 前記第二誘電体材料上に形成された制御ゲート電極と、
を各々有する少なくとも２つのセルと、 少なくとも約０．５ボルトの負の基板−ソース間バイア
ス電圧を前記基板に対して印加する接続と、から構成さ
れており、 前記セルのうちの少なくとも一方のセルの前記基板が第
一選択に電気的に接続され、かつ、前記セルのうちの少
なくとも一方のセルの前記基板が第二選択に接続され、
前記第一選択及び前記第二選択が互いに電気的に分離さ
れていることを特徴とする半導体デバイス。 - 【請求項１６】 前記アレイ中の前記各々のセルの前記
ドレインと前記ソースとの間のバイアスが約１．１ボル
トから約３．３ボルトであり、前記アレイ中の前記各々
のセルの前記基板に対して印加される前記基板−ソース
間バイアス電圧が前記浮遊ゲートにチャージングする際
に約−０．５ボルトから約−３ボルトであることを特徴
とする請求項第１５項に記載の半導体デバイス。 - 【請求項１７】 前記アレイ中の前記各々のセルの前記
ソースに印加される電圧が約０ボルトであり、前記アレ
イ中の前記各々のセルの前記ドレインに印加される電圧
が約１．１ボルトから約３．３ボルトであり、前記浮遊
ゲートをチャージングする際に前記基板電圧が約−０．
５ボルトから約−３ボルトであることを特徴とする請求
項第１６項に記載の半導体デバイス。 - 【請求項１８】 前記制御ゲートに印加される電圧が約
１０ボルト未満であることを特徴とする請求項第１７項
に記載の半導体デバイス。 - 【請求項１９】 前記制御ゲートに印加される電圧が約
１．１ボルトから約３．３ボルトであることを特徴とす
る請求項第１８項に記載の半導体デバイス。 - 【請求項２０】 前記制御ゲートに印加される電圧が前
記ドレインに対して印加される電圧と等しいかあるいは
それ未満であることを特徴とする請求項第１９項に記載
の半導体デバイス。
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