JPH06334194A

JPH06334194A - 不揮発性半導体メモリ

Info

Publication number: JPH06334194A
Application number: JP5122234A
Authority: JP
Inventors: Yoshinari Enomoto; 良成榎本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1993-05-25
Filing date: 1993-05-25
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】紫外線消去方式と同様の簡単な構造の不揮発
性半導体メモリを用いて、データの消去を電気的に且つ
選択的に容易に行うことが可能の不揮発性半導体メモリ
を実現すること。【構成】メモリセルはＰ型半導体基板１の表面にＮ⁺
型のソース層２及びドレイン層３が形成され、これらに
亘って第１のゲート絶縁膜４が形成されている。ゲート
絶縁膜４上には浮遊ゲート電極５が設けられ、これはフ
ィールド酸化膜１２上に延在している。フィールド酸化
膜１２上の浮遊ゲート電極５の上には第２のゲート絶縁
膜４１を介して第１のコントロールゲート電極７１と第
２のコントロールゲート電極７２が独立に形成されてい
る。データ書込み時には容量結合部ａを介してトンネル
電流が流れ、浮遊ゲート電極５に電子が注入され、デー
タ消去時には容量結合部ｂをトンネル電流が流れ、浮遊
ゲート電極５に捕獲された電子が第１のコントロールゲ
ート電極７１へ放出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲート構造を有す
る不揮発性半導体メモリに関し、特に、電子注入用コン
トロールゲートの他に電子放出用コントロールゲートを
備えた不揮発性半導体メモリに関する。

【０００２】

【従来の技術】図７および図８に、一般的に用いられて
いる浮遊ゲート構造を有する不揮発性半導体メモリの構
成を示してある。これらに示すメモリはいずれもＮチャ
ネル型の浮遊ゲートを備えた不揮発性メモリであり、Ｐ
型半導体基板１の表面にＮ⁺型のソース層２及びドレイ
ン層３が形成され、これらのソース層２及びドレイン層
３に亘ってゲート絶縁膜４が形成されている。ゲート絶
縁膜４の上には、浮遊ゲート電極５が設置されており、
さらに、この浮遊ゲート電極５の上には、ゲート絶縁膜
６を介してコントロールゲート電極７が形成されてい
る。

【０００３】図７に示す不揮発性半導体メモリはＥＰＲ
ＯＭの構造であり、ドレイン層３にソース層２に対して
９Ｖ前後の正の高電圧を印加し、浮遊ゲート電極５にド
レイン層３に印加した電圧と同程度の電圧がかかるよう
に、コントロールゲート電極７に高いゲート電圧を印加
すると、チャネル電流のうち、ドレイン層３の近傍（ピ
ンチオフ領域）で加速されたエレクトロン（チャネルホ
ットエレクトロン８・ＣＨＥ）の一部が浮遊ゲート電極
（電子捕獲用ゲート電極）５に注入され、これによりデ
ータの書込みが行なわれる。また、浮遊ゲート電極５に
３Ｖ前後の電圧がかかるようにコントロール電極７に電
圧を印加すると、チャネル電流の一部がドレイン層３の
近傍の電界でインパクトイオン化を起こし、その時生じ
た電子（ドレインアバランシェホットエレクトロン９・
ＤＡＨＥ）が浮遊ゲート電極５に注入され、これにより
書込みが行なわれる。そして、メモリの消去は、紫外線
を照射し、浮遊ゲート電極５から光励起によって電子が
周囲の半導体基板に放出されることで行われる。従っ
て、不揮発性半導体メモリ自体の構造は簡単であり、多
くの装置のＲＯＭとして採用されている。

【０００４】しかし、このような紫外線を照射してメモ
リを消去する紫外線消去方式の不揮発性半導体メモリで
は、実装された状態での消去は困難であり、特に、受光
素子を用いた装置においては、受光素子以外は遮光措置
がとられるため、紫外線消去方式のメモリの書換えは実
質上不可能である。また、紫外線消去方式の半導体メモ
リであるため、メモリセル全体に紫外線が当たるので、
全ビットが一括消去されてしまい、選択的に消去するこ
とは不可能である。

【０００５】このため、電気的にメモリの消去が可能な
ＥＥＰＲＯＭ、ＥＡＲＯＭと呼ばれる不揮発性半導体メ
モリが開発されており、その一例が図８に示すトンネリ
ングを用いたＦＬＯＴＯＸと呼ばれる半導体メモリであ
る。このメモリは、図７に示すメモリと殆ど同様の構成
であるが、浮遊ゲート電極５は、Ｐ型半導体基板１上に
形成されたドレイン層３又はソース層２とトンネル酸化
膜１０を介して設置されている。そして、浮遊ゲート電
極５は、ドレイン層３との距離が小さなトンネリング部
１１が有しており、トンネル効果によりドレイン層３と
浮遊ゲート電極５との間でトンネル電子が移動可能とな
っている。この不揮発性半導体メモリにおいて、浮遊ゲ
ート電極５への電子の注入（データの消去）は、ドレイ
ン層３に対してコントロールゲート電極７に高い電圧を
印加することにより行われる。一方、データの書き込み
（電子の放出）動作は、ドレイン層３に対しコントロー
ルゲート電極７の電圧を短期間低く設定することで、ト
ンネリングにより浮遊ゲート電極５からドレイン層３に
電子が放出されてデータが書き込まれる。

【０００６】

【発明が解決しようとする課題】このように、図８に示
す不揮発性半導体メモリは電気的にデータの書込み、消
去が可能である。従って、受光素子などを含む装置に内
蔵される場合であっても、データの消去が可能であり、
また、特定のデータを選択的に消去することも容易であ
る。しかしながら、トンネリング及びデータ保持を確実
に行うために、セル毎のドレイン電圧を設定するセレク
ト・トランジスタ（図示せず）が必要で、製造プロセス
が複雑・高度となり、同一の半導体基板に搭載される受
光素子などの製造プロセスと異なるプロセスが必要とな
る。このため、図８に示す不揮発性半導体メモリを搭載
することは製品価格を上昇させ、また、歩留りが低下す
るという問題に繋がる。製品価格を低下させ、歩留りを
高くするためには、製造プロセスが同じで、構造が簡単
な紫外線消去方式の不揮発性メモリを搭載することが望
ましいのであるが、先に説明したように消去が自由に行
えず、近年のシステムの高度化、多様化する装置に対応
することが困難である。

【０００７】そこで、本発明においては、上記の問題に
鑑みて、紫外線消去方式と同様の簡単な構造の不揮発性
半導体メモリを用いて、データの消去を電気的に且つ選
択的に容易に行うことが可能の不揮発性半導体メモリを
目的としている。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の第１の手段は、第１導電型の半導体基板
の主面側に形成された第２導電型のソース領域及びドレ
イン領域と、これらに亘って第１のゲート絶縁膜を介し
て形成された浮遊ゲート電極と、浮遊ゲート電極に対し
第２のゲート絶縁膜を介して形成され、浮遊ゲート電極
の電位を制御可能の第１のコントロールゲート領域とを
有する紫外線消去方式の構造に係る不揮発性半導体メモ
リを採用しつつ、これに加えて、基板と浮遊ゲート電極
の間の第１の静電容量と浮遊ゲート電極と第１のコント
ロールゲート領域の間の第２の静電容量との比を可変す
る容量比可変手段を設けたことに特徴を有している。

【０００９】容量比可変手段としては、浮遊ゲート電極
に対し第２のゲート絶縁膜を介して形成され、第１のコ
ントロールゲート領域とは独立してなる第２のコントロ
ールゲート領域とすることができる。第２のコントロー
ルゲート領域は、１つに限らず、相互に独立又は従属の
複数のゲート領域の群で構成しても良い。そして、第１
及び第２のコントロールゲート領域は、第２のゲート絶
縁膜上にポリシリコン等で形成しても良いが、基板の主
面側に形成された第２導電型の拡散領域であっても良
い。

【００１０】本発明の第２の手段は、第１導電型の半導
体基板の主面側に形成された第２導電型のソース領域及
びドレイン領域と、これらに亘って第１のゲート絶縁膜
を介して形成された浮遊ゲート電極と、浮遊ゲート電極
に対し第２のゲート絶縁膜を介して形成され、浮遊ゲー
ト電極の電位を制御可能の第１のコントロールゲート領
域とを有する不揮発性半導体メモリにおいて、第１のゲ
ート絶縁膜を介して基板と浮遊ゲート電極との間に形成
される第１の容量結合部の静電容量が、第２のゲート絶
縁膜を介して浮遊ゲート電極と第１のコントロールゲー
ト領域との間に形成される第２の容量結合部の静電容量
に比して大きいことを特徴とする。

【００１１】

【作用】第１の手段においては、容量比可変手段により
第２の静電容量を第１の静電容量よりも大きく設定し、
第１のコントロール領域と基板との間に書込み電圧を印
加すると、トンネル電流が第１のゲート絶縁膜に流れ、
浮遊ゲー電極に電子が注入される。これによりデータの
書込みが行われる。また、容量比可変手段により第２の
静電容量を第１の静電容量よりも小さく設定し、第１の
コントロール領域と基板との間に消去電圧を印加する
と、浮遊ゲート電極に捕獲された電子がトンネル効果に
より第２のゲート絶縁膜を介して流れ、第１のコントロ
ール領域へ電子が放出される。これによりデータの消去
が行われる。このように、本発明は、メモリセルに対す
る電気的で選択的な消去が可能であり、汎用性のあるメ
モリを実現できる。受光素子等と同一基板に搭載した場
合でも、電気的な消去であるため、受光素子に影響を与
えずに済む。また、従来のＥＰＲＯＭと同様な構成を有
しているので、ＣＭＯＳ製造プロセスにより安価に製造
でき、また歩留りを高くすることができる。更に、デー
タ書込み時のトンネル電流の経路と、データ消去時のト
ンネル電流の経路が異なるため、絶縁膜の劣化等を抑制
でき、高信頼性のメモリを提供できる。

【００１２】容量比可変手段を、浮遊ゲート電極に対し
第２のゲート絶縁膜を介して形成され、第１のコントロ
ールゲート領域とは独立してなる第２のコントロールゲ
ート領域とする場合には、従前の第１のコントロールゲ
ート領域の形成プロセスと同時に第２のコントロールゲ
ート領域を形成可能となるので、プロセスの追加もな
い。更に、第１及び第２のコントロールゲート領域を、
基板の主面側に形成された第２導電型の拡散領域とする
場合には、第２のゲート絶縁膜の形成を第１の絶縁膜の
形成プロセスで援用できるので、更なる歩留りの向上を
図ることができる。

【００１３】本発明の第２の手段においては、第１のコ
ントロールゲート領域と基板との間に書込み電圧を印加
すると、第１の容量結合部の静電容量が第２の容量結合
部の静電容量に比して大きいので、第１のゲート絶縁膜
の電界は比較的弱く、トンネル効果を生じないものの、
チャネルホットエレクトロンが浮遊ゲート電極に注入さ
れ、データ書込みが行われる。また第１のコントロール
ゲート領域と基板との間に書込み電圧より大きな消去電
圧を印加すると、第１のゲート絶縁膜の電界はチャネル
ホットエレクトロンもトンネル電流も生じない中間電界
になるが、第２のゲート絶縁膜の電界は強電界になるの
で、浮遊ゲート電極に捕獲された電子はトンネル効果に
より第２のゲート絶縁膜を介して第１のコントロールゲ
ート領域へ放出される。これによりデータの消去が行わ
れる。このような第２の手段も、メモリセルに対し電気
的で選択的なデータ消去を行うことができる。また、従
前のＥＰＲＯＭの製造プロセスで製造できるので、歩留
りも高く、高信頼性のメモリを実現できる。更に、セル
サイズの縮小化により高集積化が可能である。

【００１４】

【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。

【００１５】〔実施例１〕図１は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図２は図１中のＡ−Ａ′線に沿って切断して見た断
面図である。

【００１６】このメモリセルは、Ｐ型半導体基板１の表
面にＮ⁺型のソース層２及びドレイン層３が形成され、
これらのソース層２及びドレイン層３に亘って厚さ２０
０Åのシリコン酸化膜の第１のゲート絶縁膜４が形成さ
れている。ゲート絶縁膜４の上には、浮遊ゲート電極
（ＦＧ）５が設置されており、この浮遊ゲート電極５は
厚いフィールド酸化膜１２の上に延在している。フィー
ルド酸化膜１２上の浮遊ゲート電極５の上には厚さ２０
０Åのシリコン酸化膜の第２のゲート絶縁膜４１を介し
て第１のコントロールゲート電極（ＣＧ₁）７１と第２
のコントロールゲート電極（ＣＧ₂）７２が独立に形成
されている。Ｐ型半導体基板１と浮遊ゲート電極５とは
第１のゲート絶縁膜４を介して容量結合部ａを、浮遊ゲ
ート電極５と第１のコントロールゲート電極７１とは第
２のゲート絶縁膜４１を介して容量結合部ｂを、浮遊ゲ
ート電極５と第２のコントロールゲート電極７２とは第
２のゲート絶縁膜４１を介して容量結合部ｃをそれぞれ
形成している。ここで、それぞれのキャパシタ容量の極
板面積Ｓ及び誘電率εは等しいとすると、第１のゲート
絶縁膜４の厚み（２００Å）も第２のゲート絶縁膜４１
のそれに等しいので、容量結合部ａの静電容量Ｃ_a、容
量結合部ｂの静電容量Ｃ_b、容量結合部ｃの静電容量Ｃ
_cはすべて等しい。なお、容量結合部ａ，ｂ，ｃ以外で
浮遊ゲート電極５の電位に影響するいわゆる浮遊容量
（寄生容量）は無視できるものとする。

【００１７】データ書込み動作（電子注入）Ｐ型半導体基板１，ソース層２，ドレイン層３を０Ｖと
し、第１のコントロールゲート電極（ＣＧ₁）７１及び
第２のコントロールゲート電極（ＣＧ₂）７２の双方に
Ｖ_CG（＝２４Ｖ）を印加すると、浮遊ゲート５に対して
容量結合部ａが基板電位（０Ｖ）側から接続されると共
に、並列接続した容量結合部ｂ及び容量結合部ｃが２４
Ｖ側から接続されるので、浮遊ゲート電極５の電位Ｖ_FG
は次の式で与えられる。

【００１８】Ｖ_FG＝Ｖ_CG（Ｃ_b＋Ｃ_c）／（Ｃ_a＋Ｃ_b＋Ｃ_c）＝２Ｖ_CG／３ …（１）従って、電位Ｖ_FGの値は１６Ｖとなる。浮遊ゲート電極
５の電位が１６Ｖになると、Ｎチャネル型のＭＯＳトラ
ンジスタがオンし、ソース層２からドレイン層３へ電子
が流れるが、ゲート絶縁膜（シリコン酸化膜）は一般的
に６ＭＶ／ｃｍ程度の電界からＦ−Ｎ電流（Fowlor-Nor
dheim 電流、トンネル電流）が流れ始め、８ＭＶ／ｃｍ
程度では充分に流れる。このため、浮遊ゲート電極５の
電位が１６Ｖになると、第１のゲート絶縁膜（シリコン
酸化膜）４の電界は１６Ｖ／２００Å＝８ＭＶ／ｃｍで
あるので、第１のゲート絶縁膜４にはＦ−Ｎ電流が流
れ、基板側から浮遊ゲート電極５へ電子が注入される。
これによりデータの書込みが行われる。

【００１９】データ消去動作（電子放出）消去の場合は、一方のコントロールゲート電極のみに２
４Ｖを印加し、他方のコントロールゲート電極を基板と
同電位の０Ｖとする。例えば、第１のコントロールゲー
ト電極（ＣＧ₁）７１に２４Ｖを印加し、第２のコント
ロールゲート電極（ＣＧ₂）７２に０Ｖを印加する。か
かる場合は、浮遊ゲート５に対して並列接続した容量結
合部ａ及び容量結合部ｃが０Ｖ側から接続されると共
に、容量結合部ｃが２４Ｖ側から接続されるので、浮遊
ゲート電極５の電位Ｖ_FGは次の式で与えられる。

【００２０】Ｖ_FG＝Ｖ_CGＣ_b／（Ｃ_a＋Ｃ_b＋Ｃ_c）＝Ｖ_CG／３ …（２）従って、電位Ｖ_FGの値は８Ｖとなる。浮遊ゲート電極５
の電位が８Ｖのときは、第１のゲート絶縁膜４の電界は
４ＭＶ／ｃｍ程度であるので、ここではＦ−Ｎ電流が流
れない。他方、浮遊ゲート電極５と第１のコントロール
ゲート電極（ＣＧ₁）７１の間の第２の絶縁膜４１の電
界は８ＭＶ／ｃｍであるので、この容量結合部ｂにＦ−
Ｎ電流が流れ、浮遊ゲート電極５に捕獲されている電子
が第１のコントロールゲート電極（ＣＧ₁）７１側へ放
出される。これによりデータの消去が行われる。

【００２１】このように、本例では、データ書込み時に
は、容量結合部ａにＦ−Ｎ電流を流し、浮遊ゲート電極
５に電子注入を行い、データ消去時には、容量結合部ｂ
にＦ−Ｎ電流を流し、浮遊ゲート電極５から電子放出を
行うものである。浮遊ゲート電極５に対するＦ−Ｎ電流
による電子注入と電子放出の切り換えは、第２のコント
ロールゲート電極（ＣＧ₂）７２の印加電位の電位値の
切り換えにより達成される。即ち、浮遊ゲート電極５に
対し容量結合部Ｃを第１のコントロールゲート電極（Ｃ
Ｇ₁）７１の印加電位側から接続するか、基板電位側か
ら接続するかにより、基板と浮遊ゲート電極５との間の
容量と浮遊ゲート電極５と第１のコントロールゲート電
極（ＣＧ₁）７１との間の容量との容量比を可変して、
容量結合部ａと容量結合部ｂとの電界に強弱を与えるよ
うにしている。従って、第２のコントロールゲート電極
（ＣＧ₂）７２は、基板と浮遊ゲート電極５との間の容
量と浮遊ゲート電極５と第１のコントロールゲート電極
（ＣＧ₁）７１との間の容量との容量比を可変する容量
比可変手段を形成している。このような容量比可変手段
は、本例のような単一の第２のコントロールゲート電極
（ＣＧ₂）７２だけに限らず、相互独立ないし従属の２
以上のコントロールゲート電極（浮遊ゲート電極５に対
する結合容量部の群）でも構成できる。また、各容量結
合部の膜厚さ，誘電率，極板面積はそれぞれ任意で良
く、異なる静電容量値のものでも良い。

【００２２】このような構造においては、従前のＥＰＲ
ＯＭとは異なり、メモリセルに対する電気的且つ選択的
なデータ消去が可能である。また、通常のＣＭＯＳ製造
プロセスを利用することができるので、高歩留りで高信
頼性のメモリを実現できる。

【００２３】〔実施例２〕図３は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図４は図３中のＢ−Ｂ′線に沿って切断して見た断
面図である。なお、、図３，４において図１，２に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。

【００２４】この不揮発性半導体メモリのメモリセルに
おいては、Ｐ型半導体基板１の主面側にＮ⁺型拡散層と
してのの第１及び第２のコントロールゲート電極７３，
７４が形成されている。このような構成によれば、第２
のゲート絶縁膜４２の形成は第１のゲート絶縁膜４と同
一プロセスで行うことができ、歩留りの向上を図ること
ができる。勿論、実施例１と同様の効果を得ることがで
きる。

【００２５】〔実施例３〕図５は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図６は図３中のＣ−Ｃ′線に沿って切断して見た断
面図である。なお、、図５，６において図１，２に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。

【００２６】この実施例においては、単一のコントロー
ルゲート電極（ＦＧ）７５のみが形成されている。第１
のゲート絶縁膜４と第２のゲート絶縁膜４１の膜厚は同
一（例えば２００Å）であるが、浮遊ゲート電極５のう
ちコントロールゲート電極７５に対向する部分のゲート
幅が例えば１／２となっている。このため、極板面積が
１／２であるので、容量結合部ｂの静電容量Ｃ_bは容量
結合部ａの静電容量Ｃ_aの１／２である。

【００２７】データ書込み動作（電子注入）書込み動作時において、基板電位に対してコントロール
ゲート電極７５に書込み電圧Ｖ_CG（例えば２４Ｖ）を印
加すると、浮遊ゲート電極５の電位Ｖ_FGは次の式で与え
られる。

【００２８】Ｖ_FG＝Ｖ_CGＣ_b／（Ｃ_a＋Ｃ_b）＝Ｖ_CG／３ …（３）従って、例えばＶ_FG＝８Ｖである。この程度の電圧で
は、第１のゲート絶縁膜４にドンネル効果が生じるには
充分でないが、チャネルホットエレクトロンが生じるた
め、浮遊ゲート電極５に電子が注入され、データの書込
みが行われる。

【００２９】データ消去動作（電子放出）他方、データの消去時には、コントロールゲート電極７
５に書込み電圧よりも大きな消去電圧を印加すると、静
電容量Ｃ_aと静電容量Ｃ_bの不平衡と高電圧との相乗作
用により第２のゲート絶縁膜４１に強電界が生じ、浮遊
ゲート電極５に捕獲された電子が第２のゲート絶縁膜４
１を介してトンネル効果によりコントロールゲート電極
７５へ放出される。これによりデータの消去が行われ
る。

【００３０】このように、従来のＥＰＲＯＭの構成であ
りながら、極板面積等を変えて静電容量Ｃ_aと静電容量
Ｃ_bを不平衡化しておくことにより、書込み時はチャネ
ルホットエレクトロンにより電子注入を行い、消去時に
はトンネリングによりコントロールゲート電極７５へ放
電子放出を行うものであるから、電気的且つ選択的なデ
ータ消去ができる。本例は実施例１と同様な効果を有し
ている。また、単一のコントロールゲート電極７５を有
しているだけであるから、セル面積の縮小化により高密
度集積化が可能である。なお、本例も実施１と同様に、
コントロールゲート電極７５をＮ⁺型の拡散層として形
成しても良い。

【００３１】

【発明の効果】以上説明したように、本発明は従来の紫
外線消去方式のＥＰＲＯＭ構造を有する不揮発性半導体
メモリにおいて、基板と浮遊ゲート電極の間の第１の静
電容量と浮遊ゲート電極と第１のコントロールゲート領
域の間の第２の静電容量との比を可変する容量比可変手
段を設けた点に特徴を有するものであるから、次の効果
を奏する。

【００３２】書込み動作においては、容量比可変手段
による電界強度を変えることにより、トンネル電流が第
１のゲート絶縁膜に流れ、浮遊ゲー電極に電子が注入さ
れる。

【００３３】また消去動作においては、容量比可変手段
による電界強度を変えることにより、浮遊ゲート電極に
捕獲された電子がトンネル効果により第２のゲート絶縁
膜を介して流れ、第１のコントロール領域へ電子が放出
される。このように、本発明は、メモリセルに対する電
気的で選択的な消去が可能であり、汎用性のあるメモリ
を実現できる。受光素子等と同一基板に搭載した場合で
も、電気的な消去であるため、受光素子に影響を与えず
に済む。

【００３４】また、従来のＥＰＲＯＭと同様な構成
を有しているので、ＣＭＯＳ製造プロセスにより安価に
製造でき、また歩留りを高くすることができる。更に、
データ書込み時のトンネル電流の経路と、データ消去時
のトンネル電流の経路が異なるため、絶縁膜の劣化等を
抑制でき、高信頼性のメモリを提供できる。

【００３５】容量比可変手段を、浮遊ゲート電極に
対し第２のゲート絶縁膜を介して形成され、第１のコン
トロールゲート領域とは独立してなる第２のコントロー
ルゲート領域とする場合には、従前の第１のコントロー
ルゲート領域の形成プロセスと同時に第２のコントロー
ルゲート領域を形成可能となるので、プロセスの追加も
ない。

【００３６】更に、第１及び第２のコントロールゲ
ート領域を、基板の主面側に形成された第２導電型の拡
散領域とする場合には、第２のゲート絶縁膜の形成を第
１の絶縁膜の形成プロセスで援用できるので、更なる歩
留りの向上を図ることができる。

【００３７】従来のＥＰＲＯＭの場合と同様に単一
のコントロールゲート領域を持つ構造において、第１の
ゲート絶縁膜を介して基板と浮遊ゲート電極との間に形
成される第１の容量結合部の静電容量が、第２のゲート
絶縁膜を介して浮遊ゲート電極と第１のコントロールゲ
ート領域との間に形成される第２の容量結合部の静電容
量に比して大きくした構成においては、データ書込み動
作時においは、第１のゲート絶縁膜の電界は比較的弱
く、トンネル効果を生じないものの、チャネルホットエ
レクトロンが浮遊ゲート電極に注入され、データ書込み
が行われる。また第１のコントロールゲート領域と基板
との間に書込み電圧より大きな消去電圧を印加すると、
第１のゲート絶縁膜の電界はチャネルホットエレクトロ
ンもトンネル電流も生じない中間電界になるが、第２の
ゲート絶縁膜の電界は強電界になるので、浮遊ゲート電
極に捕獲された電子はトンネル効果により第２のゲート
絶縁膜を介して第１のコントロールゲート領域へ放出さ
れる。これによりデータの消去が行われる。このような
構成においても、メモリセルに対し電気的で選択的なデ
ータ消去を行うことができる。また、従前のＥＰＲＯＭ
の製造プロセスで製造できるので、歩留りも高く、高信
頼性のメモリを実現できる。更にセルサイズの縮小化に
より高密度集積化が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。

【図２】図１中のＡ−Ａ′線に沿って切断して見た断面
図である。

【図３】本発明の実施例２に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。

【図４】図３中のＢ−Ｂ′線に沿って切断して見た断面
図である。

【図５】本発明の実施例３に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。

【図６】図５中のＣ−Ｃ′線に沿って切断して見た断面
図である。

【図７】紫外線消去方式のＥＰＲＯＭの構成を示す説明
図である。

【図８】ＥＥＰＲＯＭの１つとしてトンネリングを用い
た不揮発性半導体メモリの構成を示す説明図である。

【符号の説明】

１・・・Ｐ型半導体基板２・・・Ｎ⁺型ソース層３・・・Ｎ⁺型ドレイン層４・・・第１のゲート絶縁膜５・・・浮遊ゲート電極１２・・・フィールド酸化膜４１・・・第２のゲート絶縁膜７１，７３・・・第１のコントロールゲート電極７２，７３・・・第２のコントロールゲート電極７５・・・コントロールゲート電極ａ，ｂ，ｃ・・・容量結合部。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の主面側に形成
された第２導電型のソース領域及びドレイン領域と、こ
れらに亘って第１のゲート絶縁膜を介して形成された浮
遊ゲート電極と、該浮遊ゲート電極に対し第２のゲート
絶縁膜を介して形成され、該浮遊ゲート電極の電位を制
御可能の第１のコントロールゲート領域とを有する不揮
発性半導体メモリであって、前記基板と前記浮遊ゲート
電極の間の第１の静電容量と前記浮遊ゲート電極と第１
のコントロールゲート領域の間の第２の静電容量との比
を可変する容量比可変手段を有することを特徴とする不
揮発性半導体メモリ。
【請求項２】請求項１に記載の不揮発性半導体メモリ
おいて、前記容量比可変手段は、前記浮遊ゲート電極に
対し前記第２のゲート絶縁膜を介して形成され、第１の
コントロールゲート領域とは独立してなる第２のコント
ロールゲート領域であることを特徴とする不揮発性半導
体メモリ。
【請求項３】請求項２に記載の第２のコントロールゲ
ート領域は、１又は２以上のゲート領域からなることを
特徴とする不揮発性半導体メモリ。
【請求項４】請求項２又は請求項３に記載の不揮発性
半導体メモリおいて、前記第１及び第２のコントロール
ゲート領域は、前記基板の主面側に形成された第２導電
型の拡散領域であることを特徴とする不揮発性半導体メ
モリ。
【請求項５】第１導電型の半導体基板の主面側に形成
された第２導電型のソース領域及びドレイン領域と、こ
れらに亘って第１のゲート絶縁膜を介して形成された浮
遊ゲート電極と、該浮遊ゲート電極に対し第２のゲート
絶縁膜を介して形成され、該浮遊ゲート電極の電位を制
御可能の第１のコントロールゲート領域とを有する不揮
発性半導体メモリであって、第１のゲート絶縁膜を介し
て前記基板と前記浮遊ゲート電極との間に形成される第
１の容量結合部の静電容量が、第２のゲート絶縁膜を介
して前記浮遊ゲート電極と第１のコントロールゲート領
域との間に形成される第２の容量結合部の静電容量に比
して大きいことを特徴とする不揮発性半導体メモリ。