JPH08330552A - 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 - Google Patents
複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器Info
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- JPH08330552A JPH08330552A JP8094823A JP9482396A JPH08330552A JP H08330552 A JPH08330552 A JP H08330552A JP 8094823 A JP8094823 A JP 8094823A JP 9482396 A JP9482396 A JP 9482396A JP H08330552 A JPH08330552 A JP H08330552A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の電源電圧により動作するゲートアレイ
及びそれを用いた電子機器を提供すること。 【解決手段】 内部セル領域１４内にて第１の方向Ａに
沿って形成され、かつ、第２の方向Ｂにて交互に形成さ
れた複数のＰウェル領域及び複数のＮウェル領域を半導
体基板上に有する。第１の電源配線層３０により第１の
電源電圧ＶＤＤ１が供給される第１の基本セル１８Ａ，
１８Ｂが、一対のＰウェル領域及びＮウェル領域にそれ
ぞれ形成される。第２の電源配線層３２により第２の電
源電圧ＶＤＤ２が供給される第２の基本セル１８Ｄ，１
８Ｅが、一対のＰウェル領域及びＮウェル領域にそれぞ
れ形成される。Ｐウェル領域及びＮウェル領域の少なく
とも３つを占める領域に、第１、第２の基本セル列から
出力されたデータ電位間で電圧レベルをシフトさせる電
圧レベルシフタ１８Ｃが形成される。この電圧レベルシ
フタ１８Ｃは、第１、第２の基本セル列間を結ぶ配線層
の途中に接続される。
及びそれを用いた電子機器を提供すること。 【解決手段】 内部セル領域１４内にて第１の方向Ａに
沿って形成され、かつ、第２の方向Ｂにて交互に形成さ
れた複数のＰウェル領域及び複数のＮウェル領域を半導
体基板上に有する。第１の電源配線層３０により第１の
電源電圧ＶＤＤ１が供給される第１の基本セル１８Ａ，
１８Ｂが、一対のＰウェル領域及びＮウェル領域にそれ
ぞれ形成される。第２の電源配線層３２により第２の電
源電圧ＶＤＤ２が供給される第２の基本セル１８Ｄ，１
８Ｅが、一対のＰウェル領域及びＮウェル領域にそれぞ
れ形成される。Ｐウェル領域及びＮウェル領域の少なく
とも３つを占める領域に、第１、第２の基本セル列から
出力されたデータ電位間で電圧レベルをシフトさせる電
圧レベルシフタ１８Ｃが形成される。この電圧レベルシ
フタ１８Ｃは、第１、第２の基本セル列間を結ぶ配線層
の途中に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電源電圧に
より駆動されゲートアレイ及びそれを用いた電子機器に
関する。
より駆動されゲートアレイ及びそれを用いた電子機器に
関する。
【０００２】
【背景技術及び発明が解決しようとする課題】従来の２
以上の電源電圧で駆動されるゲートアレイは２電源動作
が主流である。このゲートアレイは、第１の電源電圧Ｖ
ＤＤ１系のデータと、第２の電源電圧ＶＤＤ２系のデー
タとの、２つの異なる電位を持つデータの入出力が可能
である。
以上の電源電圧で駆動されるゲートアレイは２電源動作
が主流である。このゲートアレイは、第１の電源電圧Ｖ
ＤＤ１系のデータと、第２の電源電圧ＶＤＤ２系のデー
タとの、２つの異なる電位を持つデータの入出力が可能
である。
【０００３】この２電源動作を行う従来のゲートアレイ
の内部セル領域２００を図１１に示す。同図に示すよう
に、内部セル２００内には、例えば第１の電源電圧ＶＤ
Ｄ１系のデータのみが取り扱われる論理回路２０２が配
置されている。さらに、外部からのＶＤＤ２系のデータ
電位を、ＶＤＤ１系のデータ電位にレベルシフトさせる
第１のレベルシフタ２０４が、内部セル領域２００に配
置されている。同様に、ＶＤＤ１系のデータ電位を、Ｖ
ＤＤ２系のデータ電位にレベルシフトさせる第２のレベ
ルシフタ２０６が、内部セル領域２００に配置されてい
る。
の内部セル領域２００を図１１に示す。同図に示すよう
に、内部セル２００内には、例えば第１の電源電圧ＶＤ
Ｄ１系のデータのみが取り扱われる論理回路２０２が配
置されている。さらに、外部からのＶＤＤ２系のデータ
電位を、ＶＤＤ１系のデータ電位にレベルシフトさせる
第１のレベルシフタ２０４が、内部セル領域２００に配
置されている。同様に、ＶＤＤ１系のデータ電位を、Ｖ
ＤＤ２系のデータ電位にレベルシフトさせる第２のレベ
ルシフタ２０６が、内部セル領域２００に配置されてい
る。
【０００４】ここで、第１のレベルシフタ２０４及び第
２のレベルシフタ２０６は、論理回路２０２の自動配線
を容易に行うために、図１１に示す通り、内部セル領域
２００の上辺と下辺とに沿って配置されていた。これに
より、論理回路２０２の領域が矩形となり、自動配線が
容易となっていた。
２のレベルシフタ２０６は、論理回路２０２の自動配線
を容易に行うために、図１１に示す通り、内部セル領域
２００の上辺と下辺とに沿って配置されていた。これに
より、論理回路２０２の領域が矩形となり、自動配線が
容易となっていた。
【０００５】しかしながら、図１１に示すゲートアレイ
は、第１、第２のレベルシフタ２０４，２０６を有する
ため、内部セル領域２００内の占有率が大きく、論理回
路２０２のための領域が制約され、集積度が低下すると
いう問題があった。この問題は、３種以上に電源電圧が
増えるにつれてさらに顕著となり、近年の高集積化に反
していた。
は、第１、第２のレベルシフタ２０４，２０６を有する
ため、内部セル領域２００内の占有率が大きく、論理回
路２０２のための領域が制約され、集積度が低下すると
いう問題があった。この問題は、３種以上に電源電圧が
増えるにつれてさらに顕著となり、近年の高集積化に反
していた。
【０００６】また、従来のゲートアレイは、論理回路２
０２を駆動する駆動電圧以外の他の駆動電圧系のデータ
が入出力される度に、第１，第２のレベルシフタ２０
４，２０６を介在させる必要があり、消費電力の点でも
好ましくなかった。
０２を駆動する駆動電圧以外の他の駆動電圧系のデータ
が入出力される度に、第１，第２のレベルシフタ２０
４，２０６を介在させる必要があり、消費電力の点でも
好ましくなかった。
【０００７】さらには、従来のゲートアレイは、レベル
シフタを離れた２箇所に配置していたため、レベルシフ
タの占有領域内で無駄な領域が発生し、内部セル領域内
を有効に使用できないという問題もあった。
シフタを離れた２箇所に配置していたため、レベルシフ
タの占有領域内で無駄な領域が発生し、内部セル領域内
を有効に使用できないという問題もあった。
【０００８】そこで、本発明の目的とするところは、内
部セル領域内に複数の電源電圧で動作する論理回路を包
含することで、レベルシフタの占有面積を減らして、論
理回路の高集積化が可能なゲートアレイ及びそれを用い
た電子機器を提供することにある。
部セル領域内に複数の電源電圧で動作する論理回路を包
含することで、レベルシフタの占有面積を減らして、論
理回路の高集積化が可能なゲートアレイ及びそれを用い
た電子機器を提供することにある。
【０００９】本発明の他の目的は、内部セル領域内のレ
ベルシフタの位置を一箇所に集めて、内部セル領域の有
効使用を可能とするゲートアレイ及びそれを用いた電子
機器を提供することにある。
ベルシフタの位置を一箇所に集めて、内部セル領域の有
効使用を可能とするゲートアレイ及びそれを用いた電子
機器を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る複数の電源
電圧により駆動されるゲートアレイは、第１の方向に沿
って設けられた複数の基本セルから基本セル列が構成さ
れ、前記第１の方向と直交する第２の方向に沿って配列
された複数の基本セル列と、前記複数の基本セル列のう
ちの少なくとも一つの第１の基本セル列に第１の電源電
圧を供給する第１の電源配線層と、前記複数の基本セル
列のうちの少なくとも一つの第２の前記基本セル列に、
前記第１の電源電圧とは電圧レベルが異なる第２の電源
電圧を供給する第２の電源配線層と、前記複数の基本セ
ル列のうちの少なくとも一つの第３の基本セル列から構
成され、前記第１、第２基本セル列から出力されるデー
タ電位間で電圧レベルをシフトさせる電圧レベルシフタ
と、前記電圧レベルシフタを介して前記第１、第２の基
本セル列を結ぶ配線層と、を有することを特徴とする。
電圧により駆動されるゲートアレイは、第１の方向に沿
って設けられた複数の基本セルから基本セル列が構成さ
れ、前記第１の方向と直交する第２の方向に沿って配列
された複数の基本セル列と、前記複数の基本セル列のう
ちの少なくとも一つの第１の基本セル列に第１の電源電
圧を供給する第１の電源配線層と、前記複数の基本セル
列のうちの少なくとも一つの第２の前記基本セル列に、
前記第１の電源電圧とは電圧レベルが異なる第２の電源
電圧を供給する第２の電源配線層と、前記複数の基本セ
ル列のうちの少なくとも一つの第３の基本セル列から構
成され、前記第１、第２基本セル列から出力されるデー
タ電位間で電圧レベルをシフトさせる電圧レベルシフタ
と、前記電圧レベルシフタを介して前記第１、第２の基
本セル列を結ぶ配線層と、を有することを特徴とする。
【００１１】本発明によれば、第１、第２の電源電圧を
含む複数の電源電圧で動作する複数の回路を一つのゲー
トアレイ内にて共有できる。従って、異なる電源電圧で
動作する回路からの各種データを、レベルシフタを介さ
ずにゲートアレイに対して入出力させることができる。
本発明にて必要なレベルシフタは、異なる電源電圧で動
作する第１，第２の基本セル列間でデータの受け渡しを
行う場合のみである。この両者間でデータを受け渡しす
る際には、そのデータを受け入れる第１又は第２の基本
セル列での動作に適合するように、レベルシフタにてデ
ータ電位がシフトされる。
含む複数の電源電圧で動作する複数の回路を一つのゲー
トアレイ内にて共有できる。従って、異なる電源電圧で
動作する回路からの各種データを、レベルシフタを介さ
ずにゲートアレイに対して入出力させることができる。
本発明にて必要なレベルシフタは、異なる電源電圧で動
作する第１，第２の基本セル列間でデータの受け渡しを
行う場合のみである。この両者間でデータを受け渡しす
る際には、そのデータを受け入れる第１又は第２の基本
セル列での動作に適合するように、レベルシフタにてデ
ータ電位がシフトされる。
【００１２】このように本発明に用いられるレベルシフ
タは従来技術のそれとは役目が異なる。しかも本発明に
用いられるレベルシフタは、従来のように入出力に備え
て２箇所に分離して配置する必要がなく、内部セル領域
の一箇所にまとめて配置できる。このため、レベルシフ
タが内部セル領域内にて占める面積が減少する。この結
果、機能セルのためのスペースが増大し、高密度化が図
られる。
タは従来技術のそれとは役目が異なる。しかも本発明に
用いられるレベルシフタは、従来のように入出力に備え
て２箇所に分離して配置する必要がなく、内部セル領域
の一箇所にまとめて配置できる。このため、レベルシフ
タが内部セル領域内にて占める面積が減少する。この結
果、機能セルのためのスペースが増大し、高密度化が図
られる。
【００１３】本発明のゲートアレイの他の態様によれ
ば、半導体基板上にて第１の方向に沿って形成され、か
つ、前記第１の方向と直交する第２の方向にて交互に形
成された複数のＰウェル領域及び複数のＮウェル領域
と、前記第２の方向にて隣合う少なくとも一対の前記Ｐ
ウェル領域及び前記Ｎウェル領域にそれぞれ形成された
少なくとも一つの第１及び第２の基本セル列と、前記第
１の基本セル列に第１の電源電圧を供給する第１の電源
配線層と、前記第２の前記基本セル列に、前記第１の電
源電圧とは電圧レベルが異なる第２の電源電圧を供給す
る第２の電源配線層と、隣合う前記Ｐウェル領域及び前
記Ｎウェル領域の少なくとも３つを占める領域に形成さ
れ、前記第１、第２の基本セル列から出力されたデータ
電位間で電圧レベルをシフトさせる電圧レベルシフタ
と、前記電圧レベルシフタを介して前記第１、第２の基
本セル列間を結ぶ配線層と、を有することを特徴とす
る。
ば、半導体基板上にて第１の方向に沿って形成され、か
つ、前記第１の方向と直交する第２の方向にて交互に形
成された複数のＰウェル領域及び複数のＮウェル領域
と、前記第２の方向にて隣合う少なくとも一対の前記Ｐ
ウェル領域及び前記Ｎウェル領域にそれぞれ形成された
少なくとも一つの第１及び第２の基本セル列と、前記第
１の基本セル列に第１の電源電圧を供給する第１の電源
配線層と、前記第２の前記基本セル列に、前記第１の電
源電圧とは電圧レベルが異なる第２の電源電圧を供給す
る第２の電源配線層と、隣合う前記Ｐウェル領域及び前
記Ｎウェル領域の少なくとも３つを占める領域に形成さ
れ、前記第１、第２の基本セル列から出力されたデータ
電位間で電圧レベルをシフトさせる電圧レベルシフタ
と、前記電圧レベルシフタを介して前記第１、第２の基
本セル列間を結ぶ配線層と、を有することを特徴とす
る。
【００１４】この発明によれば、半導体基板上に形成さ
れたＰウェル及びＮウェル上に、第１の電源電圧で動作
する第１の基本セル列と、第２の電源電圧で動作する第
２の基本セル列と、第１，第２の基本セル列から出力さ
れたデータ電位間で電圧レベルをシフトさせる電圧レベ
ルシフタとを、形成することができる。
れたＰウェル及びＮウェル上に、第１の電源電圧で動作
する第１の基本セル列と、第２の電源電圧で動作する第
２の基本セル列と、第１，第２の基本セル列から出力さ
れたデータ電位間で電圧レベルをシフトさせる電圧レベ
ルシフタとを、形成することができる。
【００１５】これらの各発明において、第１の基本セル
列、前記電圧レベルシフタ及び前記第２の基本セル列
を、その順で前記第２の方向に沿って配列することが好
ましい。
列、前記電圧レベルシフタ及び前記第２の基本セル列
を、その順で前記第２の方向に沿って配列することが好
ましい。
【００１６】こうすると、第１，第２の基本セル列の間
に電圧レベルシフタを配置でき、第１，第２の基本セル
列間の信号ラインを最短に設定できる。
に電圧レベルシフタを配置でき、第１，第２の基本セル
列間の信号ラインを最短に設定できる。
【００１７】あるいは、第１の基本セル列と、第２の基
本セル列とを、前記第２の方向にて隣合う位置に配置す
ることもできる。すなわち、電圧レベルシフタは、レイ
アウト上必ずしも第１，第２の基本セル列の間になくて
もよい。電圧レベルシフタは、第１、第２の基本セル列
間の信号ライン途中に接続されていればよく、信号ライ
ンの配線によってこの接続が可能である。こうすると、
内部セル領域にて電圧レベルシフタの自由なレイアウト
が可能になり、内部セル領域の使用効率がさらに高ま
る。
本セル列とを、前記第２の方向にて隣合う位置に配置す
ることもできる。すなわち、電圧レベルシフタは、レイ
アウト上必ずしも第１，第２の基本セル列の間になくて
もよい。電圧レベルシフタは、第１、第２の基本セル列
間の信号ライン途中に接続されていればよく、信号ライ
ンの配線によってこの接続が可能である。こうすると、
内部セル領域にて電圧レベルシフタの自由なレイアウト
が可能になり、内部セル領域の使用効率がさらに高ま
る。
【００１８】本発明のさらに他の態様によれば、半導体
基板上にて第１の方向に沿って形成され、かつ、前記第
１の方向と直交する第２の方向にて交互に形成された複
数のＰウェル領域及び複数のＮウェル領域と、前記第２
の方向にて隣合う少なくとも一対の前記Ｐウェル領域及
びＮウェル領域を、前記第１の方向で少なくとも２つに
分割することで形成された第１及び第２のウェル領域
と、前記第１のウェル領域に形成された第１の基本セル
列と、前記第２のウェル領域に形成された第２の基本セ
ル列と、前記第１の基本セル列に第１の電源電圧を供給
する第１の電源配線層と、前記第２の前記基本セル列
に、前記第１の電源電圧とは電圧レベルが異なる第２の
電源電圧を供給する第２の電源配線層と、隣合う前記Ｐ
ウェル領域及び前記Ｎウェル領域の少なくとも３つを占
める第３のウェル領域に形成され、前記第１、第２の基
本セル列から出力されたデータ電位間で電圧レベルをシ
フトさせる電圧レベルシフタと、前記電圧レベルシフタ
を介して前記第１、第２の基本セル列間を結ぶ配線層
と、を有することを特徴とする。
基板上にて第１の方向に沿って形成され、かつ、前記第
１の方向と直交する第２の方向にて交互に形成された複
数のＰウェル領域及び複数のＮウェル領域と、前記第２
の方向にて隣合う少なくとも一対の前記Ｐウェル領域及
びＮウェル領域を、前記第１の方向で少なくとも２つに
分割することで形成された第１及び第２のウェル領域
と、前記第１のウェル領域に形成された第１の基本セル
列と、前記第２のウェル領域に形成された第２の基本セ
ル列と、前記第１の基本セル列に第１の電源電圧を供給
する第１の電源配線層と、前記第２の前記基本セル列
に、前記第１の電源電圧とは電圧レベルが異なる第２の
電源電圧を供給する第２の電源配線層と、隣合う前記Ｐ
ウェル領域及び前記Ｎウェル領域の少なくとも３つを占
める第３のウェル領域に形成され、前記第１、第２の基
本セル列から出力されたデータ電位間で電圧レベルをシ
フトさせる電圧レベルシフタと、前記電圧レベルシフタ
を介して前記第１、第２の基本セル列間を結ぶ配線層
と、を有することを特徴とする。
【００１９】この発明によれば、第１の方向で少なくと
も２つに分割することで形成された第１及び第２のウェ
ル領域に、異なる電源電圧で動作する第１の基本セル列
及び第２の基本セル列が配置される。このため、内部セ
ル領域内での第１，第２の基本セル列のレイアウトの自
由度がさらに高まり、内部セル領域の使用効率を高める
ことができる。
も２つに分割することで形成された第１及び第２のウェ
ル領域に、異なる電源電圧で動作する第１の基本セル列
及び第２の基本セル列が配置される。このため、内部セ
ル領域内での第１，第２の基本セル列のレイアウトの自
由度がさらに高まり、内部セル領域の使用効率を高める
ことができる。
【００２０】さらに好ましくは、電圧レベルシフタは、
前記第３のウェル領域が前記第１の方向で少なくとも２
つに分割された分割領域に形成されるとよい。
前記第３のウェル領域が前記第１の方向で少なくとも２
つに分割された分割領域に形成されるとよい。
【００２１】こうすると、電圧レベルシフタが、内部セ
ル領域の第１の方向の長さ領域全域を占有せずに済む。
このため、電圧レベルシフタの占有面積を縮小でき、内
部セルの使用効率をさらに高めることができる。
ル領域の第１の方向の長さ領域全域を占有せずに済む。
このため、電圧レベルシフタの占有面積を縮小でき、内
部セルの使用効率をさらに高めることができる。
【００２２】本発明のゲートアレイのさらに他の態様に
よれば、第１の方向及びそれと直交する第２の方向に沿
ってマトリクス状に複数の基本セルが配列された基本セ
ル領域と、複数の入力セル及び複数の出力セルが配置さ
れた入出力セル領域と、前記基本セル領域内の第１の領
域に配置された複数の前記基本セルにて構成される少な
くとも一つの第１の機能セルと、前記基本セル領域内の
第２の領域に配置された複数の前記基本セルにて構成さ
れた少なくとも一つの第２の機能セルと、前記入出力セ
ル領域内に設けられ、第１の電源電圧を入力する第１の
入力セルと、前記入出力セル領域内に設けられ、前記第
１の電源電圧とは異なる第２の電源電圧を入力する第２
の入力セルと、前記第１の機能セルと前記第１の入力セ
ルを接続する第１の電源配線層と、前記第２の機能セル
と前記第２の入力セルを接続する第２の電源配線層と、
前記基本セル領域内の第３の領域に配置された複数の基
本セルにて構成され、前記第１、第２の基本セル列から
出力されたデータ電位間で電圧レベルをシフトさせる電
圧レベルシフタと、前記電圧レベルシフタを介して前記
第１の機能セルと前記第２の機能セルとを結ぶ配線層
と、を有することを特徴とする。
よれば、第１の方向及びそれと直交する第２の方向に沿
ってマトリクス状に複数の基本セルが配列された基本セ
ル領域と、複数の入力セル及び複数の出力セルが配置さ
れた入出力セル領域と、前記基本セル領域内の第１の領
域に配置された複数の前記基本セルにて構成される少な
くとも一つの第１の機能セルと、前記基本セル領域内の
第２の領域に配置された複数の前記基本セルにて構成さ
れた少なくとも一つの第２の機能セルと、前記入出力セ
ル領域内に設けられ、第１の電源電圧を入力する第１の
入力セルと、前記入出力セル領域内に設けられ、前記第
１の電源電圧とは異なる第２の電源電圧を入力する第２
の入力セルと、前記第１の機能セルと前記第１の入力セ
ルを接続する第１の電源配線層と、前記第２の機能セル
と前記第２の入力セルを接続する第２の電源配線層と、
前記基本セル領域内の第３の領域に配置された複数の基
本セルにて構成され、前記第１、第２の基本セル列から
出力されたデータ電位間で電圧レベルをシフトさせる電
圧レベルシフタと、前記電圧レベルシフタを介して前記
第１の機能セルと前記第２の機能セルとを結ぶ配線層
と、を有することを特徴とする。
【００２３】この発明によれば、第１の入力セルを介し
て入力されたデータは、レベルシフタを経由せずに第１
の機能セルに入力させることができる。同様に、第２の
入力セルを介して入力されたデータは、レベルシフタを
経由せずに第２の機能セルに入力させることができる。
第１，第２の機能セル間でデータの受け渡しを行う場合
のみ、電圧レベルシフタを介在させて、第１，第２の機
能セルに適合するデータ電位を確保している。
て入力されたデータは、レベルシフタを経由せずに第１
の機能セルに入力させることができる。同様に、第２の
入力セルを介して入力されたデータは、レベルシフタを
経由せずに第２の機能セルに入力させることができる。
第１，第２の機能セル間でデータの受け渡しを行う場合
のみ、電圧レベルシフタを介在させて、第１，第２の機
能セルに適合するデータ電位を確保している。
【００２４】この場合も、第１の機能セルが配置される
第１の領域と、第２の機能セルが配置される第２の領域
は、それぞれ前記第１の方向と平行に配置され、かつ、
前記第２の方向にて異なる位置に配置することができ
る。
第１の領域と、第２の機能セルが配置される第２の領域
は、それぞれ前記第１の方向と平行に配置され、かつ、
前記第２の方向にて異なる位置に配置することができ
る。
【００２５】あるいは、前記第１の領域及び前記第２の
領域を、前記第１の方向にて少なくとも２つに分割され
た領域にそれぞれ配置することができる。
領域を、前記第１の方向にて少なくとも２つに分割され
た領域にそれぞれ配置することができる。
【００２６】ここで、後者の場合には、前記第１の電源
配線層及び前記第２の電源配線層は、前記第２の方向に
平行に延びる部分を有するとよい。各分割領域に効率よ
く電源電圧を供給できるからである。
配線層及び前記第２の電源配線層は、前記第２の方向に
平行に延びる部分を有するとよい。各分割領域に効率よ
く電源電圧を供給できるからである。
【００２７】本発明に係る電子機器は、上述のゲートア
レイと、前記第１の電源電圧を出力する第１の電源と、
前記第２の電源電圧を出力する第２の電源と、前記ゲー
トアレイに接続され、かつ、前記第１の電源からの前記
第１の電源電圧により駆動される第１の機能回路と、前
記ゲートアレイに接続され、かつ、前記第２の電源から
の前記第２の電源電圧により駆動される第２の機能回路
と、を有することを特徴とする。
レイと、前記第１の電源電圧を出力する第１の電源と、
前記第２の電源電圧を出力する第２の電源と、前記ゲー
トアレイに接続され、かつ、前記第１の電源からの前記
第１の電源電圧により駆動される第１の機能回路と、前
記ゲートアレイに接続され、かつ、前記第２の電源から
の前記第２の電源電圧により駆動される第２の機能回路
と、を有することを特徴とする。
【００２８】こ電子機器によれば、ゲートアレイを高集
積化できるため、付加価値を高めることができ、あるい
は論理回路を小型化することができる。
積化できるため、付加価値を高めることができ、あるい
は論理回路を小型化することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００３０】（第１実施例）図２は、本発明のゲートア
レイを用いた電子機器の一部を示す概略ブロックでであ
る。同図において、ゲートアレイ１には第１，第２の機
能回路２，３と、第１，第２の電源４，５が接続されて
いる。第１の電源４は第１の電源電圧ＶＤＤ１例えば３
ｖを、ゲートアレイ１及び第１の機能回路２に駆動電圧
として印加するもので、第２の電源５は第２の電源電圧
ＶＤＤ２例えば５ｖを、ゲートアレイ１及び第２の機能
回路３に駆動電圧として印加する。従って、ゲートアレ
イ１は、２種の第１，第２の電源電圧により駆動され
る。
レイを用いた電子機器の一部を示す概略ブロックでであ
る。同図において、ゲートアレイ１には第１，第２の機
能回路２，３と、第１，第２の電源４，５が接続されて
いる。第１の電源４は第１の電源電圧ＶＤＤ１例えば３
ｖを、ゲートアレイ１及び第１の機能回路２に駆動電圧
として印加するもので、第２の電源５は第２の電源電圧
ＶＤＤ２例えば５ｖを、ゲートアレイ１及び第２の機能
回路３に駆動電圧として印加する。従って、ゲートアレ
イ１は、２種の第１，第２の電源電圧により駆動され
る。
【００３１】このゲートアレイ１の内部回路として、図
１に示すように、第１の電源電圧ＶＤＤ１で駆動される
第１の論理回路１Ａと、第２の電源電圧ＶＤＤ２により
駆動される第２の論理回路１Ｂとを有する。さらにゲー
トアレイ１は、第１，第２の論理回路１Ａ，１Ｂ間でデ
ータの入出力を行う際に、第１，第２の論理回路１Ａ，
１Ｂにれぞれ適合したデータ電位になるように、該デー
タの電圧レベルをシフトさせる電圧レベルシフタ１Ｃを
有する。
１に示すように、第１の電源電圧ＶＤＤ１で駆動される
第１の論理回路１Ａと、第２の電源電圧ＶＤＤ２により
駆動される第２の論理回路１Ｂとを有する。さらにゲー
トアレイ１は、第１，第２の論理回路１Ａ，１Ｂ間でデ
ータの入出力を行う際に、第１，第２の論理回路１Ａ，
１Ｂにれぞれ適合したデータ電位になるように、該デー
タの電圧レベルをシフトさせる電圧レベルシフタ１Ｃを
有する。
【００３２】図１は、図２に示すゲートアレイ１の概略
平面図である。このゲートアレイ１は、四角形状のチッ
プ１０の４辺に沿った周縁部に、入出力セル１２を環状
に配置している。この入出力セル１２は、第１の電源電
圧ＶＤＤ１を入力する入力セルと、第２の電源電圧ＶＤ
Ｄ２を入力する入力セルを含んでいる。
平面図である。このゲートアレイ１は、四角形状のチッ
プ１０の４辺に沿った周縁部に、入出力セル１２を環状
に配置している。この入出力セル１２は、第１の電源電
圧ＶＤＤ１を入力する入力セルと、第２の電源電圧ＶＤ
Ｄ２を入力する入力セルを含んでいる。
【００３３】この環状の入出力セル１２の内側が内部セ
ル領域１４となっている。この内部セル領域１４には、
基本セル１６が第１及び第２の方向Ａ，Ｂに沿ってマト
リクス状に配置されている。そして、第１の方向に沿っ
て配置された複数の基本セル１６を配線することで基本
セル列が構成されている。本実施例では、説明の便宜
上、第２の方向に沿って第１〜第５の基本セル列１８
Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅを有するものとす
る。
ル領域１４となっている。この内部セル領域１４には、
基本セル１６が第１及び第２の方向Ａ，Ｂに沿ってマト
リクス状に配置されている。そして、第１の方向に沿っ
て配置された複数の基本セル１６を配線することで基本
セル列が構成されている。本実施例では、説明の便宜
上、第２の方向に沿って第１〜第５の基本セル列１８
Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅを有するものとす
る。
【００３４】換言すれば、内部セル領域１４内では、そ
れぞれ複数個の基本セル１６を、その上層の配線より接
続し、論理機能を有する第１〜第５の機能セル１８Ａ〜
１８Ｅが形成されている。
れぞれ複数個の基本セル１６を、その上層の配線より接
続し、論理機能を有する第１〜第５の機能セル１８Ａ〜
１８Ｅが形成されている。
【００３５】また、環状の入出力セル１２と内部セル領
域１４との間の領域に、配線専用領域２０が設けられて
いる。
域１４との間の領域に、配線専用領域２０が設けられて
いる。
【００３６】さらに本実施例では、図３に示すように、
第１，第２の基本セル列１８Ａ，１８Ｂに第１の電源電
圧ＶＤＤ１を印加することで、ＶＤＤ１系のユーザ回路
である前記第１の論理回路１Ａを構成している。同様
に、第４，第５の基本セル列１８Ｄ，１８Ｅに第２の電
源電圧ＶＤＤ２を印加することで、ＶＤＤ２系のユーザ
回路である前記第２の論理回路１Ｂを構成している。第
３の基本セル列１８Ｃは、第１，第２の論理回路１Ａ，
１Ｂ間でデータの入出力を行う際に、第１，第２の論理
回路１Ａ，１Ｂにれぞれ適合したデータ電位になるよう
に、該データの電圧レベルをシフトさせる電圧レベルシ
フタ１Ｃを構成している。
第１，第２の基本セル列１８Ａ，１８Ｂに第１の電源電
圧ＶＤＤ１を印加することで、ＶＤＤ１系のユーザ回路
である前記第１の論理回路１Ａを構成している。同様
に、第４，第５の基本セル列１８Ｄ，１８Ｅに第２の電
源電圧ＶＤＤ２を印加することで、ＶＤＤ２系のユーザ
回路である前記第２の論理回路１Ｂを構成している。第
３の基本セル列１８Ｃは、第１，第２の論理回路１Ａ，
１Ｂ間でデータの入出力を行う際に、第１，第２の論理
回路１Ａ，１Ｂにれぞれ適合したデータ電位になるよう
に、該データの電圧レベルをシフトさせる電圧レベルシ
フタ１Ｃを構成している。
【００３７】本実施例では、内部セル領域１４内にて、
第１，第２の論理回路１Ａ，１Ｂを、電圧レベルシフタ
１Ｃを挟んで上下に配置している。ここで、電圧レベル
シフタ１Ｃは、第１，第２の論理回路１Ａ，１Ｂ間の信
号ライン途中に配置される。そして、上述のように電圧
レベルシフタ１Ｃを第１，第２の論理回路１Ａ，１Ｂ間
に配置することで、その信号ラインを引き回すことな
く、その信号ラインの長さを最短にすることができる。
第１，第２の論理回路１Ａ，１Ｂを、電圧レベルシフタ
１Ｃを挟んで上下に配置している。ここで、電圧レベル
シフタ１Ｃは、第１，第２の論理回路１Ａ，１Ｂ間の信
号ライン途中に配置される。そして、上述のように電圧
レベルシフタ１Ｃを第１，第２の論理回路１Ａ，１Ｂ間
に配置することで、その信号ラインを引き回すことな
く、その信号ラインの長さを最短にすることができる。
【００３８】ここで、図３に示すように、内部セル領域
１４では、Ｎウェル領域ＮＷＥＬＬと、Ｐウェル領域Ｐ
ＷＥＬＬとが、第１の方向Ａに沿ってそれぞれ形成され
ている。しかも、このＮウェル領域ＮＷＥＬＬと、Ｐウ
ェル領域ＰＷＥＬＬとは、第２の方向にて交互に形成さ
れている。
１４では、Ｎウェル領域ＮＷＥＬＬと、Ｐウェル領域Ｐ
ＷＥＬＬとが、第１の方向Ａに沿ってそれぞれ形成され
ている。しかも、このＮウェル領域ＮＷＥＬＬと、Ｐウ
ェル領域ＰＷＥＬＬとは、第２の方向にて交互に形成さ
れている。
【００３９】本実施例では、第１，第２，第４，第５の
基本セル列１８Ａ，１８Ｂ，１８Ｄ，１８Ｅは、第２の
方向Ｂにて隣り合うＮウェル領域ＮＷＥＬＬとＰウェル
領域ＰＷＥＬＬとの上に形成されている。一方、レベル
シフタ１Ｃを構成する第３の基本セル列１８Ｃは、第２
の方向Ｂにて隣り合うＮウェル領域ＮＷＥＬＬ、Ｐウェ
ルＰＷＥＬＬ領域及びＮウェル領域ＮＷＥＬＬの３つの
領域の上に形成されている。
基本セル列１８Ａ，１８Ｂ，１８Ｄ，１８Ｅは、第２の
方向Ｂにて隣り合うＮウェル領域ＮＷＥＬＬとＰウェル
領域ＰＷＥＬＬとの上に形成されている。一方、レベル
シフタ１Ｃを構成する第３の基本セル列１８Ｃは、第２
の方向Ｂにて隣り合うＮウェル領域ＮＷＥＬＬ、Ｐウェ
ルＰＷＥＬＬ領域及びＮウェル領域ＮＷＥＬＬの３つの
領域の上に形成されている。
【００４０】また、図３に示すように、第１〜第３の基
本セル列１８Ａ〜１８ＣのＮウェル領域ＮＷＥＬＬに、
第１の電源電圧ＶＤＤ１を供給する第１の電源配線層３
０が形成されている。同様に、第３〜第５の基本セル列
１８Ｃ〜１８ＥのＮウェル領域ＮＷＥＬＬに、第２の電
源電圧ＶＤＤ２を供給する第２の電源配線層３２が形成
されている。さらに、第１〜第５の基本セル列１８Ａ〜
１８ＥのＰウェル領域ＰＷＥＬＬに、グランド電位ＶＳ
Ｓを設定するための第３の電源配線層３４が形成されて
いる。第１〜第３の電源配線層３０〜３４と基本セル１
６とは、後述する通り、配線層３７及びコンタクトホー
ル３６ａにより接続されている。
本セル列１８Ａ〜１８ＣのＮウェル領域ＮＷＥＬＬに、
第１の電源電圧ＶＤＤ１を供給する第１の電源配線層３
０が形成されている。同様に、第３〜第５の基本セル列
１８Ｃ〜１８ＥのＮウェル領域ＮＷＥＬＬに、第２の電
源電圧ＶＤＤ２を供給する第２の電源配線層３２が形成
されている。さらに、第１〜第５の基本セル列１８Ａ〜
１８ＥのＰウェル領域ＰＷＥＬＬに、グランド電位ＶＳ
Ｓを設定するための第３の電源配線層３４が形成されて
いる。第１〜第３の電源配線層３０〜３４と基本セル１
６とは、後述する通り、配線層３７及びコンタクトホー
ル３６ａにより接続されている。
【００４１】ここで、図３中のＣ部、Ｄ部の細部の一例
を、それぞれ図４、図５に示す。
を、それぞれ図４、図５に示す。
【００４２】図４、図５において、Ｎウェル領域ＮＷＥ
ＬＬ上には、２つ２ストッパ用Ｎ型拡散領域４０に挟ま
れた領域にＰ型拡散領域４２が配置されている。一方、
Ｐウェル領域ＰＷＥＬＬ上には、２つのストッパ用Ｐ型
拡散領域４４に挟まれた領域に、Ｎ型拡散領域４６が形
成されている。さらに、Ｎウェル領域ＮＷＥＬＬおよび
Ｐウェル領域ＰＷＥＬＬ上には、その両端がそれぞれＰ
型拡散領域４２およびＮ型拡散領域４４の上層まで達す
るように、縦方向に沿って伸びるポリシリコン領域５０
が形成されている。このポリシリコン領域５０は、Ｐチ
ャンネル型およびＮチャンネル型ＭＯＳトランジスタの
ためのゲート電極であり、その両端がそれぞれゲート５
０ａ、５０ｂとして作用する。
ＬＬ上には、２つ２ストッパ用Ｎ型拡散領域４０に挟ま
れた領域にＰ型拡散領域４２が配置されている。一方、
Ｐウェル領域ＰＷＥＬＬ上には、２つのストッパ用Ｐ型
拡散領域４４に挟まれた領域に、Ｎ型拡散領域４６が形
成されている。さらに、Ｎウェル領域ＮＷＥＬＬおよび
Ｐウェル領域ＰＷＥＬＬ上には、その両端がそれぞれＰ
型拡散領域４２およびＮ型拡散領域４４の上層まで達す
るように、縦方向に沿って伸びるポリシリコン領域５０
が形成されている。このポリシリコン領域５０は、Ｐチ
ャンネル型およびＮチャンネル型ＭＯＳトランジスタの
ためのゲート電極であり、その両端がそれぞれゲート５
０ａ、５０ｂとして作用する。
【００４３】上述のＰ型拡散領域４２、Ｎ型拡散領域４
６およびゲート５０ａ、５０ｂにより、Ｐチャンネル型
ＭＯＳトランジスタ又はＮチャンネル型ＭＯＳトランジ
スタが構成されている。そして、第２の方向Ｂで相対向
する２つのトランジスタにより、一つの基本セル１６が
構成されている。
６およびゲート５０ａ、５０ｂにより、Ｐチャンネル型
ＭＯＳトランジスタ又はＮチャンネル型ＭＯＳトランジ
スタが構成されている。そして、第２の方向Ｂで相対向
する２つのトランジスタにより、一つの基本セル１６が
構成されている。
【００４４】図４では、基本セル１６の上層には、この
基本セル１６の接続方向である第１の方向Ａに沿って、
第１の電源配線層３０と第３の電源配線層３４とが平行
に形成されている。同様に、図５では、基本セル１６の
上層には、この基本セル１６の接続方向である第１の方
向Ａに沿って、第２の電源配線層３２と第３の電源配線
層３４とが平行に形成されている。
基本セル１６の接続方向である第１の方向Ａに沿って、
第１の電源配線層３０と第３の電源配線層３４とが平行
に形成されている。同様に、図５では、基本セル１６の
上層には、この基本セル１６の接続方向である第１の方
向Ａに沿って、第２の電源配線層３２と第３の電源配線
層３４とが平行に形成されている。
【００４５】そして、第１〜第３の電源層３０〜３４
は、コンタクトホール３６ａ及び配線層３７により、各
トランジスタのゲート等に接続されることで、各基本セ
ル１６との接続がなされる。さらに、第１の方向に沿っ
て配置された各基本セル１６同士は、配線層３８により
接続されて基本セル列が構成されている。なお、第１〜
第３の電源配線層及び配線層３７，３８は、例えば第１
層の金属配線層により形成することができる。
は、コンタクトホール３６ａ及び配線層３７により、各
トランジスタのゲート等に接続されることで、各基本セ
ル１６との接続がなされる。さらに、第１の方向に沿っ
て配置された各基本セル１６同士は、配線層３８により
接続されて基本セル列が構成されている。なお、第１〜
第３の電源配線層及び配線層３７，３８は、例えば第１
層の金属配線層により形成することができる。
【００４６】なお、第１〜第３の電源配線層３０〜３４
は、必ずしも第１の方向Ａに沿って延びて形成されるも
のに限らず、内部セル領域１４の端部にて、ストッパ用
Ｎ型拡散層４０又はストッパ用Ｐ型拡散層４４に、コタ
ンクトホール３６ａを介して接続されても良い。この場
合、各基本セルへの接続は、第１の方向Ａに沿って延び
るストッパ用Ｎ型拡散層４０又はストッパ用Ｐ型拡散層
４４を経由して行えばよい。ただし、図３〜図５に示す
ように配線することで、たとえＭＯＳトランジスタのチ
ャンネル長を変更しても、第１〜第３の電源配線層３０
〜３４及びコンタクトホール３６ａの位置を変更せずに
済む点で優れている。
は、必ずしも第１の方向Ａに沿って延びて形成されるも
のに限らず、内部セル領域１４の端部にて、ストッパ用
Ｎ型拡散層４０又はストッパ用Ｐ型拡散層４４に、コタ
ンクトホール３６ａを介して接続されても良い。この場
合、各基本セルへの接続は、第１の方向Ａに沿って延び
るストッパ用Ｎ型拡散層４０又はストッパ用Ｐ型拡散層
４４を経由して行えばよい。ただし、図３〜図５に示す
ように配線することで、たとえＭＯＳトランジスタのチ
ャンネル長を変更しても、第１〜第３の電源配線層３０
〜３４及びコンタクトホール３６ａの位置を変更せずに
済む点で優れている。
【００４７】ここで、第３列の基本セル１８Ｃは、第１
の電源配線層３０が接続されるＮウェル領域ＮＷＥＬＬ
と、Ｐウェル領域ＰＷＥＬＬとの領域に形成される基本
セルを含んでいる。さらに第３列の基本セル１８Ｃは、
第２の電源配線層３２が接続されるＮウェル領域ＮＷＥ
ＬＬと、Ｐウェル領域ＰＷＥＬＬとの領域に形成される
基本セルを含んでいる。これらの基本セルを接続するこ
とで、公知のレベルシフトのためのロジック回路が構成
されている。
の電源配線層３０が接続されるＮウェル領域ＮＷＥＬＬ
と、Ｐウェル領域ＰＷＥＬＬとの領域に形成される基本
セルを含んでいる。さらに第３列の基本セル１８Ｃは、
第２の電源配線層３２が接続されるＮウェル領域ＮＷＥ
ＬＬと、Ｐウェル領域ＰＷＥＬＬとの領域に形成される
基本セルを含んでいる。これらの基本セルを接続するこ
とで、公知のレベルシフトのためのロジック回路が構成
されている。
【００４８】本実施例では、図４、図５にハッチングで
示す配線を第２層の金属配線層３９としている。この第
２層の金属配線層３９は、基本セル列間の信号ラインを
構成している。この第２層の金属配線層は、その下層の
第１層の金属配線層３７，３８と、黒丸で示すＶＩＡ３
６ｂを介して接続されている。
示す配線を第２層の金属配線層３９としている。この第
２層の金属配線層３９は、基本セル列間の信号ラインを
構成している。この第２層の金属配線層は、その下層の
第１層の金属配線層３７，３８と、黒丸で示すＶＩＡ３
６ｂを介して接続されている。
【００４９】第２層の金属配線層３９は、第１，第２の
基本セル列１８Ａ，１８Ｂ間及び第４，第５の基本セル
列１８Ｄ，１８Ｅ間を接続して、第１，第２の論理回路
１Ａ，１Ｂを構成するのに役立つ。第２層の金属配線層
３９はさらに、電圧レベルシフタ１Ｃを介して第１，第
２の論理回路１Ａ，１Ｂ間を接続して、両者間のデータ
の入出力するのに役立っている。
基本セル列１８Ａ，１８Ｂ間及び第４，第５の基本セル
列１８Ｄ，１８Ｅ間を接続して、第１，第２の論理回路
１Ａ，１Ｂを構成するのに役立つ。第２層の金属配線層
３９はさらに、電圧レベルシフタ１Ｃを介して第１，第
２の論理回路１Ａ，１Ｂ間を接続して、両者間のデータ
の入出力するのに役立っている。
【００５０】このゲートアレイ１の断面構造の一例とし
て、図６に、図４のＩ−Ｉ断面を示す。Ｎ型半導体基板
１００上にＮウェル領域ＮＷＥＬＬが形成され、２つの
ストッパ用Ｎ型拡散領域４０及び２つのＬＯＣＯＳに挟
まれた領域に、Ｐ型拡散領域４２が３箇所にて形成され
ている。パッド酸化膜１０２上には、２つのゲート５０
ｂが存在する。第１層の金属配線層３８は、第１層の絶
縁膜１０４上に形成され、コンタクトホール３６ａを介
してＰ型拡散領域４２とコンタクトしている。第２層の
金属配線層３９は、第２層の絶縁膜１０６上に形成さ
れ、ＶＩＡ３６ｂを介して第１層の金属配線層３８とコ
ンタクトしている。第２層の金属配線層３９の上には、
パッシベーション膜１０８が形成されている。
て、図６に、図４のＩ−Ｉ断面を示す。Ｎ型半導体基板
１００上にＮウェル領域ＮＷＥＬＬが形成され、２つの
ストッパ用Ｎ型拡散領域４０及び２つのＬＯＣＯＳに挟
まれた領域に、Ｐ型拡散領域４２が３箇所にて形成され
ている。パッド酸化膜１０２上には、２つのゲート５０
ｂが存在する。第１層の金属配線層３８は、第１層の絶
縁膜１０４上に形成され、コンタクトホール３６ａを介
してＰ型拡散領域４２とコンタクトしている。第２層の
金属配線層３９は、第２層の絶縁膜１０６上に形成さ
れ、ＶＩＡ３６ｂを介して第１層の金属配線層３８とコ
ンタクトしている。第２層の金属配線層３９の上には、
パッシベーション膜１０８が形成されている。
【００５１】第３の基本セル列１８Ａで構成される電圧
レベルシフタ１Ｃは、第１，第２の論理回路１Ａ，１Ｂ
間を接続する第２層の金属配線層３９途中に接続され
る。この電圧レベルシフタ３９は、例えば３ｖの第１の
電源電圧ＶＤＤ１で駆動される第１の論理回路１Ａから
の出力データの電位を、例えば５ｖの第２の電源電圧Ｖ
ＤＤ２で駆動される第２の論理回路１Ｂに適合する電圧
レベルにシフトさせる。同様に、第２の電源電圧ＶＤＤ
２で駆動される第２の論理回路１Ｂからの出力データの
電位を、第１の電源電圧ＶＤＤ１で駆動される第１の論
理回路１Ａに適合する電圧レベルにシフトさせる。
レベルシフタ１Ｃは、第１，第２の論理回路１Ａ，１Ｂ
間を接続する第２層の金属配線層３９途中に接続され
る。この電圧レベルシフタ３９は、例えば３ｖの第１の
電源電圧ＶＤＤ１で駆動される第１の論理回路１Ａから
の出力データの電位を、例えば５ｖの第２の電源電圧Ｖ
ＤＤ２で駆動される第２の論理回路１Ｂに適合する電圧
レベルにシフトさせる。同様に、第２の電源電圧ＶＤＤ
２で駆動される第２の論理回路１Ｂからの出力データの
電位を、第１の電源電圧ＶＤＤ１で駆動される第１の論
理回路１Ａに適合する電圧レベルにシフトさせる。
【００５２】この第１実施例では、図２に示すように、
第１の電源電圧ＶＤＤ１で駆動される第１の機能回路２
からのデータは、ゲートアレイ１の入出力セル１２を介
して、第１の論理回路１Ａに入力される。この際、第１
の論理回路１Ａもまた第１の電源電圧ＶＤＤ１で駆動さ
れるので、電圧レベルシフタを介さずにデータを受け入
れることができる。第１の論理回路１Ａは、この入力デ
ータを予め定められた論理に従って処理し、入出力セル
１２を介して第１の機能回路２に出力することができ
る。あるいは、第１の論理回路１Ａは、必要によりその
データを第２の論理回路１Ｂに受け渡す。このとき、第
１の論理回路１Ａからのデータは、電圧レベルシフタ１
Ｃにてデータ電位がレベル調整されることで、第２の論
理回路１Ｂに適合したデータ電位とされる。第２の論理
回路１Ｂにて処理されたデータは、入出力セル１２を介
して第２の機能回路３に出力することができる。このと
きも、第２の論理回路１Ｂ及び第２の機能回路３は共に
第２の電源電圧ＶＤＤ２で駆動されているので、データ
出力時にレベルシフタを介する必要はない。あるいは、
第２の論理回路１Ｂにて処理されたデータを、電圧レベ
ルシフタ１Ｃを介して第１の論理回路１Ａに戻し、入出
力セル１２を介して、第１の機能回路２に出力すること
ができる。
第１の電源電圧ＶＤＤ１で駆動される第１の機能回路２
からのデータは、ゲートアレイ１の入出力セル１２を介
して、第１の論理回路１Ａに入力される。この際、第１
の論理回路１Ａもまた第１の電源電圧ＶＤＤ１で駆動さ
れるので、電圧レベルシフタを介さずにデータを受け入
れることができる。第１の論理回路１Ａは、この入力デ
ータを予め定められた論理に従って処理し、入出力セル
１２を介して第１の機能回路２に出力することができ
る。あるいは、第１の論理回路１Ａは、必要によりその
データを第２の論理回路１Ｂに受け渡す。このとき、第
１の論理回路１Ａからのデータは、電圧レベルシフタ１
Ｃにてデータ電位がレベル調整されることで、第２の論
理回路１Ｂに適合したデータ電位とされる。第２の論理
回路１Ｂにて処理されたデータは、入出力セル１２を介
して第２の機能回路３に出力することができる。このと
きも、第２の論理回路１Ｂ及び第２の機能回路３は共に
第２の電源電圧ＶＤＤ２で駆動されているので、データ
出力時にレベルシフタを介する必要はない。あるいは、
第２の論理回路１Ｂにて処理されたデータを、電圧レベ
ルシフタ１Ｃを介して第１の論理回路１Ａに戻し、入出
力セル１２を介して、第１の機能回路２に出力すること
ができる。
【００５３】一方、第２の電源電圧ＶＤＤ２で駆動され
る第２の機能回路３からのデータは、入出力セル１２を
介して第２の論理回路１Ｂに入力され、上記と同様にし
て、第２の機能回路３に戻すか、あるいは第１の論理回
路１Ａを介して第１の機能回路２に出力することができ
る。このときも、第１，第２の論理回路１Ａ，１Ｂ間で
データ転送する以外は、レベルシフタを介することなく
データの入出力が可能となる。
る第２の機能回路３からのデータは、入出力セル１２を
介して第２の論理回路１Ｂに入力され、上記と同様にし
て、第２の機能回路３に戻すか、あるいは第１の論理回
路１Ａを介して第１の機能回路２に出力することができ
る。このときも、第１，第２の論理回路１Ａ，１Ｂ間で
データ転送する以外は、レベルシフタを介することなく
データの入出力が可能となる。
【００５４】また、内部セル領域１４内にて占有するレ
ベルシフタの面積についても、第１実施例のゲートアレ
イ１は、図１１に示す従来のゲートアレイよりも縮小で
きる。図１１に示すゲートアレイでは、必ず２列の基本
セルが必要であるのに対して、第１実施例では１列の基
本セル１８Ｃだけで電圧レベルシフタ１Ｃを構成できる
からである。
ベルシフタの面積についても、第１実施例のゲートアレ
イ１は、図１１に示す従来のゲートアレイよりも縮小で
きる。図１１に示すゲートアレイでは、必ず２列の基本
セルが必要であるのに対して、第１実施例では１列の基
本セル１８Ｃだけで電圧レベルシフタ１Ｃを構成できる
からである。
【００５５】（第２実施例）図２に示すゲートアレイ１
は、図３に示す構成に代えて、図７に示す構成とするこ
とができる。図７では、電圧レベルシフタを構成する第
３列の基本セル列６０Ｃを挟んだ一方の領域に、第２の
電源電圧ＶＤＤ２で駆動される第１列の基本セル列６０
Ａと、第１の電源電圧ＶＤＤ１で駆動される第２列の基
本セル列６０Ｂとを混在させている。同様に、電圧レベ
ルシフタを構成する第３列の基本セル列６０Ｃを挟んだ
他方の領域に、第２の電源電圧ＶＤＤ２で駆動される第
４列の基本セル列６０Ｄと、第１の電源電圧ＶＤＤ１で
駆動される第５列の基本セル列６０Ｅとを混在させてい
る。
は、図３に示す構成に代えて、図７に示す構成とするこ
とができる。図７では、電圧レベルシフタを構成する第
３列の基本セル列６０Ｃを挟んだ一方の領域に、第２の
電源電圧ＶＤＤ２で駆動される第１列の基本セル列６０
Ａと、第１の電源電圧ＶＤＤ１で駆動される第２列の基
本セル列６０Ｂとを混在させている。同様に、電圧レベ
ルシフタを構成する第３列の基本セル列６０Ｃを挟んだ
他方の領域に、第２の電源電圧ＶＤＤ２で駆動される第
４列の基本セル列６０Ｄと、第１の電源電圧ＶＤＤ１で
駆動される第５列の基本セル列６０Ｅとを混在させてい
る。
【００５６】図７に示すレイアウトは、特に、第２列の
基本セル列６０Ｂと第４列の基本セル列６０Ｄとの間
で、電圧レベルシフタ６０Ｃを介してデータの受け渡し
を行う場合に適している。第２列の基本セル列６０Ｂと
第４列の基本セル列６０Ｄとの間の配線層を最短に設定
できるからである。この場合、第１列と第５列の基本セ
ル列６０Ａ，６０Ｅは、電圧レベルシフタ６０Ｃの位置
に依存せずに自由に配置できる。
基本セル列６０Ｂと第４列の基本セル列６０Ｄとの間
で、電圧レベルシフタ６０Ｃを介してデータの受け渡し
を行う場合に適している。第２列の基本セル列６０Ｂと
第４列の基本セル列６０Ｄとの間の配線層を最短に設定
できるからである。この場合、第１列と第５列の基本セ
ル列６０Ａ，６０Ｅは、電圧レベルシフタ６０Ｃの位置
に依存せずに自由に配置できる。
【００５７】図７に示すレイアウトにより、図２に示す
ゲートアレイ１を構成することもできる。この場合、第
２列の基本セル列６０Ｂと、第５列の基本セル列６０Ｅ
とで、図２に示す第１の論理回路１Ａを構成している。
同様に、第１列の基本セル列６０Ａと、第４列の基本セ
ル列６０Ｄとで、第２の論理回路１Ｂを構成している。
ゲートアレイ１を構成することもできる。この場合、第
２列の基本セル列６０Ｂと、第５列の基本セル列６０Ｅ
とで、図２に示す第１の論理回路１Ａを構成している。
同様に、第１列の基本セル列６０Ａと、第４列の基本セ
ル列６０Ｄとで、第２の論理回路１Ｂを構成している。
【００５８】基本セル列間はその上層の配線層にて自由
に接続できるため、電圧レベルシフタを挟んだ一方の領
域のみで論理回路を構成する必要はない。
に接続できるため、電圧レベルシフタを挟んだ一方の領
域のみで論理回路を構成する必要はない。
【００５９】このように、電圧レベルシフタを構成する
基本セル列は、必ずしも駆動電圧の異なる２つの論理回
路の間に配置するものに限らない。従って、電圧レベル
シフタを構成する基本セル列を、内部セル領域の端部に
配置することもできる。
基本セル列は、必ずしも駆動電圧の異なる２つの論理回
路の間に配置するものに限らない。従って、電圧レベル
シフタを構成する基本セル列を、内部セル領域の端部に
配置することもできる。
【００６０】（第３実施例）本発明の第３実施例を、図
８及び図９に示す。第３実施例では、図８に示すよう
に、半導体基板上にて第１の方向Ａに沿って形成され、
第２の方向Ｂにて隣合う一対のＰウェル領域ＰＷＥＬＬ
及びＮウェル領域ＮＷＥＬＬを、中心線Ｌを境にして左
右で（第１の方向Ａで）２つに分割している。
８及び図９に示す。第３実施例では、図８に示すよう
に、半導体基板上にて第１の方向Ａに沿って形成され、
第２の方向Ｂにて隣合う一対のＰウェル領域ＰＷＥＬＬ
及びＮウェル領域ＮＷＥＬＬを、中心線Ｌを境にして左
右で（第１の方向Ａで）２つに分割している。
【００６１】図８の左領域には、第２の方向Ｂで隣り合
うＮウェル領域ＮＷＥＬＬ及びＰウェル領域ＰＷＥＬＬ
上に、第１の方向Ａに沿って一列の基本セル列を形成し
ている。この結果、図８の左領域には、第１列から第５
列の基本セル列７０Ａ〜７０Ｅが形成されている。
うＮウェル領域ＮＷＥＬＬ及びＰウェル領域ＰＷＥＬＬ
上に、第１の方向Ａに沿って一列の基本セル列を形成し
ている。この結果、図８の左領域には、第１列から第５
列の基本セル列７０Ａ〜７０Ｅが形成されている。
【００６２】図８の右領域には、第１列及び第２列の基
本セル列８０Ａ，８０Ｂを、第２の方向Ｂで隣合うＮウ
ェル領域ＮＷＥＬＬ、Ｐウェル領域ＰＷＥＬＬ及びＮＷ
ＥＬＬの３つのウェル領域上にそれぞれ形成している。
図８に示す右領域の残りの領域には、第２の方向Ｂで隣
り合うＮウェル領域ＮＷＥＬＬ及びＰウェル領域ＰＷＥ
ＬＬ上に、第３列及び第４列の基本セル列８０Ｃ、８０
Ｄが形成されている。
本セル列８０Ａ，８０Ｂを、第２の方向Ｂで隣合うＮウ
ェル領域ＮＷＥＬＬ、Ｐウェル領域ＰＷＥＬＬ及びＮＷ
ＥＬＬの３つのウェル領域上にそれぞれ形成している。
図８に示す右領域の残りの領域には、第２の方向Ｂで隣
り合うＮウェル領域ＮＷＥＬＬ及びＰウェル領域ＰＷＥ
ＬＬ上に、第３列及び第４列の基本セル列８０Ｃ、８０
Ｄが形成されている。
【００６３】図８の左領域の第１列〜第３列の基本セル
列７０Ａ〜７０Ｃには、第２の方向Ｂに沿って延びる第
１の電源配線層９０及びＶＩＡ９２を介して、第１の電
源電圧ＶＤＤ１が供給される。図８の左領域の第４列及
び第５列の基本セル列７０Ｄ，７０Ｅ及び右領域の第３
列及び第４列の基本セル８０Ｃ，８０Ｄには、第２の方
向Ｂに沿って延びる第２の電源配線層９４及びＶＩＡ９
２を介して、第２の電源電圧ＶＤＤ２が供給される。な
お、左領域の第１列〜第５列の基本セル列７０Ａ〜７０
Ｅ及び右領域の第３列及び第４列の基本セル８０Ｃ，８
０Ｄには、第２の方向Ｂに沿って延びる第３の電源配線
層９６及びＶＩＡ９２を介して、ＶＳＳ電圧が供給され
る。
列７０Ａ〜７０Ｃには、第２の方向Ｂに沿って延びる第
１の電源配線層９０及びＶＩＡ９２を介して、第１の電
源電圧ＶＤＤ１が供給される。図８の左領域の第４列及
び第５列の基本セル列７０Ｄ，７０Ｅ及び右領域の第３
列及び第４列の基本セル８０Ｃ，８０Ｄには、第２の方
向Ｂに沿って延びる第２の電源配線層９４及びＶＩＡ９
２を介して、第２の電源電圧ＶＤＤ２が供給される。な
お、左領域の第１列〜第５列の基本セル列７０Ａ〜７０
Ｅ及び右領域の第３列及び第４列の基本セル８０Ｃ，８
０Ｄには、第２の方向Ｂに沿って延びる第３の電源配線
層９６及びＶＩＡ９２を介して、ＶＳＳ電圧が供給され
る。
【００６４】このように、図８に示す第３実施例では、
第１の方向Ａに沿った一列上に異なる電源電圧で駆動さ
れる基本セル列が混在し、しかもそれが第２の方向Ｂに
て複数列存在している。このため、第１の電源電圧ＶＤ
Ｄ１、第２の電源電圧ＶＤＤ及びＶＳＳ電圧を供給する
電源配線層９０，９４，９６を、第２の方向Ｂに沿って
延ばすことで、効率よく電源の供給を行っている。
第１の方向Ａに沿った一列上に異なる電源電圧で駆動さ
れる基本セル列が混在し、しかもそれが第２の方向Ｂに
て複数列存在している。このため、第１の電源電圧ＶＤ
Ｄ１、第２の電源電圧ＶＤＤ及びＶＳＳ電圧を供給する
電源配線層９０，９４，９６を、第２の方向Ｂに沿って
延ばすことで、効率よく電源の供給を行っている。
【００６５】ここで、図８の左領域の第１列〜第３列の
基本セル列７０Ａ〜７０Ｃにて、第１の電源電圧ＶＤＤ
１で駆動される第１の論理回路１Ａ（図２参照）を構成
することができる。また、図８の左領域の第４列及び第
５列の基本セル列７０Ｄ，７０Ｅ及び右領域の第４列及
び第５列の基本セル列８０Ｃ，８０Ｄにて、第２の電源
電圧ＶＤＤ２で駆動される第２の論理回路１Ｂ（図２参
照）を構成することができる。
基本セル列７０Ａ〜７０Ｃにて、第１の電源電圧ＶＤＤ
１で駆動される第１の論理回路１Ａ（図２参照）を構成
することができる。また、図８の左領域の第４列及び第
５列の基本セル列７０Ｄ，７０Ｅ及び右領域の第４列及
び第５列の基本セル列８０Ｃ，８０Ｄにて、第２の電源
電圧ＶＤＤ２で駆動される第２の論理回路１Ｂ（図２参
照）を構成することができる。
【００６６】図８の右領域の第１列及び第２列の基本セ
ル列８０Ａ，８０Ｂには、第１〜第３の電源配線層９
０，９４，９６及びＶＩＡ９２を介して、第１，第２の
電源電圧ＶＤＤ１，ＶＤＤ２とＶＳＳ電圧とが供給され
る。この第１，第２列の基本セル列８０Ａ，８０Ｂは、
図２に示す電圧レベルシフタ１Ｃを構成することができ
る。
ル列８０Ａ，８０Ｂには、第１〜第３の電源配線層９
０，９４，９６及びＶＩＡ９２を介して、第１，第２の
電源電圧ＶＤＤ１，ＶＤＤ２とＶＳＳ電圧とが供給され
る。この第１，第２列の基本セル列８０Ａ，８０Ｂは、
図２に示す電圧レベルシフタ１Ｃを構成することができ
る。
【００６７】このように、第３実施例によれば、電圧レ
ベルシフタ１Ｃを構成する基本セル列８０Ａ，８０Ｂ
は、内部セル領域１４の第１の方向Ａの全域を占めるこ
となく、内部セル領域の例えば右隅の領域のみに配置す
ることができる。さらに、第１の方向Ａで複数に分割さ
れたＮウェルＮＷＥＬＬ単位で、第１の電源電圧ＶＤＤ
１と第２の電源電圧ＶＤＤ２の電源供給が可能であるた
め、内部セル領域の使用効率を向上させることもでき
る。
ベルシフタ１Ｃを構成する基本セル列８０Ａ，８０Ｂ
は、内部セル領域１４の第１の方向Ａの全域を占めるこ
となく、内部セル領域の例えば右隅の領域のみに配置す
ることができる。さらに、第１の方向Ａで複数に分割さ
れたＮウェルＮＷＥＬＬ単位で、第１の電源電圧ＶＤＤ
１と第２の電源電圧ＶＤＤ２の電源供給が可能であるた
め、内部セル領域の使用効率を向上させることもでき
る。
【００６８】ここで、図８の左及び右領域の境界付近に
位置する位置Ｅの細部の一例を、図９に示す。なお、図
９において、図４及び図５に示した各部の符号と同じ符
号を用いている。ただし、図９では、基本セル同士を接
続する配線層３８と、基本セル列同士を接続する配線層
３９とを省略している。
位置する位置Ｅの細部の一例を、図９に示す。なお、図
９において、図４及び図５に示した各部の符号と同じ符
号を用いている。ただし、図９では、基本セル同士を接
続する配線層３８と、基本セル列同士を接続する配線層
３９とを省略している。
【００６９】図９に示すように、内部セル領域１４を２
分する中心線Ｌを境に、それぞれ分離されたウェル領域
が形成されている。中心線Ｌでウェル領域を分離するに
は、イオン打ち込み時にマスクを使用すればよい。
分する中心線Ｌを境に、それぞれ分離されたウェル領域
が形成されている。中心線Ｌでウェル領域を分離するに
は、イオン打ち込み時にマスクを使用すればよい。
【００７０】さらに図９では、中心線Ｌを境として右領
域と左領域とで、ストッパ用Ｎ型及びＰ型拡散領域４
０，４４が分離されている。
域と左領域とで、ストッパ用Ｎ型及びＰ型拡散領域４
０，４４が分離されている。
【００７１】図９に示すとおり、第２，第３の電源配線
層９４，９６は、第２層の金属配線層として形成されて
いる。そして、第２，第３の電源配線層９４，９６は、
その下層の第１の金属配線層である第１の方向Ａに沿っ
て延びる電源配線層３２，３４に対して、ＶＩＡ９２を
介して接続されている。この電源配線層３２，３４は、
図４、図５の場合同じく、コンタクトホール３６ａを介
して基本セルと接続されている。
層９４，９６は、第２層の金属配線層として形成されて
いる。そして、第２，第３の電源配線層９４，９６は、
その下層の第１の金属配線層である第１の方向Ａに沿っ
て延びる電源配線層３２，３４に対して、ＶＩＡ９２を
介して接続されている。この電源配線層３２，３４は、
図４、図５の場合同じく、コンタクトホール３６ａを介
して基本セルと接続されている。
【００７２】ここで、第２，第３の電源配線層９４，９
６は、ストッパ用Ｎ型及びＰ型拡散領域４０，４４と対
向する位置にて、第２の方向Ｂに沿って延びている。こ
うすると、基本セル列同士を接続する配線層３９（図９
では図示せず）の形成領域を狭めることがない。
６は、ストッパ用Ｎ型及びＰ型拡散領域４０，４４と対
向する位置にて、第２の方向Ｂに沿って延びている。こ
うすると、基本セル列同士を接続する配線層３９（図９
では図示せず）の形成領域を狭めることがない。
【００７３】なお、図８では、第１の論理回路１Ａ及び
第２の論理回路１Ｂを構成する各基本セル列を、第１の
方向Ａ又は第２の方向Ｂにて隣接するように配置した
が、これに限定されるものではない。同じ駆動電圧で駆
動される基本セル列をＮウェル領域ＮＷＥＬＬ単位で分
割し、それぞれ離れた場所に配置した場合でも、それら
をその上層の配線層で接続すればよい。電圧レベルシフ
タ１Ｃを構成する基本セル列についても、同様に内部セ
ル領域１４内に自由に配置できる。
第２の論理回路１Ｂを構成する各基本セル列を、第１の
方向Ａ又は第２の方向Ｂにて隣接するように配置した
が、これに限定されるものではない。同じ駆動電圧で駆
動される基本セル列をＮウェル領域ＮＷＥＬＬ単位で分
割し、それぞれ離れた場所に配置した場合でも、それら
をその上層の配線層で接続すればよい。電圧レベルシフ
タ１Ｃを構成する基本セル列についても、同様に内部セ
ル領域１４内に自由に配置できる。
【００７４】さらに、第１の方向Ａでのウェル領域の分
割については、図１０に示すように３つ以上に分割する
ことも可能である。このように分割数を増やして、各Ｎ
ウェル領域ＮＷＥＬＬに供給する電源を自由に選択する
事により、異なる電源系の回路を内部セル領域１４内に
て効率よく混在させることができる。よって内部セル領
域１４内の使用効率がさらに高まる。
割については、図１０に示すように３つ以上に分割する
ことも可能である。このように分割数を増やして、各Ｎ
ウェル領域ＮＷＥＬＬに供給する電源を自由に選択する
事により、異なる電源系の回路を内部セル領域１４内に
て効率よく混在させることができる。よって内部セル領
域１４内の使用効率がさらに高まる。
【００７５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【００７６】上述の実施例では２種の電圧ＶＤＤ１、Ｖ
ＤＤ２を駆動電圧として用いたが、３種類以上のＶＤＤ
電圧を用いることも可能である。
ＤＤ２を駆動電圧として用いたが、３種類以上のＶＤＤ
電圧を用いることも可能である。
【００７７】
【図１】本発明の第１実施例に係るゲートアレイの平面
図である。
図である。
【図２】図１に示すゲートアレイが組み込まれた電子機
器を示すが概略ブロック図である。
器を示すが概略ブロック図である。
【図３】図１に示すゲートアレイの電源配線を説明する
ための概略説明図である。
ための概略説明図である。
【図４】図３中のＣ部の詳細図である。
【図５】図３中のＤ部の詳細図である。
【図６】図４のＩ−Ｉ断面図である。
【図７】本発明の第２実施例に係るゲートアレイの基本
セル列のレイアウト及び電源配線を示す概略説明図であ
る。
セル列のレイアウト及び電源配線を示す概略説明図であ
る。
【図８】本発明の第３実施例に係るゲートアレイの基本
セル列のレイアウト及び電源配線を示す概略説明図であ
る。
セル列のレイアウト及び電源配線を示す概略説明図であ
る。
【図９】図９中のＥ部の詳細図である。
【図１０】内部セル領域の一列上でウェル領域を４分割
した実施例を示す概略説明図である。
した実施例を示す概略説明図である。
【図１１】複数の電源電圧で駆動される従来のゲートア
レイの概略説明図である。
レイの概略説明図である。
１ ゲートアレイ １Ａ 第１の論理回路 １Ｂ 第２の論理回路 １Ｃ レベルシフタ ２ 第１の機能回路 ３ 第２の機能回路 ４ 第１の電源 ５ 第２の電源 １２ 入出力セル １４ 内部セル領域 １６ 基本セル １８Ａ〜１８Ｅ、６０Ａ〜６０Ｅ、８０Ａ〜８０Ｄ 基
本セル列 ３０、９０ 第１の電源配線層（ＶＤＤ１） ３２、９４ 第２の電源配線層（ＶＤＤ２） ３４、９６ 第３の電源配線層（ＶＳＳ） ３８、３９ 金属配線層
本セル列 ３０、９０ 第１の電源配線層（ＶＤＤ１） ３２、９４ 第２の電源配線層（ＶＤＤ２） ３４、９６ 第３の電源配線層（ＶＳＳ） ３８、３９ 金属配線層
Claims (13)
- 【請求項１】 第１の方向に沿って設けられた複数の基
本セルから基本セル列が構成され、前記第１の方向と直
交する第２の方向に沿って配列された複数の基本セル列
と、 前記複数の基本セル列のうちの少なくとも一つの第１の
基本セル列に第１の電源電圧を供給する第１の電源配線
層と、 前記複数の基本セル列のうちの少なくとも一つの第２の
前記基本セル列に、前記第１の電源電圧とは電圧レベル
が異なる第２の電源電圧を供給する第２の電源配線層
と、 前記複数の基本セル列のうちの少なくとも一つの第３の
基本セル列から構成され、前記第１、第２基本セル列か
ら出力されるデータ電位間で電圧レベルをシフトさせる
電圧レベルシフタと、 前記電圧レベルシフタを介して前記第１、第２の基本セ
ル列を結ぶ配線層と、 を有することを特徴とする複数の電源電圧で駆動される
ゲートアレイ。 - 【請求項２】 請求項１において、 前記少なくとも一つの第１の基本セル列、前記電圧レベ
ルシフタ及び前記少なくとも一つの第２の基本セル列
を、その順で前記第２の方向に沿って配列したことを特
徴とする複数の電源電圧で駆動されるゲートアレイ。 - 【請求項３】 請求項１において、 前記少なくとも一つの第１の基本セル列と、前記少なく
とも一つの第２の基本セル列とが、前記第２の方向にて
隣合う位置に配置されていることを特徴とする複数の電
源電圧で駆動されるゲートアレイ。 - 【請求項４】 半導体基板上にて第１の方向に沿って形
成され、かつ、前記第１の方向と直交する第２の方向に
て交互に形成された複数のＰウェル領域及び複数のＮウ
ェル領域と、 前記第２の方向にて隣合う少なくとも一対の前記Ｐウェ
ル領域及び前記Ｎウェル領域にそれぞれ形成された少な
くとも一つの第１及び第２の基本セル列と、 前記第１の基本セル列に第１の電源電圧を供給する第１
の電源配線層と、 前記第２の前記基本セル列に、前記第１の電源電圧とは
電圧レベルが異なる第２の電源電圧を供給する第２の電
源配線層と、 隣合う前記Ｐウェル領域及び前記Ｎウェル領域の少なく
とも３つを占める領域に形成され、前記第１、第２の基
本セル列から出力されたデータ電位間で電圧レベルをシ
フトさせる電圧レベルシフタと、 前記電圧レベルシフタを介して前記第１、第２の基本セ
ル列間を結ぶ配線層と、 を有することを特徴とする複数の電源電圧で駆動される
ゲートアレイ。 - 【請求項５】 請求項４において、 前記少なくとも一つの第１の基本セル列、前記電圧レベ
ルシフタ及び前記少なくとも一つの第２の基本セル列
を、その順で前記第２の方向に沿って配列したことを特
徴とする複数の電源電圧で駆動されるゲートアレイ。 - 【請求項６】 請求項４において、 前記少なくとも一つの第１の基本セル列と、前記少なく
とも一つの第２の基本セル列とが、前記第２の方向にて
隣合う位置に配置されていることを特徴とする複数の電
源電圧で駆動されるゲートアレイ。 - 【請求項７】 半導体基板上にて第１の方向に沿って形
成され、かつ、前記第１の方向と直交する第２の方向に
て交互に形成された複数のＰウェル領域及び複数のＮウ
ェル領域と、 前記第２の方向にて隣合う少なくとも一対の前記Ｐウェ
ル領域及びＮウェル領域を、前記第１の方向で少なくと
も２つに分割することで形成された第１及び第２のウェ
ル領域と、 前記第１のウェル領域に形成された第１の基本セル列
と、 前記第２のウェル領域に形成された第２の基本セル列
と、 前記第１の基本セル列に第１の電源電圧を供給する第１
の電源配線層と、 前記第２の前記基本セル列に、前記第１の電源電圧とは
電圧レベルが異なる第２の電源電圧を供給する第２の電
源配線層と、 隣合う前記Ｐウェル領域及び前記Ｎウェル領域の少なく
とも３つを占める第３のウェル領域に形成され、前記第
１、第２の基本セル列から出力されたデータ電位間で電
圧レベルをシフトさせる電圧レベルシフタと、 前記電圧レベルシフタを介して前記第１、第２の基本セ
ル列間を結ぶ配線層と、 を有することを特徴とする複数の電源電圧で駆動される
ゲートアレイ。 - 【請求項８】 請求項７において、 前記電圧レベルシフタは、前記第３のウェル領域が前記
第１の方向で少なくとも２つに分割された分割領域に形
成されていることを特徴とする複数の電源電圧により駆
動されるゲートアレイ。 - 【請求項９】 第１の方向及びそれと直交する第２の方
向に沿ってマトリクス状に複数の基本セルが配列された
基本セル領域と、 複数の入力セル及び複数の出力セルが配置された入出力
セル領域と、 前記基本セル領域内の第１の領域に配置された複数の前
記基本セルにて構成される少なくとも一つの第１の機能
セルと、 前記基本セル領域内の第２の領域に配置された複数の前
記基本セルにて構成された少なくとも一つの第２の機能
セルと、 前記入出力セル領域内に設けられ、第１の電源電圧を入
力する第１の入力セルと、 前記入出力セル領域内に設けられ、前記第１の電源電圧
とは異なる第２の電源電圧を入力する第２の入力セル
と、 前記第１の機能セルと前記第１の入力セルを接続する第
１の電源配線層と、 前記第２の機能セルと前記第２の入力セルを接続する第
２の電源配線層と、 前記基本セル領域内の第３の領域に配置された複数の基
本セルにて構成され、前記第１、第２の基本セル列から
出力されたデータ電位間で電圧レベルをシフトさせる電
圧レベルシフタと、 前記電圧レベルシフタを介して前記第１の機能セルと前
記第２の機能セルとを結ぶ配線層と、 を有することを特徴とする複数の電源電圧で駆動される
ゲートアレイ。 - 【請求項１０】 請求項９において、 前記第１の領域及び前記第２の領域は、それぞれ前記第
１の方向と平行に配置され、かつ、前記第２の方向にて
異なる位置に配置されていることを特徴とする複数の電
源電圧により駆動されるゲートアレイ。 - 【請求項１１】 請求項９において、 前記第１の領域及び前記第２の領域は、前記第１の方向
にて少なくとも２つに分割された領域にそれぞれ配置さ
れていることを特徴とする複数の電源電圧により駆動さ
れるゲートアレイ。 - 【請求項１２】 請求項１乃至１１のいずれかにおい
て、 前記第１の電源配線層及び前記第２の電源配線層は、前
記第２の方向に平行に延びる部分を有することを特徴と
する複数の電源電圧により駆動されゲートアレイ。 - 【請求項１３】 請求項１乃至１２のいずれかに記載の
ゲートアレイと、 前記第１の電源電圧を出力する第１の電源と、 前記第２の電源電圧を出力する第２の電源と、 前記ゲートアレイに接続され、かつ、前記第１の電源か
らの前記第１の電源電圧により駆動される第１の機能回
路と、 前記ゲートアレイに接続され、かつ、前記第２の電源か
らの前記第２の電源電圧により駆動される第２の機能回
路と、 を有することを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09482396A JP3520659B2 (ja) | 1995-03-30 | 1996-03-25 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
| US08/622,369 US5780881A (en) | 1995-03-30 | 1996-03-27 | Gate array driven by source voltages and electronic equipment using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-74262 | 1995-03-30 | ||
| JP7426295 | 1995-03-30 | ||
| JP09482396A JP3520659B2 (ja) | 1995-03-30 | 1996-03-25 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330552A true JPH08330552A (ja) | 1996-12-13 |
| JP3520659B2 JP3520659B2 (ja) | 2004-04-19 |
Family
ID=26415395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09482396A Expired - Fee Related JP3520659B2 (ja) | 1995-03-30 | 1996-03-25 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5780881A (ja) |
| JP (1) | JP3520659B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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