JPH08330566A

JPH08330566A - 単一電子素子、および半導体記憶装置、ならびにその製造方法

Info

Publication number: JPH08330566A
Application number: JP7133089A
Authority: JP
Inventors: Toshiyuki Mine; 利之峰; Kazuo Yano; 和男矢野; Tomoyuki Ishii; 智之石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 1996-12-13
Anticipated expiration: 2020-03-02
Also published as: JP3625523B2

Abstract

(57)【要約】【目的】１００ｎｍ以下の幅の多結晶Ｓｉ膜のチャネル
層を容易に形成できる構造の単一電子素子、半導体記憶
装置、ならびにその製造方法を提供する。【構成】単一電子素子は、ソースとドレインに接続され
た薄い多結晶シリコン膜のチャネル層を有する絶縁ゲー
ト型電界効果トランジスタにおいて、ソースとドレイン
をまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜
を有して、その側壁にチャネル層を形成した構造を備
え、また半導体記憶装置は、複数のデータ線と、これに
交叉するワード線と、その交叉する位置に記憶素子を有
するメモリアレー構成の半導体記憶装置において、記憶
素子に上記単一電子素子の構成を備え、かつ該単一電子
素子のソースとドレインをそれぞれ隣合うデータ線に接
続し、ゲートをワード線に接続した構成を備えることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に単一電子素子を用いた単一電子メ
モリの構造、およびその製造方法に関する。

【０００２】

【従来の技術】単一電子素子は究極の高集積低電力素子
として期待されているが、これまで極低温でしか動作し
ないという大きな障害があった。１９９３年、日立の矢
野等は、超薄膜多結晶シリコン（以下Ｓiという）トラ
ンジスタを用いることにより、世界で始めて単一電子素
子(単一電子メモリ)の室温動作に成功した（IEEE Int.E
lectron Devices Meet. 1993, pp541〜544）。以下、矢
野等が開発した単一電子メモリの構造とその動作原理の
概要を、図１７〜図１９を用いて説明する。図１７に超
薄膜多結晶Ｓiトランジスタの平面図(a)および断面図
(b)を示す。ここで断面図は平面図中のａ−ａ′におけ
る断面を示すものである。先ず最初に、単結晶Ｓｉ基板
801を熱酸化して５００ｎｍのＳiＯ₂膜802を形成した
後、化学気相成長法(ＣＶＤ法)を用いて、リンを含んだ
多結晶Ｓｉ膜803を１００ｎｍ堆積する。次に、周知の
リソグラフィー及びドライエッチング法により、上記リ
ンドープ多結晶膜803を所望の形状に加工してソース803
(a)、ドレイン803(b)を形成する。続いて、ＣＶＤ法に
よりチャネル層804となる非晶質Ｓｉ膜を４ｎｍ堆積し
た後、７５０℃の窒素雰囲気中で熱処理を行ない、上記
非晶質Ｓｉ膜を多結晶Ｓｉ膜804に変換する。超薄膜ポ
リシリコントランジスタの特性を決定するキーポイント
の一つは、このチャネル多結晶Ｓi膜804の膜厚とその局
所的な膜厚不均一性であり、膜厚は薄いほど、また局所
的な膜厚不均一性が大きい方が望ましい。次に、電子線
(ＥＢ)リソグラフィー、及びドライエッチング技術を用
いて、チャネル多結晶Ｓi膜804を加工する。このときチ
ャネル多結晶Ｓi幅Ｗは、極力小さいことが望ましく、
具体的には約１００ｎｍ以下であることが好ましい。最
後に、ＣＶＤ法によりゲート絶縁膜805となるＳiＯ₂
膜805を約５０ｎｍ、ゲート電極806となるリンドープ多
結晶Ｓi806を１００ｎｍ堆積した後、周知の技術により
ゲート電極806を形成し、超薄膜多結晶Ｓiトランジスタ
の形成を終了する。

【０００３】チャネル多結晶Ｓi膜が極めて薄い(約２〜
１０ｎｍ)超薄膜多結晶Ｓiトランジスタは、従来からＳ
ＲＡＭの負荷素子として用いられている多結晶Ｓiトラ
ンジスタ(３０〜４０ｎｍ)とは異なる特性を示す。図１
８(a)に示したように、ゲート電極に電圧を印加すると
抵抗の最も小さい経路、つまり多結晶Ｓiの膜厚の厚い
場所に沿って超薄膜多結晶Ｓiトランジスタの電流経路
(チャネル)が形成される。このチャネル幅は、多結晶Ｓ
i膜のグレインサイズと同等の大きさであり、約５〜１
０ｎｍの極めて細いチャネルが形成される。ゲートバイ
アスを更に印加していくと、チャネルから電子が弾き出
され、チャネル近傍のグレイン内(蓄積ノード)に電子が
注入される。この電子によりチャネルと蓄積ノードの電
位差が無くなり、電子は蓄積ノードに閉じ込められるこ
とになる。これが情報の書き込みに対応する。このよう
な状態になると(図１８(b))、閉じ込められた電子との
クーロン反発力によりドレイン電流が減少する。これ
は、蓄積ノード内の電子の有無によりトランジスタのし
きい値がシフトすることを意味しており、しきい値を測
定することにより情報（１または０）を判定することが
出来る。上記した現象は、チャネル多結晶Ｓi膜が極め
て薄く(１０ｎｍ以下)、更にチャネル幅が約１００ｎｍ
以下と、限られた条件下において起るものであり、ＳＲ
ＡＭの負荷素子として用いられている多結晶Ｓiトラン
ジスタでは、このような現象は起らない。

【０００４】

【発明が解決しようとする課題】超薄膜多結晶Ｓiトラ
ンジスタを用いた単一電子メモリの技術的課題の一つ
は、安定したチャネル形成である。図１９に示したよう
に、チャネルが形成される多結晶Ｓi膜の幅Ｗが大きい
場合は、同層内にチャネルが複数形成される可能性が大
きくなる。複数のチャネルが同時に遮断されれば特に問
題は起らないが、遮断されていないチャネルが存在すれ
ば電流密度の変化量が小さくなり、判定が困難となる。
また、チャネルに係る容量が小さい程しきい値のシフト
量が大きくなることから、多結晶Ｓｉ膜の幅は極力小さ
い方が好ましい。具体的には、１００ｎｍ以下の幅が必
要となる。しかし、現状のリソグラフィー技術で１００
ｎｍの細線をパターンニングする方法は、電子線（Ｅ
Ｂ）リソグラフィーまたはＸ線リソグラフィーしかな
い。これらの方法は処理に多大の時間を要するだけでな
く、再現性および技術的な面で未だ問題点が多く、大容
量のメモリを量産化する際のネックとなっている。

【０００５】本発明の目的は、１００ｎｍ以下の幅の多
結晶Ｓｉ膜のチャネル層を容易に形成できる構造の単一
電子素子、およびこれを用いた半導体記憶装置、ならび
にその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の単一電子素子では、ソースとドレインに接
続された薄い多結晶シリコン膜のチャネル層を有する絶
縁ゲート型電界効果トランジスタとしての単一電子素子
において、例えば図８の断面図の絶縁膜４０５にみられ
るように、上記ソース（４０４（ａ））とドレイン（４
０４（ｂ））をまたぎ、かつチャネル層の幅に相当する
厚さの絶縁膜（例えば図８では７０ｎｍの厚さの絶縁膜
４０５）を有して、その側壁に上記チャネル層（４０７
（ａ）または４０７（ｂ））を形成した構造を備えるこ
ととする。

【０００７】ここで、上記チャネル層の膜厚は１０ｎｍ
以下で、またチャネル層の幅は１００ｎｍ以下とするの
がよい。

【０００８】またこの場合、上記チャネル層がコの字形
の断面形状を有するように下地の絶縁膜を形成すること
が一つの特徴である。

【０００９】また、上記チャネル層の下地の絶縁膜のチ
ャネル層に接する表面に、窒素原子が含まれていること
が薄い安定なチャネル層を形成するのに好ましい。

【００１０】さらにあるいは、上記チャネル層の表面に
保護膜としての絶縁膜を備えるようにすることにより損
傷や汚染のない良質のチャネル層が得られ望ましい。

【００１１】また上記の目的を達成するための本発明の
半導体記憶装置では、複数のデータ線と、これに交叉す
るワード線と、その交叉する位置に記憶素子を有するメ
モリアレー構成の半導体記憶装置において、その記憶素
子が上記の本発明の単一電子素子であり、この単一電子
素子を例えば図１３にみられるように、そのソースとド
レインをそれぞれ隣合うデータ線に接続し、ゲートをワ
ード線に接続した構成を備えることとする。

【００１２】ここで、例えば図１３または図１４にみら
れるように、複数の単一電子素子が、それぞれのソース
を共通のデータ線に接続し、その共通のデータ線を挟ん
で隣合うデータ線にそれぞれのドレインを接続し、さら
にそれぞれのゲートを共通のワード線に接続する構成を
備えるようにすることもできる。

【００１３】あるいは例えば図１５または図１６にみら
れるように、上記複数の単一電子素子の複数組がさらに
ワード線を共通にする構成を備えるようにすれば、同一
のゲート電極で複数の素子を制御することができる。

【００１４】また、上記目的を達成するための本発明の
単一電子素子の製造方法では、チャネル層を形成する工
程として、例えば図１の（ａ）図にみられるように、シ
リコン基板１０１上に、その基板の表面層を形成させる
第１の絶縁膜１０２と、チャネル層の下地膜としてチャ
ネル層の幅に相当する厚さの第２の絶縁膜１０３と、そ
の第２の絶縁膜よりエッチングレートの遅い第３の絶縁
膜１０４とを順次形成する工程と、第２、第３の絶縁膜
を所定の形状に加工する工程と、第２の絶縁膜１０３の
側壁をエッチングして、第３の絶縁膜１０４のエッジ部
分より後退させてコの字形の断面形状を形成する工程
と、（ｂ）図にみられるように、上記絶縁膜上に多結晶
シリコン膜１０５を形成する工程と、（ｃ）図にみられ
るように、異方性ドライエッチングにより上記多結晶シ
リコン膜１０５をエッチングして、第２の絶縁膜の側壁
に多結晶シリコン膜１０５（ａ）、１０５（ｂ）を残す
工程を少なくとも含むこととする。

【００１５】さらに上記目的を達成するための本発明の
半導体記憶装置の製造方法としては、複数のデータ線
と、これに交叉するワード線と、その交叉する位置に記
憶素子を有するメモリアレー構成の半導体記憶装置の製
造方法において、上記記憶素子の形成工程に、例えば図
８、図１４にみられるように、上記本発明の単一電子素
子の製造方法の工程を含むこととする。

【００１６】

【作用】本発明の単一電子素子の構成では、ソースとド
レインをまたぎ、かつチャネル層の幅に相当する厚さの
絶縁膜をチャネル層形成の下地として、その側壁にチャ
ネル層を形成した構造を備えるものであり、このため本
発明によれば、超薄膜多結晶シリコン膜の幅を下地の絶
縁膜の膜厚により制御できるようになる。したがって１
００ｎｍ以下の幅でも極めて容易に形成することが可能
になる。また、通常の光リソグラフィー、およびエキシ
マレーザリソグラフィー技術が適用できるので、量産性
が飛躍的に向上する。この場合、絶縁膜の側壁における
チャネル層の形成については、本発明の単一電子素子の
製造方法で、チャネル層形成の下地となる第２の絶縁膜
の上に、これよりエッチングレートの遅い第３の絶縁膜
を形成することにより、これらの絶縁膜を所定の形状に
加工した後のエッチングにより、第３の絶縁膜のエッジ
部分より第２の絶縁膜を後退させてコの字形の断面形状
を容易に形成することが可能になる。そしてこれによ
り、これらの絶縁膜面に対するその後の多結晶シリコン
膜の形成、および異方性ドライエッチングにより、コの
字形のチャネル層が下地の絶縁膜の側壁に残ることとな
り、チャネル層が容易に形成されることになる。以上の
ように、本発明によれば、１００ｎｍ以下の幅のチャネ
ル層も容易に形成できることから、単一電子素子のみな
らずこれを用いた半導体記憶装置の構成も容易になる。

【００１７】

【実施例】

（実施例１）以下、図１を用いて本発明のチャネル形成
の第１の実施例を説明する。先ず図１（ａ）において、
最初にＰ型、(100)単結晶Ｓｉ基板101を1000℃の水蒸気
雰囲気中で熱酸化して、厚さ５００ｎｍのＳiＯ₂膜102
を形成した後、ＣＶＤ法により１００ｎｍのＳiＯ₂膜10
3、３０ｎｍのＳi₃Ｎ₄膜104を順次堆積する。本実施例
では、ＳiＯ₂膜103はモノシラン(ＳiＨ₄)と亜酸化窒素
(Ｎ₂Ｏ)を用いて７５０℃の温度で、Ｓi₃Ｎ₄膜104はジ
クロルシラン(ＳiＨ₂Ｃｌ₂)とアンモニア(ＮＨ₃)を用い
て７７０℃の温度で堆積を行った。次に、周知の光リソ
グラフィーおよびドライエッチング法により、上記Ｓi₃
Ｎ₄104／ＳiＯ₂103積層膜を順次エッチングした後、１
％のＨＦ水溶液により上記ＳiＯ₂膜103の側壁部をエッ
チングしてＳi₃Ｎ₄膜104パターンエッジよりも後退させ
る。この場合に、Ｓi₃Ｎ₄104はＳiＯ₂103よりエッチン
グレートが遅いので、エッチングによりＳiＯ₂膜の側壁
がＳi₃Ｎ₄膜のエッジ部分より後退する。本実施例にお
いては、約１５ｎｍの後退をエッチングにより行った。
続いて、図１（ｂ）において、ＣＶＤ法により厚さ４ｎ
ｍの非晶質Ｓi膜を堆積した後、８００℃の窒素雰囲気
中で熱処理を行い、非晶質Ｓi膜を多結晶Ｓi膜105に変
換する。本実施例では非晶質Ｓi膜の堆積にモノシラン
(ＳiＨ₄)を用い５２０℃の温度で堆積を行ったが、ジシ
ラン(Ｓi₂Ｈ₆)を用いることも無論可能である。次に、
図１（ｃ）において、異方性ドライエッチング法により
上記多結晶Ｓi膜105をエッチングする。異方性ドライエ
ッチングによれば、Ｓi₃Ｎ₄膜104でマスクとなっている
部分はエッチングされないので、ＳiＯ₂膜103パターン
側壁部には、ほぼＳiＯ₂膜厚分の多結晶Ｓi膜パターン1
05(a),105(b)が形成される。本実施例で重要なことは、
超薄膜多結晶Ｓi105の膜厚分以上にＳi₃Ｎ₄膜104パター
ンエッジからＳiＯ₂膜103を後退させることである。Ｓi
Ｏ₂膜103を後退させない方法、つまりＳi₃Ｎ₄膜104をマ
スクとして用いない場合は、ＳiＯ₂膜103側壁の多結晶
Ｓi膜105もエッチングされてしまうので所望の幅を確保
出来ない。本方法によれば、１００ｎｍ以下の幅を制御
性良く形成出来ること、および超薄膜多結晶Ｓi膜105の
断面形状がコの字型になることが大きな特徴である。

【００１８】（実施例２）次に、本発明の第２のチャネ
ル形成の実施例を図２を用いて説明する。図２（ａ）に
おいて、実施例１と同様の方法で、単結晶Ｓi基板201上
に５００ｎｍのＳiＯ₂膜202、ＳiＯ₂膜203、およびＳi₃
Ｎ₄膜204を形成した後、Ｓi₃Ｎ₄204／ＳiＯ₂203積層膜
をパターンニングする。この後、１％ＨＦ水溶液を用い
て露出したＳiＯ₂膜203側壁部を１５ｎｍエッチングす
る。続いて、図２（ｂ）において、ＣＶＤ法により４ｎ
ｍの非晶質Ｓi膜、および１０ｎｍのＳiＯ₂膜206を順次
堆積する(図２(b))。上記非晶質Ｓi膜は、１０ｎｍのＳ
iＯ₂膜206を堆積する際、炉内の温度(７５０℃)により
多結晶Ｓi膜205に変換される。次に、図２（ｃ）におい
て、異方性ドライエッチング法により上記ＳiＯ₂膜20
6、および多結晶Ｓi膜205を順次エッチングして、ＳiＯ
₂膜203パターン側壁に多結晶Ｓi膜205を残す。本方法に
よれば、多結晶Ｓi膜205のエッチングの際、１０ｎｍの
ＳiＯ₂膜206が保護膜となるので、プラズマダメージや
汚染等の混入が全く無い良質の多結晶Ｓi膜205を得るこ
とが出来る。

【００１９】（実施例３）次に、図３を用いて本発明の
チャネル形成の第３の実施例を説明する。図３（ａ）に
おいて、Ｐ型、(100)単結晶Ｓｉ基板301を１０００℃の
水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳiＯ₂
膜302を形成した後、ＣＶＤ法により５０ｎｍのＳi₃Ｎ₄
膜303、５０ｎｍのＳiＯ₂膜304、３０ｎｍのＳi₃Ｎ₄膜3
05を順次堆積する。次に、周知の光リソグラフィーおよ
びドライエッチング法により、上記Ｓi₃Ｎ₄305／ＳiＯ₂
304積層膜を順次エッチングした後、１％のＨＦ水溶液
により上記ＳiＯ₂膜304の側壁部をエッチングしてＳi₃
Ｎ₄膜305よりも後退させる。本実施例においては、約１
０ｎｍのエッチングを行った。続いて、８００℃のアン
モニア(ＮＨ₃)雰囲気中で１０分間の熱処理を行い、Ｃ
ＶＤ-ＳiＯ₂膜304膜の側壁部を窒化する。次に、図３
（ｂ）において、ＣＶＤ法により厚さ２.５ｎｍの非晶
質Ｓi膜を堆積した後、短時間ランプアニール法を用い
て９００℃、３０秒の窒素雰囲気中で熱処理を行い、非
晶質Ｓi膜を多結晶Ｓi膜306に変換する。本実施例では
非晶質Ｓi膜の堆積にジシラン(Ｓi₂Ｈ₆)を用い４５０℃
の温度で堆積を行った。ＣＶＤ法により堆積する薄いＳ
i膜は、下地表面の核発生密度と密接な関係があり核発
生密度の小さい膜上では薄い連続膜を得ることが出来な
い。一般に、ＳiＯ₂膜上に比べＳi₃Ｎ₄膜上に堆積する
方が薄い連続膜が得られるため、超薄膜Ｓi膜の下地膜
としてはＳiＯ₂膜は好ましくない。しかし、Ｓi膜を堆
積する前にアンモニア雰囲気中で熱窒化を行えば、下地
膜種に依らず薄い連続膜を得ることが可能となる。本実
施例では、Ｓi₃Ｎ₄305/ＳiＯ₂304のパターニングを行っ
た後に、アンモニアによる窒化処理を行ったが、ＳiＯ₂
304堆積直後に窒化処理を行っても同様な結果が得られ
る。一方、多結晶Ｓi膜のグレインサイズは、膜厚と結
晶化方法によって大きく異なる。より小さいグレインサ
イズを得るには、Ｓi膜厚を薄くすること、および高温
短時間で結晶化する方法が有効である。本実施例で作製
した多結晶Ｓi膜306のグレインサイズは、３〜８ｎｍと
非常に微細な結晶粒が得られた。次に、図３（ｃ）にお
いて、実施例２と同様の方法で、多結晶Ｓi膜306のエッ
チングの保護膜となるＣＶＤ-ＳiＯ₂膜307を１０ｎｍ堆
積した後、異方性ドライエッチング法により上記ＣＶＤ
-ＳiＯ₂307/多結晶Ｓi膜306を順次エッチングして、窒
化したＳiＯ₂膜204パターン側壁に多結晶Ｓi膜306を残
す。

【００２０】（実施例４）次に、第４の実施例として、
実施例１、３で示した方法を用いて試作した超薄膜多結
晶Ｓiトランジスタの実施例を示す(図４〜図８、図13〜
図14)。図４〜図８に本実施例の製作工程を、また図１
３に、本実施例で試作した超薄膜多結晶Ｓiトランジス
タのメモリアレー部の等価回路図を、図１４にそのメモ
リアレー部の平面レイアウト図をそれぞれ示す。図４、
図１４において、Ｐ型、(100)単結晶Ｓi基板401を熱酸
化して、５００ｎｍのＳiＯ₂膜402を形成した後、ＣＶ
Ｄ法により５０ｎｍのＳi₃Ｎ₄膜403、および高濃度にリ
ンを含んだ７０ｎｍのリンドープ多結晶Ｓi膜404を順次
堆積する。続いて、クリプトンフロライド(KrF)エキシ
マレーザリソグラフィーおよびドライエッチング法によ
り、上記リンドープ多結晶Ｓi膜404をパターンニングし
て、多結晶Ｓiトランジスタのソース、ドレインとなる
共通ソース線404(a),601、およびデータ線404(b),602
(a),602(b)を形成する。本実施例においては、上記リン
ドープ多結晶Ｓi膜404,601,602の堆積にモノシラン(Ｓi
Ｈ₄)とフォスフィン(PH₃)ガスを用い、６００℃の温度
で堆積を行った。この後、ＣＶＤ法により７０ｎｍのＳ
iＯ₂膜405、３０ｎｍのＳi₃Ｎ₄膜406を順次堆積した
後、共通ソース線404(a),601、データ線404(b),602,(a)
(b)に直交するようにＳi₃Ｎ₄406/ＳiＯ₂405積層膜のパ
ターンニングを行う。

【００２１】次に、図５、図１４において、１％のフッ
酸水溶液を用いて上記７０ｎｍのＳiＯ₂膜405の側壁部
をエッチングしてＳi₃Ｎ₄膜406パターンエッジから約１
５ｎｍ後退させた後、７５０℃のアンモニア雰囲気中で
熱処理を行いＳiＯ₂膜405の側壁部を窒化処理する。続
いて、ＣＶＤ法を用いて約３ｎｍの非晶質Ｓi膜を堆積
した後、短時間アニール法により９００℃、３０秒の熱
処理を行い上記非晶質Ｓi膜を多結晶Ｓi膜407,603に変
換する。本実施例においては、上記非晶質Ｓi膜の堆積
にモノシラン(ＳiＨ₄)を用い、５００℃の温度で堆積を
行った。

【００２２】次に、図６、図１４において、異方性ドラ
イエッチング法により多結晶Ｓi膜407,603をエッチング
する。Ｓi₃Ｎ₄膜406がマスクとなっている部分はエッチ
ングされないため、Ｓi₃Ｎ₄406/ＳiＯ₂405積層膜周辺
は、厚さ約３ｎｍ、幅７０ｎｍ程度の多結晶Ｓi膜407の
パターンが形成される。

【００２３】次に、図７、図１４において、エキシマリ
ソグラフィー法により所定の形状にホトレジストパター
ン408を形成した後、等法性ドライエッチング技術によ
り多結晶Ｓi膜407の不要な部分(図７（ｂ）で共通ソー
ス線404(a)、データ線404(b)の配線と平行する405の両
端部分、および図１４のチャネル層除去部分)をエッチ
ングする。この工程で、多結晶Ｓi膜パターン407(a),40
7(b)，603は個々に絶縁されることになる。次に、酸素
プラズマアッシャ処理を行い、ホトレジストパターン40
8を除去した後、稀フッ酸水溶液によりウエーハ表面の
洗浄を行う。

【００２４】次に、図８、図１４において、ＣＶＤ法に
よりゲート絶縁膜409となるＳiＯ₂膜409を２０ｎｍ、ゲ
ート電極410,604となるリンドープ多結晶Ｓi膜410,604
を５０ｎｍ堆積した後、エキシマレーザリソグラフィー
およびドライエッチング法により上記リンドープ多結晶
Ｓi膜410,604パターンニングしてワード線(ゲート電極)
410(a),410(b),604とする。

【００２５】図１３、図１４において、共通ソース線60
1、データ線602(a),(b)、およびワード線604のパターン
ニングには、ＫｒＦエキシマレーザリソグラフィーと位
相シフト技術を適用し、最小加工寸法０.１６μｍ(ピッ
チ０.３２μｍ)のライン／スペースを実現した。また、
チャネルが形成される超薄膜多結晶Ｓi膜603の線幅は、
光リソグラーフィー解像限界以下の７０ｎｍを達成し
た。

【００２６】（実施例５）次に、図９〜図１２、図１５
〜図１６を用いて本発明の第５の実施例を示す。図９〜
図１２に本実施例の製作工程を、また図１５に、本実施
例で試作した超薄膜多結晶Ｓiトランジスタのメモリア
レー部の等価回路図を、図１６にそのメモリアレー部の
平面レイアウト図を示す。図９において、実施例３と同
様の方法で、単結晶Ｓi基板501上に５００ｎｍのＳiＯ₂
膜502、５０ｎｍのＣＶＤ-Ｓi₃Ｎ₄膜503、および５０ｎ
ｍのリンドープ多結晶Ｓi膜504を形成した後、上記リン
ドープ多結晶Ｓi膜504をパターンニングして共通ソース
線504(a),701、データ線504(b),702(a),(b)とする。次
に、５０ｎｍのＣＶＤ-ＳiＯ₂膜505、３０ｎｍのＣＶＤ
-Ｓi₃Ｎ₄膜506を順次堆積した後、Ｓi₃Ｎ₄506/ＳiＯ₂50
5/Ｓi₃Ｎ₄503積層絶縁膜を所定の形状に加工する。続い
て、１％フッ酸水溶液で積層絶縁膜のＳiＯ₂膜505側壁
部分をエッチングして、パターンエッジより２０ｎｍ後
退させる。この後、７５０℃のアンモニア雰囲気中で１
０分間の熱処理を行い、ＳiＯ₂膜505側壁部分の窒化を
行う。

【００２７】次に、図１０、図１６において、ジシラン
(Ｓi₂Ｈ₆)の熱分解を用いたＣＶＤ法により、６ｎｍの
非晶質Ｓi膜を堆積した後、ランプ加熱による短時間酸
化法により上記非晶質Ｓi膜を酸化して多結晶Ｓi膜507,
703に変換すると共に、６ｎｍのＳiＯ₂膜508を形成す
る。本実施例においては、上記ＳiＯ₂膜508を１０００
℃の乾燥酸素雰囲気により形成した。このＳiＯ₂膜508
の形成により、多結晶Ｓi膜507,703の膜厚は堆積時の７
ｎｍから３ｎｍへ薄膜化されると同時に、多結晶Ｓi膜5
07,703のドライエッチングによるダメージ、汚染等の保
護膜となる。次に、多結晶Ｓi膜507,703のエッチングの
保護膜となるＳiＯ₂508膜、および多結晶Ｓi膜507,703
を順次エッチングして、窒化したＳiＯ₂膜505パターン
側壁に多結晶Ｓi膜507,703を残す。

【００２８】次に、図１１、図１６において、１％希フ
ッ酸水溶液により、上記多結晶Ｓi膜507上のＳiＯ₂508
膜を除去した後、実施例４と同様にエキシマリソグラフ
ィー法により所定の形状にホトレジストパターンを形成
し、等法性ドライエッチング技術により多結晶Ｓi膜50
7,703の不要な部分(図１１では共通ソース線504(a)、デ
ータ線504(b)の配線と平行する505の両端部分および図
１６のチャネル層除去部分)をエッチングする。この工
程で、多結晶Ｓi膜パターン507(a),507(b),703は個々に
絶縁されることになる。

【００２９】次に図１２、図１６において、ＣＶＤ法に
よりゲート絶縁膜509となるＳiＯ₂膜509を２０ｎｍ、ゲ
ート電極510,704となるリンドープ多結晶Ｓi膜510,704
を５０ｎｍ堆積した後、エキシマレーザリソグラフィー
およびドライエッチング法により上記リンドープ多結晶
Ｓi膜510,704パターンニングしてワード線(ゲート電極)
510,704とする。

【００３０】図１５、図１６に示すように、本実施例で
は、１つのゲート電極(ワード線)704で、独立した２つ
のトランジスタが動作するようになっている。すなわ
ち、ドレイン電流はしきい値の低いトランジスタの方で
律速するようになるため、トランジスタ１つの場合に比
べ素子間のしきい値のバラツキを低減することができ
る。また、本実施例では２つのトランジスタを同一ゲー
ト電極で制御するようにしたが、２つ以上の制御も可能
である。また、チャネルが形成される超薄膜多結晶Ｓi
膜703の線幅は、光リソグラーフィー解像限界以下の５
０ｎｍを達成した。

【００３１】

【発明の効果】本発明の単一電子素子によれば、超薄膜
多結晶Ｓi膜の幅を下地の絶縁膜の膜厚により制御でき
るため、１００ｎｍ以下の幅でも極めて容易に制御でき
る。また、通常の光リソグラフィー、およびエキシマレ
ーザリソグラフィー技術が適用できるので、量産性が飛
躍的に向上する。したがって、単一電子素子を用いた半
導体記憶素子を容易に構成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図。

【図２】本発明の第２の実施例を示す断面図。

【図３】本発明の第３の実施例を示す断面図。

【図４】本発明の第４の実施例を示す平面図および断面
図。

【図５】本発明の第４の実施例を示す平面図および断面
図。

【図６】本発明の第４の実施例を示す平面図および断面
図。

【図７】本発明の第４の実施例を示す平面図および断面
図。

【図８】本発明の第４の実施例を示す平面図および断面
図。

【図９】本発明の第５の実施例を示す平面図および断面
図。

【図10】本発明の第５の実施例を示す平面図および断面
図。

【図11】本発明の第５の実施例を示す平面図および断面
図。

【図12】本発明の第５の実施例を示す平面図および断面
図。

【図13】本発明の第４の実施例を示すメモリアレー部の
等価回路図。

【図14】本発明の第４の実施例を示すメモリアレー部の
平面レイアウト図。

【図15】本発明の第５の実施例を示すメモリアレー部の
等価回路図。

【図16】本発明の第５の実施例を示すメモリアレー部の
平面レイアウト図。

【図17】従来方法を説明する平面図および断面図。

【図18】単一電子素子の説明を行う補足図。

【図19】単一電子素子の問題点の説明を行う補足図。

【符号の説明】

101,201,301,401,501,801………………結晶Ｓi基板 102,202,302,402,502,802………………Ｓi熱酸化膜 103,203,304,405,505……………………ＣＶＤ-ＳiＯ₂ 104,204,303,305403,406,503,506………ＣＶＤ-Ｓi₃Ｎ₄ 105,205,306,407,507,804………………超薄膜多結晶Ｓi
(チャネル層) 409,509,805………………………………ゲート酸化膜 410,510,604,704,806……………………ゲート電極(ワー
ド線) 404(a),504(a),601,701,803(a)…………ソース(共通ソ
ース線) 404(b),504(b),602,702,803(b)…………ドレイン(デー
タ線）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/66 9276−4ＭＨ０１Ｌ 27/10 ６８１Ｂ 29/78 29/78 ３０１Ｊ

Claims

【特許請求の範囲】

【請求項１】ソースとドレインに接続された薄い多結晶
シリコン膜のチャネル層を有する絶縁ゲート型電界効果
トランジスタとしての単一電子素子において、上記ソースとドレインをまたぎ、かつチャネル層の幅に
相当する厚さの絶縁膜を有し、その側壁に上記チャネル
層を形成したことを特徴とする単一電子素子。
【請求項２】請求項１記載の単一電子素子において、上
記チャネル層の膜厚が１０ｎｍ以下で、チャネル層の幅
が１００ｎｍ以下であることを特徴とする単一電子素
子。
【請求項３】請求項１または請求項２記載の単一電子素
子において、上記チャネル層の断面形状がコの字形であ
ることを特徴とする単一電子素子。
【請求項４】請求項１から請求項３の何れかに記載の単
一電子素子において、上記チャネル層の下地の絶縁膜の
チャネル層に接する表面に、窒素原子が含まれているこ
とを特徴とする単一電子素子。
【請求項５】請求項１から請求項４の何れかに記載の単
一電子素子において、上記チャネル層の表面に保護膜と
しての絶縁膜を備えることを特徴とする単一電子素子。
【請求項６】複数のデータ線と、これに交叉するワード
線と、その交叉する位置に記憶素子を有するメモリアレ
ー構成の半導体記憶装置において、上記記憶素子が請求項１から請求項５の何れかに記載の
単一電子素子であり、該単一電子素子のソースとドレイ
ンをそれぞれ隣合うデータ線に接続し、ゲートをワード
線に接続した構成を備えることを特徴とする半導体記憶
装置。
【請求項７】請求項６記載の半導体記憶装置において、
複数の単一電子素子が、それぞれのソースを共通のデー
タ線に接続し、該共通のデータ線を挟んで隣合うデータ
線にそれぞれのドレインを接続し、さらにそれぞれのゲ
ートを共通のワード線に接続する構成を備えることを特
徴とする半導体記憶装置。
【請求項８】請求項７記載の半導体記憶装置において、
上記複数の単一電子素子の複数組がさらにワード線を共
通にする構成を備えることを特徴とする半導体記憶装
置。
【請求項９】シリコン基板上に、その基板の表面層を形
成させる第１の絶縁膜と、チャネル層の下地膜としてチ
ャネル層の幅に相当する厚さの第２の絶縁膜と、その第
２の絶縁膜よりエッチングレートの遅い第３の絶縁膜と
を順次形成する工程と、第２、第３の絶縁膜を所定の形
状に加工する工程と、第２の絶縁膜の側壁をエッチング
して、第３の絶縁膜のエッジ部分より後退させてコの字
形の断面形状を形成する工程と、上記絶縁膜上に多結晶
シリコン膜を形成する工程と、異方性ドライエッチング
により上記多結晶シリコン膜をエッチングして、第２の
絶縁膜の側壁に多結晶シリコン膜を残す工程を少なくと
も含むことを特徴とする単一電子素子の製造方法。
【請求項１０】複数のデータ線と、これに交叉するワー
ド線と、その交叉する位置に記憶素子を有するメモリア
レー構成の半導体記憶装置の製造方法において、上記記
憶素子の形成工程に、請求項９記載の単一電子素子の製
造方法の工程を含むことを特徴とする半導体記憶装置の
製造方法。