JPH08331184A - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JPH08331184A JPH08331184A JP7136730A JP13673095A JPH08331184A JP H08331184 A JPH08331184 A JP H08331184A JP 7136730 A JP7136730 A JP 7136730A JP 13673095 A JP13673095 A JP 13673095A JP H08331184 A JPH08331184 A JP H08331184A
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- JP
- Japan
- Prior art keywords
- phase
- circuit
- output
- pulse
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＤＰＬＬ回路を用いたクロック抽出回路に関
し、受信データに同期したクロックを迅速かつ安定して
抽出することを目的とする。 【構成】 位相比較器、位相カウンタおよび位相制御部
からなるＤＰＬＬ回路のループ内に、受信データを検出
して位相比較器に供給するパルス検出回路と、受信デー
タに同期してパルス有効期間信号を出力するパルス有効
期間出力回路と、パルス有効期間信号をスイッチ信号と
して位相比較器の出力を位相カウンタに供給制御するス
イッチ回路とを設けてなる。
し、受信データに同期したクロックを迅速かつ安定して
抽出することを目的とする。 【構成】 位相比較器、位相カウンタおよび位相制御部
からなるＤＰＬＬ回路のループ内に、受信データを検出
して位相比較器に供給するパルス検出回路と、受信デー
タに同期してパルス有効期間信号を出力するパルス有効
期間出力回路と、パルス有効期間信号をスイッチ信号と
して位相比較器の出力を位相カウンタに供給制御するス
イッチ回路とを設けてなる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル位相同期ル
ープ回路を用いたクロック抽出回路に関し、とくにＩＳ
ＤＮ網に接続されるＳインターフェイス回路のクロック
抽出回路に関する。
ープ回路を用いたクロック抽出回路に関し、とくにＩＳ
ＤＮ網に接続されるＳインターフェイス回路のクロック
抽出回路に関する。
【０００２】
【従来の技術】従来、ＩＳＤＮ−Ｓインターフェイス回
路では、ＩＳＤＮ網から伝送されて来るデータを受信す
るために受信データから同期クロックを抽出してデータ
受信を行っている。そして、受信データに同期したクロ
ックを抽出するためディジタル位相同期ループ（以下、
ＤＰＬＬ、という）回路を使用することが多い。
路では、ＩＳＤＮ網から伝送されて来るデータを受信す
るために受信データから同期クロックを抽出してデータ
受信を行っている。そして、受信データに同期したクロ
ックを抽出するためディジタル位相同期ループ（以下、
ＤＰＬＬ、という）回路を使用することが多い。
【０００３】図５は、従来のＤＰＬＬ回路のブロック図
である。同図において、位相比較器１１は受信データの
位相と出力クロックの位相とを比較して位相差を出力す
る。出力された位相差は位相カウンタ１２で「位相進
み」または「位相遅れ」を計数され累積カウントされ
る。
である。同図において、位相比較器１１は受信データの
位相と出力クロックの位相とを比較して位相差を出力す
る。出力された位相差は位相カウンタ１２で「位相進
み」または「位相遅れ」を計数され累積カウントされ
る。
【０００４】位相制御部１３は位相カウンタ１２のカウ
ント値が予め設定した設定値Ｋになったとき、出力クロ
ックの位相を「進め」たり「遅らせ」たりして受信デー
タに同期した出力クロックを発生する。
ント値が予め設定した設定値Ｋになったとき、出力クロ
ックの位相を「進め」たり「遅らせ」たりして受信デー
タに同期した出力クロックを発生する。
【０００５】ＤＰＬＬ回路の追従時間および安定度は設
定値Ｋによって決まる。設定値Ｋが大きいほどノイズお
よびジッタ等に対して安定したクロックを抽出すること
ができ、大きすぎると同期外れを生じる。
定値Ｋによって決まる。設定値Ｋが大きいほどノイズお
よびジッタ等に対して安定したクロックを抽出すること
ができ、大きすぎると同期外れを生じる。
【０００６】
【発明が解決しようとする課題】ところで、ＩＳＤＮ網
の基本インターフェイスでは、伝送符号に１００％デュ
ーティのＡＭＩ符号が採用されている。図６に、この符
号化則を示す。同図に示すように、ＡＭＩ符号はデータ
「０」を＋の振幅と−の振幅とに交互に対応させて表
し、データ「１」を振幅なしに対応させている。そし
て、＋側の基準電圧で「＋０ディジタル信号」を抽出
し、−側の基準電圧で「−０ディジタル信号」を抽出し
ている。
の基本インターフェイスでは、伝送符号に１００％デュ
ーティのＡＭＩ符号が採用されている。図６に、この符
号化則を示す。同図に示すように、ＡＭＩ符号はデータ
「０」を＋の振幅と−の振幅とに交互に対応させて表
し、データ「１」を振幅なしに対応させている。そし
て、＋側の基準電圧で「＋０ディジタル信号」を抽出
し、−側の基準電圧で「−０ディジタル信号」を抽出し
ている。
【０００７】従って、受信データに同期したクロックを
抽出するためには、受信データにデータ「０」が含まれ
ていなければならず、データ「１」だけでは同期クロッ
クは抽出できない。
抽出するためには、受信データにデータ「０」が含まれ
ていなければならず、データ「１」だけでは同期クロッ
クは抽出できない。
【０００８】このため、ＤＰＬＬ回路を使用する場合、
追従時間および安定度を定める設定値Ｋの値は、受信デ
ータ中にデータ「０」が最も少ない場合を最悪値として
設定している。つまり、少ない「０」の数でも早く追従
できるように設定値Ｋの値を小さく設定している。しか
し、設定値Ｋの値が小さいと追従時間は短いが、ノイズ
やジッタ等に対する安定度は十分でなくなる。
追従時間および安定度を定める設定値Ｋの値は、受信デ
ータ中にデータ「０」が最も少ない場合を最悪値として
設定している。つまり、少ない「０」の数でも早く追従
できるように設定値Ｋの値を小さく設定している。しか
し、設定値Ｋの値が小さいと追従時間は短いが、ノイズ
やジッタ等に対する安定度は十分でなくなる。
【０００９】本発明の目的は、ＩＳＤＮ網の基本インタ
ーフェイスにおいて、受信データに同期したクロックを
速やかに、かつ安定して抽出することができるクロック
抽出回路を提供することにある。
ーフェイスにおいて、受信データに同期したクロックを
速やかに、かつ安定して抽出することができるクロック
抽出回路を提供することにある。
【００１０】
【課題を解決するための手段】本願の第１の発明に係る
クロック抽出回路は、受信データおよび出力クロック間
の位相を比較してその位相差を出力する位相比較器と、
位相差を計数して累積する位相カウンタと、位相カウン
タのカウント値を位相制御情報として出力クロックの位
相を制御する位相制御部とからなるディジタル位相同期
ループ回路において、受信データを検出して位相比較器
に供給するパルス検出回路と、受信データに同期してパ
ルス有効期間信号を出力するパルス有効期間出力回路
と、パルス有効期間信号をスイッチ信号として位相差を
位相カウンタに供給制御するスイッチ回路とを設けてな
る。
クロック抽出回路は、受信データおよび出力クロック間
の位相を比較してその位相差を出力する位相比較器と、
位相差を計数して累積する位相カウンタと、位相カウン
タのカウント値を位相制御情報として出力クロックの位
相を制御する位相制御部とからなるディジタル位相同期
ループ回路において、受信データを検出して位相比較器
に供給するパルス検出回路と、受信データに同期してパ
ルス有効期間信号を出力するパルス有効期間出力回路
と、パルス有効期間信号をスイッチ信号として位相差を
位相カウンタに供給制御するスイッチ回路とを設けてな
る。
【００１１】本願の第２の発明に係るクロック抽出回路
は、受信データおよび出力クロック間の位相を比較して
その位相差を出力する位相比較器と、位相差を計数して
累積する位相カウンタと、位相カウンタのカウント値を
位相制御情報として出力クロックの位相を制御する位相
制御部とからなるディジタル位相同期ループ回路におい
て、受信データが＋振幅と−振幅を交互に対応させてデ
ータ「０」を表し振幅なしに対応させてデータ「１」を
表すディジタル信号からなり、＋振幅のデータ「０」を
抽出する第１のレシーバ回路および−振幅のデータ
「０」を抽出する第２のレシーバ回路と、第１および第
２のレシーバ回路の出力から受信データに同期した立ち
上がりエッジ信号を出力する第１および第２のパルス検
出回路と、第１および第２のパルス検出回路の出力をト
リガとしてパルス有効期間信号を出力する第１および第
２のパルス有効期間出力回路と、第１および第２のパル
ス検出回路から出力されるエッジ信号を合成して位相比
較器に供給する第１のオア回路と、第１および第２のパ
ルス有効期間出力回路から出力されるパルス有効期間信
号を合成してスイッチ回路にスイッチ信号として供給す
る第２のオア回路とを設けてなる。
は、受信データおよび出力クロック間の位相を比較して
その位相差を出力する位相比較器と、位相差を計数して
累積する位相カウンタと、位相カウンタのカウント値を
位相制御情報として出力クロックの位相を制御する位相
制御部とからなるディジタル位相同期ループ回路におい
て、受信データが＋振幅と−振幅を交互に対応させてデ
ータ「０」を表し振幅なしに対応させてデータ「１」を
表すディジタル信号からなり、＋振幅のデータ「０」を
抽出する第１のレシーバ回路および−振幅のデータ
「０」を抽出する第２のレシーバ回路と、第１および第
２のレシーバ回路の出力から受信データに同期した立ち
上がりエッジ信号を出力する第１および第２のパルス検
出回路と、第１および第２のパルス検出回路の出力をト
リガとしてパルス有効期間信号を出力する第１および第
２のパルス有効期間出力回路と、第１および第２のパル
ス検出回路から出力されるエッジ信号を合成して位相比
較器に供給する第１のオア回路と、第１および第２のパ
ルス有効期間出力回路から出力されるパルス有効期間信
号を合成してスイッチ回路にスイッチ信号として供給す
る第２のオア回路とを設けてなる。
【００１２】
【作用】本願の第１および第２の発明に係るクロック抽
出回路は、位相比較器、位相カウンタおよび位相制御部
からなるＤＰＬＬ回路のループ内に、受信データの有無
を検出するパルス検出回路、このパルス検出回路の出力
に同期してパルス有効期間信号を出力するパルス有効期
間出力回路、パルス有効期間信号をスイッチ信号として
位相比較器の出力を位相カウンタへ供給するのを制御す
るスイッチ回路を設け、受信データが「１」（振幅な
し）の場合はスイッチ回路によって位相カウンタへの入
力を抑止する。これにより、設定値Ｋの値を、受信デー
タ中にデータ「０」が最も少ない場合を最悪値として決
める必要がなく、安定度が大きい設定値Ｋの値を設定で
きる。
出回路は、位相比較器、位相カウンタおよび位相制御部
からなるＤＰＬＬ回路のループ内に、受信データの有無
を検出するパルス検出回路、このパルス検出回路の出力
に同期してパルス有効期間信号を出力するパルス有効期
間出力回路、パルス有効期間信号をスイッチ信号として
位相比較器の出力を位相カウンタへ供給するのを制御す
るスイッチ回路を設け、受信データが「１」（振幅な
し）の場合はスイッチ回路によって位相カウンタへの入
力を抑止する。これにより、設定値Ｋの値を、受信デー
タ中にデータ「０」が最も少ない場合を最悪値として決
める必要がなく、安定度が大きい設定値Ｋの値を設定で
きる。
【００１３】
【実施例】図１は、本発明によるクロック抽出回路の一
実施例を示すブロック図である。同図において、レシー
バ回路１ａ，１ｂはＩＳＤＮ網から受信したＡＭＩ符号
を基準電圧と比較し、レシーバ回路１ａは＋０ディジタ
ル信号Ａａを、レシーバ回路１ｂは−０ディジタル信号
Ａｂを、それぞれ出力する。
実施例を示すブロック図である。同図において、レシー
バ回路１ａ，１ｂはＩＳＤＮ網から受信したＡＭＩ符号
を基準電圧と比較し、レシーバ回路１ａは＋０ディジタ
ル信号Ａａを、レシーバ回路１ｂは−０ディジタル信号
Ａｂを、それぞれ出力する。
【００１４】パルス検出部２ａ，２ｂは受信したＡＭＩ
符号からパルスの有無（すなわち、データ「０」）を検
出し、受信したディジタル信号の立ち上がりエッジに同
期したエッジ信号Ｂａ，Ｂｂを出力する。
符号からパルスの有無（すなわち、データ「０」）を検
出し、受信したディジタル信号の立ち上がりエッジに同
期したエッジ信号Ｂａ，Ｂｂを出力する。
【００１５】パルス有効期間出力回路３ａ，３ｂはパル
ス検出部２ａ，２ｂの出力信号Ｂａ，Ｂｂをトリガとし
て、例えば基準クロックを計数することにより、あるい
は１ショット・マルチバイブレータ等を使用することに
より、パルスが存在する期間を示すパルス有効期間信号
Ｃａ，Ｃｂを出力する。
ス検出部２ａ，２ｂの出力信号Ｂａ，Ｂｂをトリガとし
て、例えば基準クロックを計数することにより、あるい
は１ショット・マルチバイブレータ等を使用することに
より、パルスが存在する期間を示すパルス有効期間信号
Ｃａ，Ｃｂを出力する。
【００１６】オア回路４ａはパルス検出部２ａ，２ｂか
らのエッジ信号Ｂａ，Ｂｂを合成してエッジ信号Ｄとし
て位相比較器５に供給する。オア回路４ｂはパルス有効
期間出力回路３ａ，３ｂからのパルス有効期間信号Ｃ
ａ，Ｃｂを合成してパルス有効期間信号Ｅとしてスイッ
チ回路６に供給する。
らのエッジ信号Ｂａ，Ｂｂを合成してエッジ信号Ｄとし
て位相比較器５に供給する。オア回路４ｂはパルス有効
期間出力回路３ａ，３ｂからのパルス有効期間信号Ｃ
ａ，Ｃｂを合成してパルス有効期間信号Ｅとしてスイッ
チ回路６に供給する。
【００１７】位相比較器５は出力クロックＴと受信デー
タの立ち上がりエッジ信号Ｄの位相を基準クロックで計
数し、その計数値を位相差信号Ｆとして出力する。スイ
ッチ回路６はオア回路４ｂからのパルス有効期間信号Ｅ
をスイッチ信号として位相差信号Ｆの出力を制御する。
タの立ち上がりエッジ信号Ｄの位相を基準クロックで計
数し、その計数値を位相差信号Ｆとして出力する。スイ
ッチ回路６はオア回路４ｂからのパルス有効期間信号Ｅ
をスイッチ信号として位相差信号Ｆの出力を制御する。
【００１８】位相カウンタ７はスイッチ回路６を通じて
位相比較器５から供給される位相差信号Ｆを出力クロッ
ク毎に累積カウントする。位相制御部８は位相カウンタ
７のカウント値Ｇを基に出力クロックＴの位相を制御す
る。
位相比較器５から供給される位相差信号Ｆを出力クロッ
ク毎に累積カウントする。位相制御部８は位相カウンタ
７のカウント値Ｇを基に出力クロックＴの位相を制御す
る。
【００１９】基準クロック回路９は出力クロックＴの位
相を制御する基になるクロック信号ＣＫを出力するもの
で、位相差もこれを基に出力され、受信データのＮ分の
一の値を取る。ここでは受信データの４０分の一の値で
ある。
相を制御する基になるクロック信号ＣＫを出力するもの
で、位相差もこれを基に出力され、受信データのＮ分の
一の値を取る。ここでは受信データの４０分の一の値で
ある。
【００２０】次に、図２および図３に示す波形図を参照
しながら、本実施例の動作について説明する。ＩＳＤＮ
網からの受信ＡＭＩ符号は、２つのレシーバ回路１ａ，
１ｂに入力され、それぞれコンパレータ回路で＋０の受
信ディジタル信号Ａａ、−０の受信ディジタル信号Ａｂ
に変換される。
しながら、本実施例の動作について説明する。ＩＳＤＮ
網からの受信ＡＭＩ符号は、２つのレシーバ回路１ａ，
１ｂに入力され、それぞれコンパレータ回路で＋０の受
信ディジタル信号Ａａ、−０の受信ディジタル信号Ａｂ
に変換される。
【００２１】次いで、パルス検出部２ａ，２ｂで基準ク
ロックを用いて＋０の受信ディジタル信号Ａａから立ち
上がりエッジ信号Ｂａを検出し、−０の受信ディジタル
信号Ａｂから立ち上がりエッジ信号Ｂｂを検出する。
ロックを用いて＋０の受信ディジタル信号Ａａから立ち
上がりエッジ信号Ｂａを検出し、−０の受信ディジタル
信号Ａｂから立ち上がりエッジ信号Ｂｂを検出する。
【００２２】次いで、パルス有効期間出力回路３ａ，３
ｂで立ち上がりエッジ信号Ｂａ，Ｂｂをトリガとして１
受信データ幅の４０基準クロック期間の信号Ｃａ，Ｃｂ
を出力する。そして、オア回路４ｂはパルス有効期間を
示す信号Ｃａ，Ｃｂを合成して１つのパルス有効期間信
号Ｅを生成する。また、オア回路４ａは立ち上がりエッ
ジ信号Ｂａ，Ｂｂを合成して１つの立ち上がりエッジ信
号Ｄを生成する。
ｂで立ち上がりエッジ信号Ｂａ，Ｂｂをトリガとして１
受信データ幅の４０基準クロック期間の信号Ｃａ，Ｃｂ
を出力する。そして、オア回路４ｂはパルス有効期間を
示す信号Ｃａ，Ｃｂを合成して１つのパルス有効期間信
号Ｅを生成する。また、オア回路４ａは立ち上がりエッ
ジ信号Ｂａ，Ｂｂを合成して１つの立ち上がりエッジ信
号Ｄを生成する。
【００２３】つまり、受信したＡＭＩ符号からデータ
「０」の＋側の振幅と−側の振幅の立ち上がりエッジ位
置を個々に検出し、またパルス有効期間を個々に出力
し、それぞれオア回路４ａ，４ｂで合成して１つの受信
データの立ち上がりエッジ信号Ｄと、１つのパルス有効
期間信号Ｅを生成する。
「０」の＋側の振幅と−側の振幅の立ち上がりエッジ位
置を個々に検出し、またパルス有効期間を個々に出力
し、それぞれオア回路４ａ，４ｂで合成して１つの受信
データの立ち上がりエッジ信号Ｄと、１つのパルス有効
期間信号Ｅを生成する。
【００２４】オア回路４ａで生成された受信データの立
ち上がりエッジ信号Ｄは、位相比較器５で基準クロック
を用いて出力クロックＴの立ち上がりエッジ位置と比較
され、出力クロックＴ毎に位相差信号Ｆとして出力され
る。ここで出力クロックＴｉのときの位相差をδｉとす
る。
ち上がりエッジ信号Ｄは、位相比較器５で基準クロック
を用いて出力クロックＴの立ち上がりエッジ位置と比較
され、出力クロックＴ毎に位相差信号Ｆとして出力され
る。ここで出力クロックＴｉのときの位相差をδｉとす
る。
【００２５】位相差信号Ｆはスイッチ回路６でパルス有
効期間信号Ｅが有効を示している期間のみ位相カウンタ
７に供給され、位相カウンタ７で随時累積される。つま
り、位相カウンタ７はパルス有効期間信号Ｅが有効を示
す期間（「１」の期間）は位相差信号Ｆ（δｉ）を出力
クロックＴｉ毎に順次累積し、パルス有効期間信号Ｅが
無効を示す期間（「０」の期間）は累積加算しない。こ
の関係を表す波形図を図４に示す。
効期間信号Ｅが有効を示している期間のみ位相カウンタ
７に供給され、位相カウンタ７で随時累積される。つま
り、位相カウンタ７はパルス有効期間信号Ｅが有効を示
す期間（「１」の期間）は位相差信号Ｆ（δｉ）を出力
クロックＴｉ毎に順次累積し、パルス有効期間信号Ｅが
無効を示す期間（「０」の期間）は累積加算しない。こ
の関係を表す波形図を図４に示す。
【００２６】次いで、位相カウンタ７の位相カウント値
Ｇが設定値Ｋ以上に達すると、位相制御部８は出力クロ
ックＴの位相を数基準クロック分「進める」か「遅ら
す」かの位相制御を行う。
Ｇが設定値Ｋ以上に達すると、位相制御部８は出力クロ
ックＴの位相を数基準クロック分「進める」か「遅ら
す」かの位相制御を行う。
【００２７】以上の一連の動作によって受信データが存
在する場合は出力クロックＴ毎に位相差を位相カウンタ
７に随時累積し、位相カウント値Ｇが設定値Ｋ以上に達
すると、その位相差を抑止するように出力クロックＴの
位相を制御する。また、受信データが存在しない場合
は、その期間の位相差はパルス有効期間信号Ｅによって
位相カウンタ７に加算されず、前累積位相カウント値が
保存される。したがって受信データ「０」を受信した場
合でも、位相カウント値を保持し、速やかに位相差のカ
ウントを行い、出力クロックＴの受信データへの追従時
間が短くなる。
在する場合は出力クロックＴ毎に位相差を位相カウンタ
７に随時累積し、位相カウント値Ｇが設定値Ｋ以上に達
すると、その位相差を抑止するように出力クロックＴの
位相を制御する。また、受信データが存在しない場合
は、その期間の位相差はパルス有効期間信号Ｅによって
位相カウンタ７に加算されず、前累積位相カウント値が
保存される。したがって受信データ「０」を受信した場
合でも、位相カウント値を保持し、速やかに位相差のカ
ウントを行い、出力クロックＴの受信データへの追従時
間が短くなる。
【００２８】
【発明の効果】本発明のクロック抽出回路によれば、受
信データ「１」（振幅なし）の場合は位相カウンタの入
力を抑止するようにしたので、追従時間および安定度を
決める設定値Ｋの値を受信データ中にデータ「０」が最
も少ない場合を最悪値として決める必要がなくなり、安
定度の大きい設定値Ｋを決めることができる。このため
ＤＰＬＬ回路を用いて受信データに同期した出力クロッ
クを速やかに、かつ安定して出力することが可能にな
る。
信データ「１」（振幅なし）の場合は位相カウンタの入
力を抑止するようにしたので、追従時間および安定度を
決める設定値Ｋの値を受信データ中にデータ「０」が最
も少ない場合を最悪値として決める必要がなくなり、安
定度の大きい設定値Ｋを決めることができる。このため
ＤＰＬＬ回路を用いて受信データに同期した出力クロッ
クを速やかに、かつ安定して出力することが可能にな
る。
【図１】本発明によるクロック抽出回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本発明の動作を説明するための波形図である。
【図３】本発明の動作を説明するための波形図である。
【図４】本発明の動作を説明するための波形図である。
【図５】従来のＤＰＬＬ回路のブロック図である。
【図６】ＡＭＩ符号からディジタル信号への変換例を示
す波形図である。
す波形図である。
１ａ，１ｂ レシーバ回路 ２ａ，２ｂ パルス検出回路 ３ａ，３ｂ パルス有効期間出力回路 ４ａ，４ｂ オア回路 ５ 位相比較器 ６ スイッチ回路 ７ 位相カウンタ ８ 位相制御部 ９ 基準クロック回路
Claims (2)
- 【請求項１】 受信データおよび出力クロック間の位相
を比較してその位相差を出力する位相比較器、前記位相
差を計数して累積する位相カウンタ、前記位相カウンタ
のカウント値を位相制御情報として前記出力クロックの
位相を制御する位相制御部からなるディジタル位相同期
ループ回路において、 前記受信データを検出して前記位相比較器に供給するパ
ルス検出回路と、 前記受信データに同期してパルス有効期間信号を出力す
るパルス有効期間出力回路と、 前記パルス有効期間信号をスイッチ信号として前記位相
差を前記位相カウンタに供給制御するスイッチ回路と、
を備えることを特徴とするクロック抽出回路。 - 【請求項２】 受信データおよび出力クロック間の位相
を比較してその位相差を出力する位相比較器、前記位相
差を計数して累積する位相カウンタ、前記位相カウンタ
のカウント値を位相制御情報として前記出力クロックの
位相を制御する位相制御部からなるディジタル位相同期
ループ回路において、 前記受信データが＋振幅と−振幅を交互に対応させてデ
ータ「０」を表し振幅なしに対応させてデータ「１」を
表すディジタル信号からなり、 前記＋振幅のデータ「０」を抽出する第１のレシーバ回
路および前記−振幅のデータ「０」を抽出する第２のレ
シーバ回路と、 前記第１および第２のレシーバ回路の出力から前記受信
データに同期した立ち上がりエッジ信号を出力する第１
および第２のパルス検出回路と、 前記第１および第２のパルス検出回路の出力をトリガと
してパルス有効期間信号を出力する第１および第２のパ
ルス有効期間出力回路と、 前記第１および第２のパルス検出回路から出力されるエ
ッジ信号を合成して前記位相比較器に供給する第１のオ
ア回路と、 前記第１および第２のパルス有効期間出力回路から出力
されるパルス有効期間信号を合成して前記スイッチ回路
にスイッチ信号として供給する第２のオア回路と、を設
けてなることを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07136730A JP3102756B2 (ja) | 1995-06-02 | 1995-06-02 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07136730A JP3102756B2 (ja) | 1995-06-02 | 1995-06-02 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331184A true JPH08331184A (ja) | 1996-12-13 |
| JP3102756B2 JP3102756B2 (ja) | 2000-10-23 |
Family
ID=15182169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07136730A Expired - Fee Related JP3102756B2 (ja) | 1995-06-02 | 1995-06-02 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102756B2 (ja) |
-
1995
- 1995-06-02 JP JP07136730A patent/JP3102756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102756B2 (ja) | 2000-10-23 |
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