JPH08331364A - 画像データ処理装置 - Google Patents
画像データ処理装置Info
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- JPH08331364A JPH08331364A JP7131819A JP13181995A JPH08331364A JP H08331364 A JPH08331364 A JP H08331364A JP 7131819 A JP7131819 A JP 7131819A JP 13181995 A JP13181995 A JP 13181995A JP H08331364 A JPH08331364 A JP H08331364A
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- lines
- circuit
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- line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/393—Enlarging or reducing
- H04N1/3935—Enlarging or reducing with modification of image resolution, i.e. determining the values of picture elements at new relative positions
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Abstract
(57)【要約】
【目的】 複数ラインの画像データに対して効率良く画
像処理を行なう。 【構成】 複数ラインの画像データをパラレルに入力す
るラインパラレル変換回路１０３と、入力される複数ラ
インの画像データから夫々複数ラインの画像データから
なる複数組の画像データを選択するライン選択回路３０
２と、選択された複数組の画像データの夫々に補間処理
を行なう副走査補間回路３０３とを有する。
像処理を行なう。 【構成】 複数ラインの画像データをパラレルに入力す
るラインパラレル変換回路１０３と、入力される複数ラ
インの画像データから夫々複数ラインの画像データから
なる複数組の画像データを選択するライン選択回路３０
２と、選択された複数組の画像データの夫々に補間処理
を行なう副走査補間回路３０３とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル複写機やファ
クシミリ装置等における画像データ処理装置に関するも
のである。
クシミリ装置等における画像データ処理装置に関するも
のである。
【０００２】
【従来の技術】最近、原稿画像をＣＣＤ等のラインセン
サーで読み取って得た画像データから記録紙上に画像を
形成して複写動作を行なうデジタル複写機が、１５〜３
０ＣＰＭの低中速機分野を中心に広まってきている。
サーで読み取って得た画像データから記録紙上に画像を
形成して複写動作を行なうデジタル複写機が、１５〜３
０ＣＰＭの低中速機分野を中心に広まってきている。
【０００３】また、高速機の分野でもデジタル化が要求
されているものの、そのデータ処理スピードの限界か
ら、データ量削減のために解像度、階調性、コピー速度
の点で妥協せざるを得ないのが現状である。そこで、デ
ータ量を削減せずに高速機をデジタル化するために、複
数ラインを同時に処理するようなパラレル処理システム
を本願出願人は特願平６−１７２３３７号公報として提
案した。
されているものの、そのデータ処理スピードの限界か
ら、データ量削減のために解像度、階調性、コピー速度
の点で妥協せざるを得ないのが現状である。そこで、デ
ータ量を削減せずに高速機をデジタル化するために、複
数ラインを同時に処理するようなパラレル処理システム
を本願出願人は特願平６−１７２３３７号公報として提
案した。
【０００４】
【発明が解決しようとする課題】この様なパラレル処理
において、例えば、副走査方向に隣り合った２ラインの
画像データに補間処理を行なう場合には、パラレルな複
数ラインの画像データの中から、補間処理すべき必要な
２ラインの画像データを補間処理動作に適したタイミン
グで取込む如くの複雑な制御を要する。
において、例えば、副走査方向に隣り合った２ラインの
画像データに補間処理を行なう場合には、パラレルな複
数ラインの画像データの中から、補間処理すべき必要な
２ラインの画像データを補間処理動作に適したタイミン
グで取込む如くの複雑な制御を要する。
【０００５】本発明は上記の点に鑑みてなされたもの
で、複数ラインの画像データの夫々に対するパラレル処
理を効率良く、高速に実行可能とするものである。
で、複数ラインの画像データの夫々に対するパラレル処
理を効率良く、高速に実行可能とするものである。
【０００６】
【課題を解決するための手段】本発明は複数ラインの画
像データをパラレルに入力する入力手段と、前記入力手
段により入力される複数ラインの画像データから夫々複
数ラインの画像データからなる複数組の画像データを選
択する選択手段と、前記選択手段により選択された複数
組の画像データの夫々に画像処理を行なう処理手段とを
有する画像データ処理装置を提供する。
像データをパラレルに入力する入力手段と、前記入力手
段により入力される複数ラインの画像データから夫々複
数ラインの画像データからなる複数組の画像データを選
択する選択手段と、前記選択手段により選択された複数
組の画像データの夫々に画像処理を行なう処理手段とを
有する画像データ処理装置を提供する。
【０００７】
【実施例】図２に本発明を適用したデジタル複写機のブ
ロック図を示す。原稿画像をＣＣＤラインセンサ２０１
で読み取ることにより得た画像データは、サンプル＆ホ
ールド等を含むアナログ処理回路２０２を経て、Ａ／Ｄ
コンバータ２０３で８ビットのデジタルデータに変換さ
れる。そして、画像処理回路２０４ではシェーディング
補正、ラインパラレル変換、拡大、縮小、重ね合わせ、
などの画像処理が行なわれる。そして、処理後の画像デ
ータはプリンタ２０５へ出力され、記録紙上に画像記録
される。
ロック図を示す。原稿画像をＣＣＤラインセンサ２０１
で読み取ることにより得た画像データは、サンプル＆ホ
ールド等を含むアナログ処理回路２０２を経て、Ａ／Ｄ
コンバータ２０３で８ビットのデジタルデータに変換さ
れる。そして、画像処理回路２０４ではシェーディング
補正、ラインパラレル変換、拡大、縮小、重ね合わせ、
などの画像処理が行なわれる。そして、処理後の画像デ
ータはプリンタ２０５へ出力され、記録紙上に画像記録
される。
【０００８】図１に画像処理回路２０４の構成を示す。
【０００９】Ａ／Ｄコンバータ２０３から出力されたデ
ジタル画像データは、ページメモリコントローラ１０１
を介してページメモリ１０２へ入力される。このページ
メモリ１０２を利用し、必要に応じて別の画像データと
の重ね合わせや編集処理などが行われる。ページメモリ
コントローラ１０１からの画像データはラインパラレル
変換回路１０３に入力され、４ラインパラレルな画像デ
ータに変換される。
ジタル画像データは、ページメモリコントローラ１０１
を介してページメモリ１０２へ入力される。このページ
メモリ１０２を利用し、必要に応じて別の画像データと
の重ね合わせや編集処理などが行われる。ページメモリ
コントローラ１０１からの画像データはラインパラレル
変換回路１０３に入力され、４ラインパラレルな画像デ
ータに変換される。
【００１０】４ラインパラレルな画像データは、拡大あ
るいは縮小の変倍の指定に従って変倍回路１０４で変倍
処理され、更にルックアップテーブル回路１０５でプリ
ント出力データに変換されてプリンタ２０５へ出力され
る。
るいは縮小の変倍の指定に従って変倍回路１０４で変倍
処理され、更にルックアップテーブル回路１０５でプリ
ント出力データに変換されてプリンタ２０５へ出力され
る。
【００１１】図３にラインパラレル変換回路１０３の構
成を示す。２２１、２２２は夫々ラインバッファ群であ
り、２０１〜２０８は夫々１ライン分の画像データを記
憶可能なラインバッファである。Ａ／Ｄコンバータ２０
３からラスター方式で入力される４ライン分の画像デー
タは、ラインバッファ群２２１のシリアル接続されたラ
インバッファ２０１、２０２、２０３及び２０４に入力
され、これにより、連続した４ライン分の画像データ２
０９がパラレル出力される。また、ラインバッファ群２
２１から４ラインの画像データがパラレル出力されてい
る間に、Ａ／Ｄコンバータ２０３から入力される４ライ
ン分の画像データは、ラインバッファ群２２２のシリア
ル接続されたラインバッファ２０５、２０６、２０７及
び２０８に入力される。
成を示す。２２１、２２２は夫々ラインバッファ群であ
り、２０１〜２０８は夫々１ライン分の画像データを記
憶可能なラインバッファである。Ａ／Ｄコンバータ２０
３からラスター方式で入力される４ライン分の画像デー
タは、ラインバッファ群２２１のシリアル接続されたラ
インバッファ２０１、２０２、２０３及び２０４に入力
され、これにより、連続した４ライン分の画像データ２
０９がパラレル出力される。また、ラインバッファ群２
２１から４ラインの画像データがパラレル出力されてい
る間に、Ａ／Ｄコンバータ２０３から入力される４ライ
ン分の画像データは、ラインバッファ群２２２のシリア
ル接続されたラインバッファ２０５、２０６、２０７及
び２０８に入力される。
【００１２】即ち、一方のラインバッファ群が画像デー
タの入力遅延動作中に、他方のラインバッファ群から画
像データの出力を行なうダブルバッファ構成となってい
る。
タの入力遅延動作中に、他方のラインバッファ群から画
像データの出力を行なうダブルバッファ構成となってい
る。
【００１３】そして、このラインバッファ群２２１、２
２２の出力２０９，２１０をセレクタ２１１にて交互に
選択することにより、セレクタ２１１からは４ラインパ
ラレルな画像データが出力される。このラインパラレル
変換動作により、Ａ／Ｄコンバータ２０３からの画像デ
ータの入力速度の程１／４の速度で、画像データが４ラ
インパラレルに出力される。
２２の出力２０９，２１０をセレクタ２１１にて交互に
選択することにより、セレクタ２１１からは４ラインパ
ラレルな画像データが出力される。このラインパラレル
変換動作により、Ａ／Ｄコンバータ２０３からの画像デ
ータの入力速度の程１／４の速度で、画像データが４ラ
インパラレルに出力される。
【００１４】ここで、４ラインパラレル出力される画像
データについて図４を用いて説明する。図４において、
矢印はＣＣＤラインセンサ２０１による原稿上の主、副
の走査方向を示しており、主走査方向の幅がＣＣＤライ
ンセンサの幅である。副走査方向にライン１から順にｎ
番目までライン数があり、最初の１Ｈ区間（Ｈｓｙｎｃ
の間隔）でライン１，２，３，４の４ライン分の画像デ
ータが同時に出力される。そして、次の１Ｈ区間でライ
ン５，６，７，８の４ライン分が出力され、以降４ライ
ン単位で常に処理されるものある。
データについて図４を用いて説明する。図４において、
矢印はＣＣＤラインセンサ２０１による原稿上の主、副
の走査方向を示しており、主走査方向の幅がＣＣＤライ
ンセンサの幅である。副走査方向にライン１から順にｎ
番目までライン数があり、最初の１Ｈ区間（Ｈｓｙｎｃ
の間隔）でライン１，２，３，４の４ライン分の画像デ
ータが同時に出力される。そして、次の１Ｈ区間でライ
ン５，６，７，８の４ライン分が出力され、以降４ライ
ン単位で常に処理されるものある。
【００１５】図５に変倍回路１０４の構成を示す。この
変倍回路１０４はラインパラレル変換回路１０３から４
ラインパラレルに出力される画像データに対して４ライ
ンパラレル処理を行ない、副走査方向及び主走査方向の
夫々に関する拡大／縮小処理を行なう。
変倍回路１０４はラインパラレル変換回路１０３から４
ラインパラレルに出力される画像データに対して４ライ
ンパラレル処理を行ない、副走査方向及び主走査方向の
夫々に関する拡大／縮小処理を行なう。
【００１６】３０１は夫々１ライン遅延動作を行なうＦ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）であ
る。ここで、画像データバスは、４本のＦＩＦＯ３０１
を介して、ライン選択回路３０２へ入力される４ライン
（Ｌ１，２，３，４）と直接入力される４ライン（Ｌ
５，６，７，８）の合計８ラインがある。
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）であ
る。ここで、画像データバスは、４本のＦＩＦＯ３０１
を介して、ライン選択回路３０２へ入力される４ライン
（Ｌ１，２，３，４）と直接入力される４ライン（Ｌ
５，６，７，８）の合計８ラインがある。
【００１７】このＦＩＦＯ３０１を用いたライン選択回
路３０２への画像データの出力タイミングを図６に示
す。
路３０２への画像データの出力タイミングを図６に示
す。
【００１８】Ｈｓｙｎｃは主走査方向の同期信号で、Ｖ
ｓｙｎｃは副走査方向の同期信号である。Ｈ＿ＥＮＢＮ
は、主走査方向の画像データが有効であることを示すも
のである。また、Ｗ＿ｅｎｂは、変倍回路１０４内のＦ
ＩＦＯ３０１への画像データの書き込み許可信号であ
る。図６のようにデータが有効なとき（Ｈ＿ＥＮＢＮ＝
ｌｏｗ）に、常にＦＩＦＯ３０１の書き込み許可されて
いる（Ｗ＿ｅｎｂ＝ｌｏｗ）とライン選択回路３０２の
Ｌ１，２，３，４には、Ｌ５，６，７，８に入力される
画像データが１ライン遅れで夫々入力される。即ち、た
副走査方向に連続した８ラインの画像データがライン選
択回路３０２に入力される。
ｓｙｎｃは副走査方向の同期信号である。Ｈ＿ＥＮＢＮ
は、主走査方向の画像データが有効であることを示すも
のである。また、Ｗ＿ｅｎｂは、変倍回路１０４内のＦ
ＩＦＯ３０１への画像データの書き込み許可信号であ
る。図６のようにデータが有効なとき（Ｈ＿ＥＮＢＮ＝
ｌｏｗ）に、常にＦＩＦＯ３０１の書き込み許可されて
いる（Ｗ＿ｅｎｂ＝ｌｏｗ）とライン選択回路３０２の
Ｌ１，２，３，４には、Ｌ５，６，７，８に入力される
画像データが１ライン遅れで夫々入力される。即ち、た
副走査方向に連続した８ラインの画像データがライン選
択回路３０２に入力される。
【００１９】ライン選択回路３０２は、この副走査方向
に連続した８ラインの中から２ラインを選択する。ここ
で選択された２ラインの画像データは副走査方向に関す
る変倍処理を行なう副走査補間回路３０３に入力され
る。そして副走査補間後の画像データは主走査方向に関
する変倍処理を行なう主走査補間回路３０４に入力され
る。ライン選択回路３０２から副走査補間回路３０３、
そして主走査補間回路３０４までは、同様の回路が４ｃ
ｈ構成となっている。尚、３０５は副走査方向の倍率演
算回路、３０６はライン選択信号発生回路、３０７は主
走査方向の倍率演算回路、３０８はＦＩＦＯ３０１の制
御信号発生回路である。
に連続した８ラインの中から２ラインを選択する。ここ
で選択された２ラインの画像データは副走査方向に関す
る変倍処理を行なう副走査補間回路３０３に入力され
る。そして副走査補間後の画像データは主走査方向に関
する変倍処理を行なう主走査補間回路３０４に入力され
る。ライン選択回路３０２から副走査補間回路３０３、
そして主走査補間回路３０４までは、同様の回路が４ｃ
ｈ構成となっている。尚、３０５は副走査方向の倍率演
算回路、３０６はライン選択信号発生回路、３０７は主
走査方向の倍率演算回路、３０８はＦＩＦＯ３０１の制
御信号発生回路である。
【００２０】拡大／縮小を行なわない場合には、ライン
選択回路３０２は、Ｌ５，６，７，８に入力される４ラ
イン分の画像データを夫々ＶＳ１０，ＶＳ２０，ＶＳ３
０，ＶＳ４０に出力するように選択動作する。そして、
副走査補間回路３０３及び主走査補間回路３０４はとも
に入力する画像データに対して何の処理もせずに、その
まま出力する。
選択回路３０２は、Ｌ５，６，７，８に入力される４ラ
イン分の画像データを夫々ＶＳ１０，ＶＳ２０，ＶＳ３
０，ＶＳ４０に出力するように選択動作する。そして、
副走査補間回路３０３及び主走査補間回路３０４はとも
に入力する画像データに対して何の処理もせずに、その
まま出力する。
【００２１】次に、図５の変倍回路の動作を説明する。
図７は倍率５０％で縮小を行なうときのタイミングチャ
ートである。５０％縮小時には隣り合う２ラインの画像
データに補間処理して１ラインの画像データを形成する
ことにより、副走査方向のライン数を１／２とし、且
つ、主走査方向に隣り合う２画素に補間処理し、１ライ
ン当りの画素数を１／２とする。最初の１Ｈ区間（Ｈ
１）は、ＦＩＦＯ３０１にデータが書き込まれていない
ので、Ｌ１，２，３，４には有効な画像データは入力さ
れない（すべてｌｏｗ）。一方、Ｌ５，６，７，８には
ダイレクトにライン１，２，３，４の画像データが入力
される。そのときにライン選択回路３０２の出力はＶＳ
１０，ＶＳ１１は各々ライン１，２が選択されて出力さ
れる。同様にＶＳ２０，ＶＳ２１は各々ライン３，４が
選択されて出力される。ＶＳ３０，ＶＳ３１，ＶＳ４
０，ＶＳ４１は、最初の区間（Ｈ１）の出力はオールゼ
ロである。
図７は倍率５０％で縮小を行なうときのタイミングチャ
ートである。５０％縮小時には隣り合う２ラインの画像
データに補間処理して１ラインの画像データを形成する
ことにより、副走査方向のライン数を１／２とし、且
つ、主走査方向に隣り合う２画素に補間処理し、１ライ
ン当りの画素数を１／２とする。最初の１Ｈ区間（Ｈ
１）は、ＦＩＦＯ３０１にデータが書き込まれていない
ので、Ｌ１，２，３，４には有効な画像データは入力さ
れない（すべてｌｏｗ）。一方、Ｌ５，６，７，８には
ダイレクトにライン１，２，３，４の画像データが入力
される。そのときにライン選択回路３０２の出力はＶＳ
１０，ＶＳ１１は各々ライン１，２が選択されて出力さ
れる。同様にＶＳ２０，ＶＳ２１は各々ライン３，４が
選択されて出力される。ＶＳ３０，ＶＳ３１，ＶＳ４
０，ＶＳ４１は、最初の区間（Ｈ１）の出力はオールゼ
ロである。
【００２２】副走査補間回路３０１−１では、ＶＳ１
０，ＶＳ１１として入力されるライン１，２の画像デー
タに副走査方向に間する補間処理を行ない、その補間出
力がＶＨ１に出力される。同様に副走査補間回路３０３
−２では、ライン３，４の補間出力がＶＨ２に出力され
る。尚、副走査補間回路３０３−３，３０３−４の副走
査補間出力であるＶＨ３，４については、ＶＳ３０，Ｖ
Ｓ３１，ＶＳ４０，ＶＳ４１がすべてｌｏｗなので同様
にすべてｌｏｗである。
０，ＶＳ１１として入力されるライン１，２の画像デー
タに副走査方向に間する補間処理を行ない、その補間出
力がＶＨ１に出力される。同様に副走査補間回路３０３
−２では、ライン３，４の補間出力がＶＨ２に出力され
る。尚、副走査補間回路３０３−３，３０３−４の副走
査補間出力であるＶＨ３，４については、ＶＳ３０，Ｖ
Ｓ３１，ＶＳ４０，ＶＳ４１がすべてｌｏｗなので同様
にすべてｌｏｗである。
【００２３】次の区間（Ｈ２）は、Ｌ１，２，３，４に
は前区画のダイレクト入力であるライン１，２，３，４
がＦＩＦＯ３０１により遅延されて出力される。そして
Ｌ５，６，７，８にはダイレクトにライン５，６，７，
８の画像データが入力される。この時、ＶＳ１０，ＶＳ
１１，ＶＳ２０，ＶＳ２１はすべてｌｏｗである。そし
て、ライン選択回路３０２ではＶＳ３０，ＶＳ３１につ
いては各々ライン５，６が選択され、同様にＶＳ４０，
ＶＳ４１はライン７，８が選択される。
は前区画のダイレクト入力であるライン１，２，３，４
がＦＩＦＯ３０１により遅延されて出力される。そして
Ｌ５，６，７，８にはダイレクトにライン５，６，７，
８の画像データが入力される。この時、ＶＳ１０，ＶＳ
１１，ＶＳ２０，ＶＳ２１はすべてｌｏｗである。そし
て、ライン選択回路３０２ではＶＳ３０，ＶＳ３１につ
いては各々ライン５，６が選択され、同様にＶＳ４０，
ＶＳ４１はライン７，８が選択される。
【００２４】前区間と同様に副走査補間回路３０３−
１，３０３−２の出力ＶＨ１，ＶＨ２はオールゼロであ
る。又補間回路３０３−３，３０３−４の出力ＶＨ３，
ＶＨ４については、各々ライン５，６及びライン７，８
の補間後の画像データが出力される。
１，３０３−２の出力ＶＨ１，ＶＨ２はオールゼロであ
る。又補間回路３０３−３，３０３−４の出力ＶＨ３，
ＶＨ４については、各々ライン５，６及びライン７，８
の補間後の画像データが出力される。
【００２５】副走査補間回路３０３の出力ＶＨ１，ＶＨ
２，ＶＨ３，ＶＨ４である副走査方向に関する補間後の
画像データは、各々主走査補間回路３０４で、主走査方
向に関する補間演算が行なわれて、縮小後の画像の新た
なライン１，２，３，４の画像データとして出力され
る。
２，ＶＨ３，ＶＨ４である副走査方向に関する補間後の
画像データは、各々主走査補間回路３０４で、主走査方
向に関する補間演算が行なわれて、縮小後の画像の新た
なライン１，２，３，４の画像データとして出力され
る。
【００２６】このような区間が繰り返されて、ちょうど
２Ｈ区間に４ラインずつ５０％縮小後の画像データが生
成されていく。即ち、主走査方向及び副走査方向に対し
て５０％縮小処理された画像データが形成されてる。
２Ｈ区間に４ラインずつ５０％縮小後の画像データが生
成されていく。即ち、主走査方向及び副走査方向に対し
て５０％縮小処理された画像データが形成されてる。
【００２７】図５の変倍回路１０４の構成を更に詳細に
説明する。
説明する。
【００２８】図８に示したものが図５のライン選択回路
３０２の構成である。Ｌ１〜Ｌ８はＦＯＦＯ経由及びダ
イレクトに入力される。８ライン分の連続したデータバ
スラインで、夫々８ビット幅である。ＳＥＬ１〜ＳＥＬ
４は、７ビット幅の選択信号で、Ｌ１〜Ｌ７，Ｌ２〜Ｌ
８の７本のバスラインから１本のバスラインを表１〜４
に示す論理に従って選択するものである。ＶＳ１０，Ｖ
Ｓ１１，ＶＳ２０，ＶＳ２１，ＶＳ３０，ＶＳ３１，Ｖ
Ｓ４０，ＶＳ４１は、選択されたデータバス出力で入力
同様８ビット幅である。以上の構成により、選択信号Ｓ
ＥＬ１〜ＳＥＬ４の夫々に応じて、ＶＳ１０とＶＳ１
１，ＶＳ２０とＶＳ２１，ＶＳ３０とＶＳ３１及びＶＳ
４０とＶＳ４１の４組の出力の夫々に、連続した２ライ
ン分の画像データが選択的に出力される。
３０２の構成である。Ｌ１〜Ｌ８はＦＯＦＯ経由及びダ
イレクトに入力される。８ライン分の連続したデータバ
スラインで、夫々８ビット幅である。ＳＥＬ１〜ＳＥＬ
４は、７ビット幅の選択信号で、Ｌ１〜Ｌ７，Ｌ２〜Ｌ
８の７本のバスラインから１本のバスラインを表１〜４
に示す論理に従って選択するものである。ＶＳ１０，Ｖ
Ｓ１１，ＶＳ２０，ＶＳ２１，ＶＳ３０，ＶＳ３１，Ｖ
Ｓ４０，ＶＳ４１は、選択されたデータバス出力で入力
同様８ビット幅である。以上の構成により、選択信号Ｓ
ＥＬ１〜ＳＥＬ４の夫々に応じて、ＶＳ１０とＶＳ１
１，ＶＳ２０とＶＳ２１，ＶＳ３０とＶＳ３１及びＶＳ
４０とＶＳ４１の４組の出力の夫々に、連続した２ライ
ン分の画像データが選択的に出力される。
【００２９】図９は図５の副走査方向の倍率演算回路３
０５及びライン選択発生回路３０６のブロック図であ
る。９０１は水平同期信号（以下Ｈｓｙｎｃ）及び垂直
同期信号（Ｖｓｙｎｃ）から、実際に倍率演算を行なう
タイミング（信号Ｈｗ）を発生させるタイミング発生回
路である。ＶＳ＿ｄａｔａは、例えば、操作部からの倍
率設定に応じて供給される１３ビットで表される倍率デ
ータである。９０２はアンドゲートでＨｗによってＶＳ
＿ｄａｔａをゲートする。９０３は１３ビットアダー
で、９０４は１３ビットラッチである。９０５は前述の
選択信号ＳＥＬ１〜ＳＥＬ４を発生するライン選択信号
発生回路３０６で、その構成については後述する。９０
６は、１３ビットラッチ９０４の出力の上位４ビットだ
けをラッチする４ビット幅で、４ビット長のシフトレジ
スタであり、その出力は副走査補間演算のためのＶＳ４
となる。９０７，９０８，９０９も同様に４ビット幅の
ラッチであり、その出力は補間演算のためのＶＳ３，Ｖ
Ｓ２，ＶＳ１となる。ラッチ９０４，９０６，９０７，
９０８，９０９はすべてＨｗ＝ｈｉｇｈでラッチをイネ
ーブルされるものである。
０５及びライン選択発生回路３０６のブロック図であ
る。９０１は水平同期信号（以下Ｈｓｙｎｃ）及び垂直
同期信号（Ｖｓｙｎｃ）から、実際に倍率演算を行なう
タイミング（信号Ｈｗ）を発生させるタイミング発生回
路である。ＶＳ＿ｄａｔａは、例えば、操作部からの倍
率設定に応じて供給される１３ビットで表される倍率デ
ータである。９０２はアンドゲートでＨｗによってＶＳ
＿ｄａｔａをゲートする。９０３は１３ビットアダー
で、９０４は１３ビットラッチである。９０５は前述の
選択信号ＳＥＬ１〜ＳＥＬ４を発生するライン選択信号
発生回路３０６で、その構成については後述する。９０
６は、１３ビットラッチ９０４の出力の上位４ビットだ
けをラッチする４ビット幅で、４ビット長のシフトレジ
スタであり、その出力は副走査補間演算のためのＶＳ４
となる。９０７，９０８，９０９も同様に４ビット幅の
ラッチであり、その出力は補間演算のためのＶＳ３，Ｖ
Ｓ２，ＶＳ１となる。ラッチ９０４，９０６，９０７，
９０８，９０９はすべてＨｗ＝ｈｉｇｈでラッチをイネ
ーブルされるものである。
【００３０】図１０及び図１１はライン選択発生回路３
０６の詳細図である。
０６の詳細図である。
【００３１】まず、図１０より説明する。１００１は３
ビットのアップカウンタであり、１３ビットアダー９０
３のキャリー出力をカウントイネーブルとするものであ
る。又、アップカウンタ１００１はエッジ検知回路１０
３０で検知される垂直同期信号（以下Ｖｓｙｎｃ）の立
ち下がりエッジ検知信号であるＶ＿ｉｎｉｔのｌｏｗの
時に初期値１がロードされる。
ビットのアップカウンタであり、１３ビットアダー９０
３のキャリー出力をカウントイネーブルとするものであ
る。又、アップカウンタ１００１はエッジ検知回路１０
３０で検知される垂直同期信号（以下Ｖｓｙｎｃ）の立
ち下がりエッジ検知信号であるＶ＿ｉｎｉｔのｌｏｗの
時に初期値１がロードされる。
【００３２】１００２，１００３，１００４，１００
５，１００６，１００７，１００８，１００９は３ビッ
ト幅のシフトレジスタを構成するラッチである。この中
で、ＬＥはラッチイネーブルで、Ｈｗがｈｉｇｈの時だ
けラッチ動作を行うものである。ラッチ１００６，１０
０７，１００８，１００９の出力が選択制御信号ＰＳＥ
Ｌ４〜ＰＳＥＬ１となる。１０１０，１０１１は夫々ラ
ッチ１００２，１００６の３ビット出力中のビット２の
反転を検出する反転検出回路である。１０１２は、ＦＩ
ＦＯ３０１の書き込み信号（Ｗ＿ｅｎｂ）、読み出し信
号（Ｒ＿ｅｎｂ）を発生する回路である。又、１０３１
は水平同期信号（以下Ｈｓｙｎｃ）の立ち下がりエッジ
を検知してエッジ検知信号Ｈｉｎｉｔを出力するエッジ
検知回路である。１０３２はＴＧＬ＿ｂ２をＨ＿ＥＮＢ
Ｎでゲートするゲート回路である。
５，１００６，１００７，１００８，１００９は３ビッ
ト幅のシフトレジスタを構成するラッチである。この中
で、ＬＥはラッチイネーブルで、Ｈｗがｈｉｇｈの時だ
けラッチ動作を行うものである。ラッチ１００６，１０
０７，１００８，１００９の出力が選択制御信号ＰＳＥ
Ｌ４〜ＰＳＥＬ１となる。１０１０，１０１１は夫々ラ
ッチ１００２，１００６の３ビット出力中のビット２の
反転を検出する反転検出回路である。１０１２は、ＦＩ
ＦＯ３０１の書き込み信号（Ｗ＿ｅｎｂ）、読み出し信
号（Ｒ＿ｅｎｂ）を発生する回路である。又、１０３１
は水平同期信号（以下Ｈｓｙｎｃ）の立ち下がりエッジ
を検知してエッジ検知信号Ｈｉｎｉｔを出力するエッジ
検知回路である。１０３２はＴＧＬ＿ｂ２をＨ＿ＥＮＢ
Ｎでゲートするゲート回路である。
【００３３】図１１は図１０の出力信号に基づきライン
選択回路３０２の選択信号ＳＥＬ１〜ＳＥＬ４を発生さ
せる回路である。４つの回路は同様の構成となってお
り、入力は図１０のシフトレジスタ（ラッチ１００２〜
１００９からなる）の出力ＰＳＥＬ１，２，３，４と反
転検知出力回路１０１１の出力ＳＥＬ＿ｂ２、ＴＧＬ＿
ｂ２である。これらの入力は論理素子で構成されるデコ
ード回路を介して表５〜８の論理に従ってＳＥＬ１，
２，３，４として図５のライン選択回路３０２に接続さ
れる。
選択回路３０２の選択信号ＳＥＬ１〜ＳＥＬ４を発生さ
せる回路である。４つの回路は同様の構成となってお
り、入力は図１０のシフトレジスタ（ラッチ１００２〜
１００９からなる）の出力ＰＳＥＬ１，２，３，４と反
転検知出力回路１０１１の出力ＳＥＬ＿ｂ２、ＴＧＬ＿
ｂ２である。これらの入力は論理素子で構成されるデコ
ード回路を介して表５〜８の論理に従ってＳＥＬ１，
２，３，４として図５のライン選択回路３０２に接続さ
れる。
【００３４】次に図８，図９，図１０，図１１の動作を
図１２のタイミングチャートにより説明する。
図１２のタイミングチャートにより説明する。
【００３５】ＰＣＬＫは、画像データの１ピクセルレー
トで、システムクロックである。Ｖｓｙｎｃはページ単
位の同期信号で、Ｖ＿ｉｎｉｔはＶｓｙｎｃの立ち下が
りエッジを検出して発生するものであり、また、同様に
Ｈ＿ｉｎｉｔはＨｓｙｎｃの立ち下がりエッジを検出し
て発生するもので、ともに、ノーマルｈｉｇｈの信号で
ある。
トで、システムクロックである。Ｖｓｙｎｃはページ単
位の同期信号で、Ｖ＿ｉｎｉｔはＶｓｙｎｃの立ち下が
りエッジを検出して発生するものであり、また、同様に
Ｈ＿ｉｎｉｔはＨｓｙｎｃの立ち下がりエッジを検出し
て発生するもので、ともに、ノーマルｈｉｇｈの信号で
ある。
【００３６】ＨｗはＶ＿ｉｎｉｔ及びＨ＿ｉｎｉｔから
発生させる信号で、４クロック分の幅を持った信号でノ
ーマルｌｏｗである。
発生させる信号で、４クロック分の幅を持った信号でノ
ーマルｌｏｗである。
【００３７】ＶＳ＿ｄａｔａは１３ビット幅を持ったデ
ータで、以下の式により倍率に対応するものである。
ータで、以下の式により倍率に対応するものである。
【００３８】 （８１９２／（ＶＳ＿ｄａｔａ））＊１００倍率（％） よって、図１２の例の如くＶＳ＿ｄａｔａ＝４５７７の
時は１７９％の倍率となる。
時は１７９％の倍率となる。
【００３９】１３ビットアダー９０３の入力Ａは、ま
ず、Ｖｓｙｎｃに基づくＨｗでゲートされるため４クロ
ック分の期間で４５７７となる。１３ビットアダー９０
３の入力Ｂはラッチ９０４の出力であるが、初期値はク
リアされていて（図示せず）０となっている。１３ビッ
トアダー９０３の出力Ａ＋ＢはＨｗがｈｉｇｈの期間で
１３ビットラッチ９０４にラッチされる。従って、初期
値（０）に４５７７を４回累積加算した値の下位１３ビ
ットがラッチされる。また、Ｈｗがｈｉｇｈの期間で１
３ビットアダー９０３のキャリー出力（以下ＣＯ）が、
２度のくロック周期でｈｉｇｈになっている。そして、
このＣＯがアップカウンタ１００１のイネーブルとなる
ため、初期値１のカウンタ１００１が値３までカウント
アップ動作をする。
ず、Ｖｓｙｎｃに基づくＨｗでゲートされるため４クロ
ック分の期間で４５７７となる。１３ビットアダー９０
３の入力Ｂはラッチ９０４の出力であるが、初期値はク
リアされていて（図示せず）０となっている。１３ビッ
トアダー９０３の出力Ａ＋ＢはＨｗがｈｉｇｈの期間で
１３ビットラッチ９０４にラッチされる。従って、初期
値（０）に４５７７を４回累積加算した値の下位１３ビ
ットがラッチされる。また、Ｈｗがｈｉｇｈの期間で１
３ビットアダー９０３のキャリー出力（以下ＣＯ）が、
２度のくロック周期でｈｉｇｈになっている。そして、
このＣＯがアップカウンタ１００１のイネーブルとなる
ため、初期値１のカウンタ１００１が値３までカウント
アップ動作をする。
【００４０】ライン選択信号発生回路３０６の出力につ
いて図１０を用いて説明を進める。カウンタ１００１は
Ｖ＿ｉｎｉｔ＝ｌｏｗで、初期値１がロードされる。そ
して、ＣＯ＝ｈｉｇｈで、カウントアップ動作をするた
め、最初のＨｗ＝ｈｉｇｈ区間で、２回カウントアップ
するためカウンタ出力は３となる。同様に次のＨｗ＝ｈ
ｉｇｈ区間でも、２回カウントアップして５となる。
いて図１０を用いて説明を進める。カウンタ１００１は
Ｖ＿ｉｎｉｔ＝ｌｏｗで、初期値１がロードされる。そ
して、ＣＯ＝ｈｉｇｈで、カウントアップ動作をするた
め、最初のＨｗ＝ｈｉｇｈ区間で、２回カウントアップ
するためカウンタ出力は３となる。同様に次のＨｗ＝ｈ
ｉｇｈ区間でも、２回カウントアップして５となる。
【００４１】ラッチ１００２〜１００９では、Ｈｗ＝ｈ
ｉｇｈ区間でのみラッチ動作を行なうため、２回目のＨ
ｗの立下がり後、選択制御信号ＰＳＥＬ１，２，３，４
は、各々１，１，２，２となる。また、反転検知出力回
路１０１１の出力ＴＧＬ＿ｂ２は、この区間ではｌｏ
ｗ、ＳＥＬ＿ｂ２はｈｉｇｈとなる。
ｉｇｈ区間でのみラッチ動作を行なうため、２回目のＨ
ｗの立下がり後、選択制御信号ＰＳＥＬ１，２，３，４
は、各々１，１，２，２となる。また、反転検知出力回
路１０１１の出力ＴＧＬ＿ｂ２は、この区間ではｌｏ
ｗ、ＳＥＬ＿ｂ２はｈｉｇｈとなる。
【００４２】ＰＳＥＬ１，２，３，４及びＴＧＬ＿ｂ
２、ＳＥＬ＿ｂ２からを、図１１の構成によってデコー
ド処理するとによってＳＥＬ１，２，３，４の７ビット
幅のライン選択信号は、１０Ｈ，１０Ｈ，２０Ｈ，２０
Ｈとなる。この時に、図８に示すライン選択回路３０２
ではＶＳ１０，ＶＳ１１として、Ｌ５とＬ６が選択され
る。同様にＶＳ２０，ＶＳ２１にはＬ５とＬ６が、ＶＳ
３０，ＶＳ３１はＬ６とＬ７が、ＶＳ４０，ＶＳ４１は
Ｌ６とＬ７が各々選択される。
２、ＳＥＬ＿ｂ２からを、図１１の構成によってデコー
ド処理するとによってＳＥＬ１，２，３，４の７ビット
幅のライン選択信号は、１０Ｈ，１０Ｈ，２０Ｈ，２０
Ｈとなる。この時に、図８に示すライン選択回路３０２
ではＶＳ１０，ＶＳ１１として、Ｌ５とＬ６が選択され
る。同様にＶＳ２０，ＶＳ２１にはＬ５とＬ６が、ＶＳ
３０，ＶＳ３１はＬ６とＬ７が、ＶＳ４０，ＶＳ４１は
Ｌ６とＬ７が各々選択される。
【００４３】このように、連続した２ラインが４組選択
されて図５の副走査補間回路３０３で副走査方向のライ
ン間の補間演算が行なわれる。
されて図５の副走査補間回路３０３で副走査方向のライ
ン間の補間演算が行なわれる。
【００４４】図１３は倍率１７９％の拡大時のタイミン
グチャートである。１７９％の拡大時は副走査方向の画
像ライン数を１．７９倍とする様に、隣り合った２本の
画像ラインに補間処理を行なう。Ｈｓｙｎｃの立ち下が
りエッジ付近のピクセルレートの動作は図１２のタイミ
ングチャートに示したものと同様である。１３ビットア
ダー９０３のキャリー出力ＣＯがＨｉになると、３ビッ
トカウンタ１００１がカウントアップ動作をする。その
カウンタ出力がシフトレジスタのラッチ１００２〜１０
０９を介してＰＳＥＬ４，３，２，１の信号となる。そ
して、反転検知出力回路１０１１の出力ＴＧＬ＿ｂ２，
ＳＥＬ＿ｂ２とともに図１１のライン選択信号発生回路
３０６のデコード処理部に入力されて４つのライン選択
信号ＳＥＬ４，３，２，１を生成する。各々の主走査期
間（Ｈ１〜８）において演算されたＳＥＬ４，３，２，
１は、図１３に示した通りである。
グチャートである。１７９％の拡大時は副走査方向の画
像ライン数を１．７９倍とする様に、隣り合った２本の
画像ラインに補間処理を行なう。Ｈｓｙｎｃの立ち下が
りエッジ付近のピクセルレートの動作は図１２のタイミ
ングチャートに示したものと同様である。１３ビットア
ダー９０３のキャリー出力ＣＯがＨｉになると、３ビッ
トカウンタ１００１がカウントアップ動作をする。その
カウンタ出力がシフトレジスタのラッチ１００２〜１０
０９を介してＰＳＥＬ４，３，２，１の信号となる。そ
して、反転検知出力回路１０１１の出力ＴＧＬ＿ｂ２，
ＳＥＬ＿ｂ２とともに図１１のライン選択信号発生回路
３０６のデコード処理部に入力されて４つのライン選択
信号ＳＥＬ４，３，２，１を生成する。各々の主走査期
間（Ｈ１〜８）において演算されたＳＥＬ４，３，２，
１は、図１３に示した通りである。
【００４５】ここで、Ｌ５，Ｌ６，Ｌ７，Ｌ８のデータ
は変倍回路１０４からメモリコントローラ１０１への副
走査カウンタのカウントアップイネーブル信号Ｖ＿ＣＥ
ＮＢにより切換えられる。
は変倍回路１０４からメモリコントローラ１０１への副
走査カウンタのカウントアップイネーブル信号Ｖ＿ＣＥ
ＮＢにより切換えられる。
【００４６】このＶ＿ＣＥＮＢは、前述のゲート回路１
０３２（図１０）によりＴＣＬ＿Ｂ２をＨ＿ＥＮＢＮで
ゲートした信号であり、Ｖ＿ＣＥＮＢがｌｏｗの時、次
の主走査期間の４ラインパラレルな画像データがページ
メモリ１０２、ラインパラレル変換回路１０３を介して
変倍回路１０４に取り込まれる。
０３２（図１０）によりＴＣＬ＿Ｂ２をＨ＿ＥＮＢＮで
ゲートした信号であり、Ｖ＿ＣＥＮＢがｌｏｗの時、次
の主走査期間の４ラインパラレルな画像データがページ
メモリ１０２、ラインパラレル変換回路１０３を介して
変倍回路１０４に取り込まれる。
【００４７】一方、Ｖ＿ＣＥＮＢがｈｉｇｈの時、次の
主走査期間においては、前区間と同じ画像データが変倍
回路１０４に取り込まれる。区間７に注目するとＬ１，
２，３，４のＦＩＦＯ３０１を介したデータ入力は前区
間Ｈ６のライン１３，１４，１５，１６が、Ｌ５，６，
７，８のダイレクト入力はライン１７，１８，１９，２
０のデータが各々入力される。この時に、次のＨ８の区
間においてもライン１３，１４，１５，１６のデータが
必要と判断されるため、ＦＩＦＯ３０１には書き込み動
作が禁止される。Ｈ７の区間において次の区間のデータ
を判断するのは、図１０の反転検出回路１０１０及び１
０１１である。反転検出回路１０１０のＤ−Ｆ／Ｆの出
力がｌｏｗ（反転無し）かつ反転検出回路１０１１のＤ
−Ｆ／Ｆの出力がｈｉｇｈ（反転あり）の場合には、図
１３のようにＥＮＢ＿ＧＴ＝ｌｏｗとなり、Ｗｅｎｂ＝
ｈｉｇｈで、この区間前述のようにＦＩＦＯ３０１の書
き込みが禁止される。仮に、Ｈ７の区間においてＦＩＦ
Ｏ３０１の書き込みを禁止しなかったとすると、ＦＩＦ
Ｏ３０１にはライン１７，１８，１９，２０のデータが
書き込れている。そこで、Ｈ８の区間においてＶＳ１０
にライン１６のデータを選択したいにもかかわらず、Ｆ
ＩＦＯ３０１に、そのラインのデータが残っていないた
め、ライン補間演算ができなくなってしまう。
主走査期間においては、前区間と同じ画像データが変倍
回路１０４に取り込まれる。区間７に注目するとＬ１，
２，３，４のＦＩＦＯ３０１を介したデータ入力は前区
間Ｈ６のライン１３，１４，１５，１６が、Ｌ５，６，
７，８のダイレクト入力はライン１７，１８，１９，２
０のデータが各々入力される。この時に、次のＨ８の区
間においてもライン１３，１４，１５，１６のデータが
必要と判断されるため、ＦＩＦＯ３０１には書き込み動
作が禁止される。Ｈ７の区間において次の区間のデータ
を判断するのは、図１０の反転検出回路１０１０及び１
０１１である。反転検出回路１０１０のＤ−Ｆ／Ｆの出
力がｌｏｗ（反転無し）かつ反転検出回路１０１１のＤ
−Ｆ／Ｆの出力がｈｉｇｈ（反転あり）の場合には、図
１３のようにＥＮＢ＿ＧＴ＝ｌｏｗとなり、Ｗｅｎｂ＝
ｈｉｇｈで、この区間前述のようにＦＩＦＯ３０１の書
き込みが禁止される。仮に、Ｈ７の区間においてＦＩＦ
Ｏ３０１の書き込みを禁止しなかったとすると、ＦＩＦ
Ｏ３０１にはライン１７，１８，１９，２０のデータが
書き込れている。そこで、Ｈ８の区間においてＶＳ１０
にライン１６のデータを選択したいにもかかわらず、Ｆ
ＩＦＯ３０１に、そのラインのデータが残っていないた
め、ライン補間演算ができなくなってしまう。
【００４８】しかしながら、ＦＩＦＯ３０１への書き込
みを禁止することにより、次のＨ８の区間においてＦＩ
ＦＯ３０１を介したデータＬ１，２，３，４は前区間同
様ライン１３，１４，１５，１６となり、ＶＳ１０，１
１には各々ライン１５，１６のデータが選択されて、変
倍率に応じた所望の補間演算が可能となる。
みを禁止することにより、次のＨ８の区間においてＦＩ
ＦＯ３０１を介したデータＬ１，２，３，４は前区間同
様ライン１３，１４，１５，１６となり、ＶＳ１０，１
１には各々ライン１５，１６のデータが選択されて、変
倍率に応じた所望の補間演算が可能となる。
【００４９】以上説明したように、変倍率に応じて連続
した８ラインの中から補間演算を行う適当な２ラインを
選択することによって、４ラインパラレル処理において
も副走査方向の補間演算を可能とする。また、更に、変
倍率に応じてライン選択回路前段のＦＩＦＯの書き込み
制御を行うことにより、連続した８ラインの中から適当
な２ラインを選択して、４ラインパラレル回路のライン
補間演算を可能とするものである。
した８ラインの中から補間演算を行う適当な２ラインを
選択することによって、４ラインパラレル処理において
も副走査方向の補間演算を可能とする。また、更に、変
倍率に応じてライン選択回路前段のＦＩＦＯの書き込み
制御を行うことにより、連続した８ラインの中から適当
な２ラインを選択して、４ラインパラレル回路のライン
補間演算を可能とするものである。
【００５０】
【表１】
【００５１】
【表２】
【００５２】
【表３】
【００５３】
【表４】
【００５４】
【表５】
【００５５】
【表６】
【００５６】
【発明の効果】以上説明した様に、本発明によると、パ
ラレルに入力される複数ラインの画像データに対して、
例えば、変倍率に応じた補間処理如くの画像処理を効率
良く、且つ、高速に実行可能とすることができる。
ラレルに入力される複数ラインの画像データに対して、
例えば、変倍率に応じた補間処理如くの画像処理を効率
良く、且つ、高速に実行可能とすることができる。
【図１】本発明を適用した画像処理回路のブロック図。
【図２】本発明を適用したデジタル複写機のブロック
図。
図。
【図３】ラインパラレル変換回路の構成を示す図。
【図４】ラインパラレル変換動作をを示す図。
【図５】変倍回路の構成を示すブロック図。
【図６】変倍回路への画像データ入力を示すタイムチャ
ート図。
ート図。
【図７】５０％変倍の動作を示すタイムチャート図。
【図８】ライン選択回路の構成を示すブロック図。
【図９】副走査倍率演算回路及びライン選択発生回路の
構成を示すブロック図。
構成を示すブロック図。
【図１０】ライン選択信号発生回路の構成を示す図。
【図１１】ライン選択信号発生回路の構成を示す図。
【図１２】１７９％変倍の動作を示すタイムチャート
図。
図。
【図１３】１７９％変倍の動作を示すタイムチャート
図。
図。
１０１ ページメモリコントローラ １０２ ページメモリ １０３ ラインパラレル変換回路 １０４ 変倍回路 １０５ ルックアップテーブル ２０１ ＣＣＤ ２０２ アナログ処理回路 ２０３ Ａ／Ｄ変換回路 ２０４ 画像処理回路 ２０５ プリンタ
Claims (7)
- 【請求項１】 複数ラインの画像データをパラレルに入
力する入力手段と、前記入力手段により入力される複数
ラインの画像データから夫々複数ラインの画像データか
らなる複数組の画像データを選択する選択手段と、 前記選択手段により選択された複数組の画像データの夫
々に画像処理を行なう処理手段とを有することを特徴と
する画像データ処理装置。 - 【請求項２】 前記選択手段は夫々が隣り合った２ライ
ンの画像データからなる複数組の画像データを選択する
ことを特徴とする請求項１に記載の画像データ処理装
置。 - 【請求項３】 前記処理手段は夫々の組に含まれる複数
ラインの画像データに補間処理を行なうことを特徴とす
る請求項１に記載の画像データ処理装置。 - 【請求項４】 前記選択手段は画像変倍率に応じて複数
ラインの画像データを選択することを特徴とする請求項
１に記載の画像データ処理装置。 - 【請求項５】 前記入力手段により入力される複数ライ
ンの画像データを記憶する記憶手段を有し、前記選択手
段は、前記入力手段から入力される複数ラインの画像デ
ータと前記記憶手段から読出される複数ラインの画像デ
ータとから、夫々複数ラインの画像データからなる複数
組の画像データを選択することを特徴とする請求項１に
記載の画像データ処理装置。 - 【請求項６】 前記記憶手段への複数ラインの画像デー
タの書き込みを画像変倍率に応じて制御することを特徴
とする請求項５に記載の画像データ処理装置。 - 【請求項７】 前記処理手段は複数組の画像データの夫
々に対して補間処理を行なう複数の補間処理手段を有す
ることを特徴とする請求項１に記載の画像データ処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131819A JPH08331364A (ja) | 1995-05-30 | 1995-05-30 | 画像データ処理装置 |
| US08/657,044 US5774234A (en) | 1995-05-30 | 1996-05-29 | Image data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131819A JPH08331364A (ja) | 1995-05-30 | 1995-05-30 | 画像データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331364A true JPH08331364A (ja) | 1996-12-13 |
Family
ID=15066847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131819A Pending JPH08331364A (ja) | 1995-05-30 | 1995-05-30 | 画像データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5774234A (ja) |
| JP (1) | JPH08331364A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3105168B2 (ja) * | 1996-06-19 | 2000-10-30 | 株式会社東芝 | 画像形成装置および画像処理方法 |
| JP3739604B2 (ja) * | 1999-07-19 | 2006-01-25 | シャープ株式会社 | 画像処理装置 |
| US6879416B2 (en) * | 2000-04-27 | 2005-04-12 | Canon Kabushiki Kaisha | Image processing apparatus, image processing method, and storage medium |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4885786A (en) * | 1984-10-24 | 1989-12-05 | International Business Machines Corporation | Method for enlarging an image stored in run representation form |
| DE3629195A1 (de) * | 1986-01-14 | 1987-07-23 | Canon Kk | Farbbildverarbeitungsgeraet |
| JPH02161872A (ja) * | 1988-12-14 | 1990-06-21 | Fuji Xerox Co Ltd | 画像処理装置の縮拡処理方式 |
| JP3056231B2 (ja) * | 1989-09-12 | 2000-06-26 | 株式会社リコー | 画像読取装置 |
| JP2991485B2 (ja) * | 1990-11-29 | 1999-12-20 | 株式会社東芝 | 画像処理装置 |
-
1995
- 1995-05-30 JP JP7131819A patent/JPH08331364A/ja active Pending
-
1996
- 1996-05-29 US US08/657,044 patent/US5774234A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5774234A (en) | 1998-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |