JPH0833438B2 - テスト・モ−ド始動回路 - Google Patents

テスト・モ−ド始動回路

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JPH0833438B2
JPH0833438B2 JP62087275A JP8727587A JPH0833438B2 JP H0833438 B2 JPH0833438 B2 JP H0833438B2 JP 62087275 A JP62087275 A JP 62087275A JP 8727587 A JP8727587 A JP 8727587A JP H0833438 B2 JPH0833438 B2 JP H0833438B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はテスト・モードを始動する回路に関し、特
にその集積回路の他機能に干渉することなくテスト・モ
ードを始動することができるようにした集積回路に使用
する回路に関する。この発明は特に集積回路チップの入
力／出力回路に有益である。
〔従来の技術〕
技術が発達して、寸法を小さくするにも拘わらず、よ
り多くの要素を１つの集積回路チップに組入れることが
できるようになってきた。そのように多くの要素を加え
ることによって、そのチップの機能は益々複雑且つ多様
性を帯びてきた。チップの機能が増加するにつれ、その
チップで実行するために使用する信号の入／出力のため
の端子又はパッドを増加することが必要となってきた。
しかし、チップ・サイズが小さくなってきたので、チッ
プに新たなパッドを加える面積も非常に狭くなってき
た。そのため、１つのパッドを複数の信号の入／出力に
使用したり、複数の機能を始動したりするようにした各
種回路が開発されてきた。
1982年６月22日にHappeに与えられた米国特許第4,33
6,495号“電解効果トランジスタを有するMOS技術による
集積回路構造“は外部からのテスト用接続を加えること
なく製造中欠陥の発見に使用することができる集積回路
のテスト回路を開示している。このテスト回路は現存の
集積回路端子を使用し、通常の動作に使用する電圧と反
対極性の電圧を使用してそれを作動するようにしてい
る。
1983年８月９日にDraheimほかに与えられた米国特許
第4,208,146号“MOS装置用テスト回路”は２つの入力を
持ち、その入力の１つに通常の電圧と反対極性の信号を
供給すると共に、他方の入力には同一極性ではあるが相
当高い電圧が供給されたときにテスト回路を可能化する
ようにしたテスト回路を開始している。
1984年５月22日にOwenIIIに発行された米国特許第4,4
50,402号“集積回路テスト装置”は第２の外部ピンに対
するエネーブル信号に応答して外部ピンから内部電源
へ、又は内部電源から外部ピンへ高い電圧を双方向に接
続することができる。集積回路テスト装置を開示してい
る。このテスト装置は第２の外部ピンからエネーブル信
号が除去されたときは、ほとんど普通の集積回路の動作
と同一である。
Mooreほかによる論文“独特なワンチップ・テスト構
造強化Ｅ−PROM製造の可能性”（Electronics;1983年９
月22日,135〜138頁）は制御ピンを10ボルト近い特に高
い電圧にすることによってテスト・モードをアクセスす
るＥ−PROMであって、高電圧感知回路を有するセルを含
むものを開示している。そのセルは特に高い電圧によっ
て作動したときに、その電圧をセルの出力に転送し、電
圧マージンの決定によりそれを測定することができる。
〔発明が解決しようとする問題点〕
テスト・モードが特に高い電圧によってエネーブルさ
れる上記の先行テスト回路は広い電圧範囲を有する電源
を必要とし、同じ期間中に範囲の狭い電源から生ずるエ
ネルギより非常に大きなエネルギの発生を必要とする。
高い電圧を用いてテスト機能をエネーブルすることは潜
在的な破壊電圧を集積回路の外部ピンに接続することを
要求することにもなる。
この発明の目的は、集積回路の外部ピンに対しわずか
高くした電圧を供給することによってテスト機能を始動
させるようなテスト機能を集積回路に加えうるような回
路を提供することによって上記の欠点を除去することで
ある。
〔問題点を解決するための手段〕
この発明は、集積回路の機能にテスト機能を加えるよ
うに入出力回路に適用したものであって、既存の入出力
回路の構成を変更することなしに、入出力回路のパッド
に、電源電圧よりも高くした電圧を供給することによっ
てテストの実行が可能となるテスト回路を提供する。
〔実施例〕
第１図は、この発明を理解するうえでのテスト機能追
加のための基本的回路構成の一例を示した回路図であ
り、集積回路チップ（図に示していない）のパッド12に
テスト機能を追加する回路10を含む。回路10はバイポー
ラPNPトランジスタ14を含み、トランジスタ14のエミッ
タはパッド12に接続され、ペースは電圧端子16に接続さ
れて電圧VDDを受電し、そのコレクタはノード18に接続
される。ノード18はテスト信号を供給するテスト出力リ
ード20に接続され、それは回路10を有する集積回路チッ
プの外部回路に接続する端子か、又はそのチップ内の他
の回路（図に示していない）にテスト信号を供給する端
子のどちらかに接続される。ノード18は、又ｎチャンネ
ル・エンハンスメント電界効果トランジスタ22のドレイ
ンにも接続される。トランジスタ22のソースは24で接地
VSSに接続され、ゲートはVDD電圧端子16に接続される。
ロード・トランジスタ22のゲートはVDD電圧端子16は
接続され、ロード・トランジスタ22はターンオン状態に
維持される。ロード・トランジスタ22は約4,000Ωのタ
ーンオン抵抗を持つ。従って、バイポーラ・トランジス
タ14がターンオンすると、トランジスタ22のターンオン
抵抗を通って電流が流れ、ノード18及びテスト端子20に
電圧が現われる。端子16の電圧VDDは基準電圧として作
用する。VDDより高い電圧VBE（約0.7ボルト）を有する
機能エネーブル電圧がパッド12に加えられると、トラン
ジスタ14のエミッタ−ベース・ダイオードはホワードバ
イアスにされ、ロード・トランジスタ22を通して電流を
流す。第１図の回路10では、パッド12にVDDにVBEを加え
た電圧を供給するだけで、テスト能力のような他の機能
をパッド12に加えることができる。
第２図は、テスト能力のような追加の機能が入／出力
パッド26に加えられたこの発明の一実施例による回路図
を示す。第２図の回路25は入／出力ドライバ回路27とパ
ッド26に接続された入力リード28とを含む。出力ドライ
バ回路27はｐチャンネル・エンハンスメント電界効果ト
ランジスタ30とｎチャンネル・エンハンスメント電界効
果トランジスタ32とを含む。ｐチャンネル出力ドライバ
・トランジスタ30のソースは電圧VDDを受電する端子34
に接続される。ｐチャンネル出力ドライバ・トランジス
タ30のドレインはパッド26に、及びｎチャンネル出力ド
ライバ・トランジスタ32のドレインに接続される。ｎチ
ャンネル出力ドライバ・トランジスタ32のソースは36で
接地VSSに接続される。トランジスタ30のゲートは出力
ドライバ信号PCHを受信し、トランジスタ32のゲートは
ドライブ信号NCHを受信する。トランジスタ30のゲート
の信号PCHがVDDより十分負であると、トランジスタ30は
ターンオンしてパッド26を“ハイ”にする。トランジス
タ32のゲートのNCH信号が十分正であると、トランジス
タ32はターンオンしてパッド26を“ロー”にする。PCH
及びNCH信号は典型的に非重複であり、適当な出力回路
（図に示していない）によってパッド26に希望する出力
信号を出力することができる。そのような出力回路は十
分に理解しうるものであるから更に詳細な説明はしな
い。
又、出力ドライバ・トランジスタ30,32は静電放電保
護を与える。第２図のように接続されたトランジスタ3
0,32はパッド26に対し静電放電によって生ずる低エネル
ギ高電圧スパイクを消散するクランプ・ダイオードを形
成する。トランジスタ30は正方向静電放電電圧スパイク
を防止し、トランジスタ32は負方向静電放電電圧スパイ
クに対し回路を保護する。このようなテスト・ドライバ
回路を追加しても、出力ドライバ・トランジスタ及び静
電放電電圧保護装置としての出力ドライバ・トランジス
タ30,32の動作を変更したり、劣化したりするようなこ
とはない。
又、第２図の回路はPNPバイポーラ・トランジスタ38
を含み、そのエミッタはトランジスタ30のドレインに接
続され、ベースはVDD電圧端子34に接続され、コレクタ
は導体42によりテスト出力リード40に接続される。ｎチ
ャンネル・エンハンスメント・トランジスタ44のドレイ
ンは導体42を介してバイポーラ・トランジスタ38のコレ
クタに接続され、ゲートは導体46を介してVDD端子34に
接続され、そのソースは48において接地VSSに接続され
る。ｎチャンネル・トランジスタ44はテスト・リード40
に対するテスト電圧出力のためのロード装置として働
く。トランジスタ44はそのゲートが導体46を介して常に
VDD電圧端子34に接続されているので、常にターンオン
状態である。トランジスタ44のオン抵抗は約4,000オー
ムである。バイポーラ・トランジスタ38がターンオンす
ると、導体42を介しトランジスタ44を含むロード装置を
通して電流が流れ、電圧がテスト・リード40に現われる
ようにする。トランジスタ38はパッド26に対しVDD電圧
よりVBE電圧（約0.7ボルト）だけ大きい追加の機能エネ
ーブル電圧を供給することによってターンオンする。後
述するように、この発明の好ましい実施例ではPNPバイ
ポーラ・トランジスタが寄生的トランジスタ（後述す
る）であるときには、そのエミッタ及びベースはｐチャ
ンネル出力ドライバ・トランジスタ30の一部となる。
第３図は第２図の点線の中に示したｐチャンネル出力
ドライバ・トランジスタ30とPNPバイポーラ装置38との
構造を組合わせるレイアウトの一実施例の平面図であ
る。第３図の実施例では、第２図のPNPトランジスタ38
はその数個の要素がｐチャンネル出力ドライバ・トラン
ジスタ30の要素と共通である寄生バイポータ・トランジ
スタである。第３図には、ｐチャンネル出力ドライバ・
トランジスタ30はそのソース53となるｐ拡散52と、ドレ
イン55のためのｐ拡散54,56とを有する。金属接続（図
に示していない）とソース53のｐ拡散52との電気接触の
ために、コンタクト・ウインドウ57,58,59が設けられ
る。ソース53のウインドウ57,59のコンタクトを共有す
るためにｎ＋材料の基板タイ60が設けられる。金属接続
65とドレイン55のｐ拡散領域54,56との間の電気接続の
ために２行の接続ウインドウ62,63が設けられ、ゲート
部70,71との電気接続のためにポリシリコン接続66,67,6
8が設けられる。第３図の接続はｐチャンネル装置30の
異なる層に設けられ、互いに電気絶縁される。
第４図は、第３図のPNPバイポーラ・トランジスタ38
と組合わされたｐチャンネル・ドライバ・トランジスタ
30の部分断面図である。全体的装置はｎ形材料の基板74
内に形成される。ソース53のｐ拡散の部分とドレイン55
のｐ拡散56の部分もそこに示す。基板74とｐ拡散52,56
の領域はSiO2のような熱酸化物層73でカバーされ、それ
を通してウインドウ59,63,84が設けられる。典型的には
アルミニウムのような金属接続帯を断面で示す。そのよ
うな接続帯75の１つはドレイン55との電気接続を与える
ウインドウ63を接続し、そのような接続77は基板タイ60
を介して基板74とソース53とを電気接続するウインドウ
59に接続する。二酸化シリコンから成る絶縁層78はゲー
ト71をドレイン55及びソース53から電気絶縁するために
設けられる。ゲート71はポリシリコン帯68に接続されて
いるポリシリコン接続で形成され、ポリシリコン帯68は
ゲート71に電気信号を導入するポリシリコン帯67（第３
図）に接続される。更に、第２図の回路を見ると、ソー
ス53及び基板タイ60は接続77に対する適当な接続（図に
示していない）によってVDDに接続される。
第３図及び第４図を見ると、寄生PNPトランジスタ38
のコレクタ82を形成するために基板74に拡散80を設け
る。ウインドウ群84はコレクタ82と接続86との間の電気
接続となる。第４図に更に詳細に表わすように、ドレイ
ン55は、又トランジスタ38のエミッタを形成し、基板74
はそのベースを形成する。VDDよりVBE電圧高い追加の機
能エネーブル電圧がｐチャンネル装置30のドレイン55に
供給されると、ドレイン55と基板74との間のダイオード
・ジャンクションはホワードバイアスされて、ドレイン
55から基板74にキャリが移動する。ドレイン55と基板74
との間の電圧の差が増加し過ぎない限り、ドレイン55か
ら基板74に放出されるキャリは基板74の反対部分に吸収
することができる。コレクタ82はドレイン55から放出さ
れたキャリのあるものを一掃し、第３図及び第４図の組
合わされた装置は第２図に示すように接続されて、前述
したように、第２図の導体42を介して電流がｎチャンネ
ル・ロード装置44に電流を供給する。
第５図はこの発明の回路の他の実施例を示し、それは
第２図の全要素を単一チップに挿入することができる単
一のCMOSセルに組入れたものである。第５図のセル90は
組合わされたｐチャンネル・ドライバ・トランジスタ及
び寄生PNPバイポーラ装置92と、ｎチャンネル出力ドラ
イバ・トランジスタ93と、ｎチャンネル・ロード装置94
とを含む。組合わされた構造のｐチャンネル出力ドライ
バ・トランジスタ92は第２図のｐチャンネル出力ドライ
バ・トランジスタ30に対応する。第５図のｎチャンネル
出力ドライバ・トランジスタ93は第２図のｎチャンネル
出力ドライバ32に対応する。組合わされた構造のPNPバ
イポーラ装置92は第２図のトランジスタ38に対応し、第
５図のｎチャンネル・ロード装置94は第２図のロード装
置44に対応する。
第５図のセル90は第２図のパッド26に対応するパッド
95を具備した基板91を含む。第５図のセル90の組合わさ
れた構造92は基板91にソース96を形成するｐ拡散97の領
域を含む。組合わされた構造92のドレイン102を設ける
ために、基板91に複数の拡散領域98,99,100,101を設け
る。ドレイン102及びｐ拡散領域98,99,100,101の部分は
接続帯104を介してパッド95に接続される。ゲート部10
6,107,108,109は接続帯113を介して信号PCHを受信する
端子110に接続される。負のPCH出力ドライバ信号は端子
110に供給される。端子110はセル90が出力モードにある
ときにはパッド95に“ハイ”を供給する。コレクタ112
はソース96の外周において基板91のｐ拡散114で形成さ
れる。第３図及び第４図の実施例同様、ドレイン102は
第５図の組合わされた構造92のためのエミッタとして作
用し、基板91はベースとして作用し、コレクタ112は組
合わされた構造92のPNPバイポーラ装置を完成する。基
板91への接続は基板コンタクト193で行われる。
ｎチャンネル出力ドライバ・トランジスタ93及びｎチ
ャンネル・ロード装置94は基板91のｐ井戸149に形成さ
れる。ｐ井戸149のｎ拡散116はｎチャンネル出力ドライ
バ・トランジスタ93のソース117を形成する。ｐ井戸149
の複数のｎ拡散領域118,119,120,121,122及び123はｎチ
ャンネル出力ドライバ・トランジスタ93のドレイン124
を形成するために設けられる。ドレイン124は接続帯125
を介してパッド95に接続される。ｎ拡散118におけるゲ
ート部126のようなゲート部はｎチャンネル出力ドライ
バ・トランジスタ93のゲート・エミッタを形成するため
に設けられる。ゲート部126のようなゲート部のすべて
（簡単にするために番号を付していない）は接続帯128
を介して信号NCHのために入力端子130に接続される。入
力端子130に供給される正NCH信号は第５図のセル90がそ
の出力モードにあるときに、パッド95に“ロー”電圧出
力を供給する。ポリシリコン接続帯132は133において、
接続帯125に接続され、セル90がその入力モードにある
ときに、パッド95から端子135を介して集積回路（図に
示していない）の残りの部分に入力信号INを送信する。
第５図のｎチャンネル・ロード装置94はドレイン13
4、ソース135及びゲート136を含む。ドレイン134は接続
帯138を介してコレクタ112に接続される。ゲート136は
接続帯140を介して組合わされた構造92のソース96に接
続される。ロード装置94のドレイン134は信号TESTを、
端子143を介し、集積回路チップ（図に示していない）
の残部に供給するポリシリコン接続帯142によって接続
される。金属層150がVDDに適当に接続され、又金属層15
0は接続帯140を介してロード装置94のゲート136に、及
び組合わされた構造92のソース96に接続される。金属層
151は接続152,153においてVSSに接続され、ｎチャンネ
ル出力ドライバ・トランジスタ93のソース117に、及び
ロード装置94のソース135に接続される。第５図のセル9
0は第２図の実施例において説明したものと類似する方
法で動作する。
この説明では、PNPトランジスタ及びｎチャンネル・
ロード装置を示したが、反対極性の追加の機能エネーブ
ル電圧を供給するためにｎチャンネル出力ドライバ・ト
ランジスタと組合わせて、又は単独で相補の装置を使用
することもできるということを理解するべきである。こ
こに開示した追加の機能回路は最小の装置を使用して実
施したが、その回路は更に多くの装置を使用した従来技
術の回路より優れているということを理解するべきであ
る。
以上説明したこの発明の実施例は前述のこの発明の目
的乃至効果を十分達成するものであり、又それはこの発
明の一例であって、この発明の範囲内でその構成要素を
交換することができることは明らかである。
【図面の簡単な説明】
第１図は、テスト機能を追加するための基本的回路構成
を示した回路図 第２図は、この発明の一実施例の回路図、 第３図は、第２図の実施例のバイポーラ装置と出力ドラ
イバ・トランジスタの構造を組合わせるマスクワークの
一実施例の平面図、 第４図は、第３図の４−４線に沿って取った第３図の組
合わされた構造の部分断面図、 第５図は、この発明の他の実施例により、単一チップ上
に第２図の回路要素のすべてを挿入するようにしたマス
クワークの平面図である。 図中、14……バイポーラPNPトランジスタ、18……ノー
ド、20……テスト出力リード、22……ｎチャンネル電界
効果トランジスタ、27……入／出力ドライバ回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ソース（52）が基準電圧用端子に接続され
    ｎ型半導体基体（74）に形成されたｐチャンネル出力ド
    ライバ・トランジスタ（30）と、前記ｐチャンネル出力
    ドライバ・トランジスタ（30）とドレインどうしで接続
    されたｎチャンネル出力ドライバ・トランジスタ（32）
    と、前記ドレインと接続されたパッド（26）とを有し、
    前記パッド（26）は外部からの入力信号を受信し且つ前
    記両トランジスタ（30、32）のゲートへの入力によって
    ドライブされた出力信号を出力する、入出力回路におい
    て、 前記ｐチャンネル出力ドライバ・トランジスタの前記ド
    レイン（56）がエミッタとして機能し、前記ｎ型半導体
    基体（74）がベースとして機能し、コレクタ（82）が前
    記ｎ型半導体基体（74）上へのｐ型不純物の拡散により
    形成されることにより、寄性のバイポーラ・トランジス
    タが構成され、 前記寄性のバイポーラ・トランジスタは、前記パッド
    （26）への印加電圧によって、前記コレクタに電流が流
    れるための十分な順方向バイアスを前記エミッタ・ベー
    ス接合間にもたらし、あるいは前記コレクタに電流が流
    れない逆バイアスを前記エミッタ・ベース接合間にもた
    らすことにより制御可能であり、 前記入出力回路は更に、 前記エミッタ・ベース接合に前記十分な順方向バイアス
    が加わったとき、所定の電流を供給するように、前記コ
    レクタに接続された負荷デバイス（44）と、 前記コレクタと前記負荷デバイス（44）の間に接続さ
    れ、前記エミッタ・ベース接合間に前記十分な順方向バ
    イアスが加わったときは第１レベルの電圧を提供し、前
    記エミッタ・ベース接合間が十分にバイアスされず、若
    しくは逆バイアスされたときには第２レベルの電圧を提
    供する導体（40）と、からなり、以て、前記入出力回路
    の通常動作を損なわずに入出力テスト機能を付加したテ
    スト・モード始動装置。
JP62087275A 1986-04-14 1987-04-10 テスト・モ−ド始動回路 Expired - Fee Related JPH0833438B2 (ja)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8827629D0 (en) * 1988-11-25 1988-12-29 Lsi Logic Europ Testing of analogue circuits
US5019772A (en) * 1989-05-23 1991-05-28 International Business Machines Corporation Test selection techniques
US5034687A (en) * 1989-10-16 1991-07-23 Vlsi Technology, Inc. Signature indicating circuit
US5030904A (en) * 1990-02-13 1991-07-09 Hewlett-Packard Company Diagnostic system for integrated circuits using existing pads
JPH04139850A (ja) * 1990-10-01 1992-05-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその検査方法
US5134314A (en) * 1990-12-18 1992-07-28 Vlsi Technology, Inc. Automatic pin circuitry shutoff for an integrated circuit
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
US5442282A (en) * 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
US5389556A (en) * 1992-07-02 1995-02-14 Lsi Logic Corporation Individually powering-up unsingulated dies on a wafer
US5294883A (en) * 1992-08-04 1994-03-15 International Business Machines Corporation Test detector/shutoff and method for BiCMOS integrated circuit
US5532174A (en) * 1994-04-22 1996-07-02 Lsi Logic Corporation Wafer level integrated circuit testing with a sacrificial metal layer
US5982188A (en) * 1994-07-29 1999-11-09 Stmicroelectronics, Inc. Test mode control circuit of an integrated circuit device
US5982815A (en) * 1996-07-01 1999-11-09 Advanced Micro Devices Inc. Circuit for setting a device into a test mode by changing a first port to a fixed clock and a second port to a non-fixed clock
US6492706B1 (en) 2000-12-13 2002-12-10 Cypress Semiconductor Corp. Programmable pin flag

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2539967C2 (de) * 1975-09-02 1984-06-28 Siemens AG, 1000 Berlin und 8000 München Logikgrundschaltung
NL7704005A (nl) * 1977-04-13 1977-06-30 Philips Nv Geintegreerde schakeling.
US4402003A (en) * 1981-01-12 1983-08-30 Supertex, Inc. Composite MOS/bipolar power device
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
US4441117A (en) * 1981-07-27 1984-04-03 Intersil, Inc. Monolithically merged field effect transistor and bipolar junction transistor
US4527115A (en) * 1982-12-22 1985-07-02 Raytheon Company Configurable logic gate array
US4506282A (en) * 1983-01-03 1985-03-19 General Electric Company Normally-off semiconductor device with low on resistance and circuit analogue
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures

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