JPH11110255A - ソフトウェアをデバッグするための装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェアをデバッグする際にコードを１
ステップごとに実行するための改良された技術を提供す
ること 【解決手段】 ステッピングプロセスを使用すべきこと
を表示するようセット可能なフィールドを有する制御レ
ジスタと、データ処理装置内のプロセッサコアが命令フ
ェッチを行うことをリクエストした時に第１信号を受信
するようになっているステートマシンとを備えた、デー
タ処理装置のためのデバッグインターフェースユニット
が提供される。フィールドがセットされている場合に、
所定の数の命令フェッチがプロセッサコアによってリク
エストされると、ステートマシンはプロセッサコアにブ
レークポイント信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソフトウェアをデ
バッグ（バグ除去）するための装置および方法に関し、
より詳細には、データ処理装置のためにソフトウェアを
デバッグする際に、コードをパスするステップ動作を容
易にする装置および方法に関する。

【０００２】

【従来技術】代表的なデータ処理装置は、プロセッサコ
アに供給されるデータ値に適用される、ある命令シーケ
ンスを実行するようになっているプロセッサコアを有す
ることができる。一般に、プロセッサコアが必要とする
命令およびデータ値を記憶するためのメモリを設けるこ
とができる。更に、メモリに必要なアクセス回数を低減
するよう、プロセッサコアが必要とする命令およびデー
タ値を記憶するために、１つ以上のキャッシュが設けら
れるケースが多い。

【０００３】かかるデータ処理装置によって実行される
ソフトウェアをデバッグする際に、ソフトウェアを実行
する際のデータ処理装置のアクティビティをモニタする
よう、コンピュータ上で実行されるデバッガーアプリケ
ーション（以下、デバッガーと総称する）を使用するこ
とが知られている。

【０００４】このデバッガーはデータ処理装置内に設け
られた、埋め込まれた「回路内エミュレータ」（ＩＣ
Ｅ）ユニットを介してデータ処理装置とインターフェー
スすることができるようになっている。一般に、かかる
埋め込み型ＩＣＥユニットは数個のハードウェアブレー
クポイントユニットを含み、各ハードウェアブレークポ
イントユニットは識別時にデバッガーが関心を持つ命令
またはデータアクセスの属性を記憶するための多数のブ
レークポイントレジスタと、プロセッサコアによって開
始される命令またはデータアクセスに関するデータ処理
装置から受信される情報とブレークポイントレジスタ内
の属性とを比較するためのブレークポイント比較器とを
有する。ブレークポイントレジスタは一般にデータ、ア
ドレスまたは制御信号の属性をそれぞれ記憶するための
データレジスタ、アドレスレジスタおよび制御レジスタ
を含む。更に、例えばアドレスの所定ビットに関心がな
い時に「ドントケア（don't care）」ステータスを設定
できるようにするためのマスクフィールドを設けてもよ
い。

【０００５】各ハードウェアブレークポイントユニット
は、ブレークポイント比較器がブレークポイントレジス
タの属性とデータ処理装置から受信される命令またはデ
ータアクセスに関する情報に含まれる対応する属性とが
一致すると判断した場合、プロセッサコアにブレークポ
イント信号を発生するようにできる。

【０００６】ハードウェアブレークポイントユニットに
よって発生されるブレークポイント信号は、プロセッサ
コアが処理命令を停止するようにさせ、よってデバッガ
ーがデータ処理装置のその時のステートを分析できるよ
うにする。

【０００７】かかるデータ処理装置によって実行される
ソフトウェアをデバッグする際に、所定の数の命令を実
行し、次にプロセッサおよび／またはメモリのステート
を検査し、その後、次の所定の数の命令を実行するよう
にコードをパスするようステップ動作できることが極め
て好ましい。特にこのプロセスを使用してコードを１回
ステップすること、すなわちコード１の命令を一回で実
行し、各命令の間でプロセッサおよび／またはメモリの
ステートを検査することが特に有効である。

【０００８】かかる１回のステップ動作を実行するため
の公知の技術は、ソフトウェアを使ってプロセッサコア
が次にどの命令を検査し、プロセッサコアがその命令を
実行するとすぐに、プロセッサコアが終了するアドレス
を決定し、次に特定のハードウェアブレークポイントユ
ニットのブレークポイントレジスタ内のその命令アドレ
スの必要な属性を入力することである。このような方法
によりプロセッサコアがそのアドレスに命令フェッチリ
クエストを発生すると、ハードウェアのブレークポイン
トユニット内のブレークポイント比較器が命令フェッチ
リクエストとブレークポイントレジスタ内の属性との一
致を判断し、ブレークポイント信号を発生する。

【０００９】

【発明が解決しようとする課題】しかしながら上記方法
には主な２つの不利点がある。第１に、上記方法はプロ
セッサがまさに何を行うかの複雑な予測をデバッガーア
プリケーションソフトウェアが行わなければならないこ
とである。更に、一回のステップ動作を実行するため
に、ハードウェアブレークポイントユニットのうちの１
つを保留しなければならない。しかしながらコスト要因
（例えばシリコンコスト）に起因し、埋め込み型ＩＣＥ
ユニットは一般に少数のハードウェアブレークポイント
ユニットしか含まないので、特に１回のステップ動作を
行うためにハードウェアブレークポイントのうちの１つ
を保留させることは大いに不利になっている。

【００１０】代替方法としては、「ソフトウェアブレー
クポイント」技術を使用する方法がある。ソフトウェア
ブレークポイント技術を使用する際、ハードウェアブレ
ークポイントユニットのブレークポイントデータレジス
タ内に固定パターンのビットを入れることができ、ブレ
ークポイント比較器は常に命令アクセスに関して受信さ
れた情報とその固定パターンとを比較する。次に、プロ
セッサが命令を実行するとすぐにプロセッサが終了する
アドレスが決定され、メモリ内のそのアドレスの命令を
メモリから除き、これを固定パターンのビットと置換す
る。この方法により、プロセッサコアがそのアドレスに
対し命令フェッチリクエストを発生すると、固定パター
ンのビットが検索され、ハードウェアブレークポイント
ユニット内のブレークポイント比較器がビットのそのパ
ターンとブレークポイントレジスタ内に記憶されたビッ
トのパターンとの一致を判断し、ブレークポイント信号
をプロセッサコアに発生する。このブレークポイント信
号は次にプロセッサコアが処理命令を停止するようにさ
せ、よってデバッガーはプロセッサおよび／またはメモ
リのステートを検査できる。このプロセスが一旦完了す
れば、デバッグステートが励起され、データ処理装置が
再び命令処理を開始する前に、メモリから取り出され、
固定ビットパターンが置換された命令がメモリ内の対応
するアドレスに戻される。

【００１１】ソフトウェアブレークポイント技術の主な
利点としては、１つのハードウェアブレークポイントユ
ニットしか保留しなくてよく、命令が単一ステップ命令
であるか、または特定のユーザーの指定命令であるかに
よって、ブレークポイントが生じる命令を、その単一ハ
ードウェアブレークポイントで識別し、よってその命令
をメモリ内で固定パターンのビットと置換したものと見
なすことが挙げられる。

【００１２】しかしながら、このソフトウェアブレーク
ポイント技術は依然として固定パターンのビットをメモ
リ内のどのアドレスに入れるかを決定するのに、プロセ
ッサが何を行わなければならないかという複雑な予測を
ソフトウェアが実行しなければならない。更にデータ処
理装置がキャッシュを使用しており、固定ビットパター
ンによってオーバーライトすべき命令がキャッシュ内に
ある場合、その命令をキャッシュ内にオーバーライトで
きないことがあり、その命令をキャッシュからフラッシ
ュさせなければならない。その理由は、メモリへのアク
セスを行うことなく、よって固定パターンのビットを検
索することなく、キャッシュから命令を他の方法で戻す
からである。このことはコードがキャッシュのロックダ
ウン部分に記憶されている場合は特に不利である。一般
にロックダウン部分はプロセッサコアおよび／または決
定可能な挙動（例えば決定可能な実行時間）を必要とす
るルーチンによって定期的に使用され、よってメモリか
ら検索される新しい命令によってオーバーライトすべき
でない多数の命令を記憶するのに使用される。別の不利
点としては、命令がＲＯＭに記憶されている場合、その
命令を通過する単一ステップにソフトウェアブレークポ
イント技術を使用できないことが挙げられる。その理由
は、固定されたパターンのビットでは命令をオーバーラ
イトできないからである。

【００１３】従来技術の方法の上記問題点を前提とすれ
ば、本発明の目的はソフトウェアをデバッグする際にコ
ードを１ステップごとに実行するための改良された技術
を提供することにある。

【００１４】

【課題を解決するための手段】本発明の第１の態様によ
れば、ステップ方法（stepping process）を使用すべき
ことを表示するように設定可能なフィールドを有する制
御レジスタと、データ処理装置内のプロセッサコアが命
令フェッチを行うことをリクエストした際に、第１信号
を受信するようになっており、プロセッサコアがリクエ
ストした命令フェッチの数の記録を維持するようになっ
ているステートマシンとを備え、該ステートマシンは更
に制御レジスタを参照し、フィールドがセットされてい
るかどうかを判断し、フィールドがセットされている場
合において、一旦プロセッサコアによって所定の数の命
令フェッチがリクエストされると、プロセッサコアにブ
レークポイント信号を出力するようになっている、デー
タ処理装置のためのデバッガーインターフェースユニッ
トが提供される。

【００１５】本発明によれば、デバッガーインターフェ
ースユニットまたは先に述べたような埋め込み型ＩＣＥ
ユニットは、ソフトウェアをデバッグする際にコードの
１ステップごとの実行を容易にするための別の要素を含
むようになっている。これら別の要素としては、プロセ
ッサコアが命令フェッチを行うようにリクエストするご
とに、第１信号を受信するようになっているステートマ
シンが挙げられる。更に、ステップ方法を使用すべきこ
とを表示するようにセット可能なエクストラフィールド
がデバッガーインターフェースユニットの制御レジスタ
内に設けられる。このステートマシンは制御レジスタを
参照し、フィールドがセットされているかどうかを判断
し、フィールドがセットされている場合、所定の数の命
令フェッチがリクエストされるとブレークポイント信号
を出力するようになっている。

【００１６】かかるステートマシンを設けることにより
プロセッサが何を行うべきかの複雑な予測を行う必要が
なくなるのでデバッグソフトウェアの時間をかなり節約
できる。更に、かかるステートマシンを使用することに
よりメモリ内で命令を変える必要がなくなるので、キャ
ッシュから命令をフラッシングしなければならないとい
う問題が解消される。

【００１７】好ましい実施例では、命令フェッチの所定
の数は２であり、ステップ方法は１回のステップ動作で
ある。代表的なデバッガーインターフェースユニット、
例えば埋め込み型ＩＣＥユニットは、命令フェッチが行
われていることを表示する信号に応答できる。従って、
ステートマシンはその信号の記録を維持するだけでよ
く、好ましい実施例によれば、かかる第２の信号が受信
されるとブレークポイント信号がアサートされる。この
ような方法により、次の命令が実行され、プロセッサは
何か他のことを行う前にデバッグステートとなる。

【００１８】好ましくは第１信号は、命令フェッチのリ
クエストされていることを示すために、プロセッサコア
によって制御バスに出力される信号である。以下、この
第１信号をInMREQ信号と称す。先に述べたように、代表
的なデバッガーインターフェースユニット、例えば埋め
込み型ＩＣＥユニットは、既にInMREQ信号を受信するよ
うになっているので、ステートマシンは受信したInMREQ
信号の数の記録を維持するだけでよい。

【００１９】好ましい実施例では、デバッガーインター
フェースユニットは、プロセッサコアによって開始され
る命令またはデータアクセスに関する情報を受信するた
めの入力ターミナルと、１つ以上のハードウェアブレー
クポイントユニットとを備え、各ブレークポイントユニ
ットがプロセッサコアにブレークポイントユニット信号
を送るようにする命令またはデータアクセスの属性を記
憶するための多数のブレークポイントレジスタ、および
ブレークポイントレジスタ内の属性と入力ターミナルで
受信された情報とを比較するためのブレークポイント比
較器と有し、ブレークポイント比較器がブレークポイン
トレジスタ内の属性と入力ターミナルで受信された情報
に含まれた対応する属性とが一致すると判断した場合、
各ブレークポイントユニットが前記ブレークポイント信
号を発生するようになっている。

【００２０】先に述べたように、所定の事象が生じた時
に、かかるハードウェアブレークポイントユニットを使
用してブレークポイント信号を発生することができる。
ブレークポイントレジスタはアドレス、命令、データ値
または制御バスに出力された信号の特定の属性を記憶す
る他に、所定の属性をマスクし、実際に「ドントケア」
機能を果たすことができるように、マスク情報を記憶す
ることもできる。従って、ブレークポイント比較器が戻
されるデータ値の所定部分に関係せず、むしろブレーク
ポイント比較器が比較のための他の属性、例えばプロセ
ッサコアが発生する命令またはデータ値のアドレスを使
用することを表示するためのデータマスクをブレークポ
イントレジスタに加えることができる。ステップ動作を
実行するために、このステートマシンを使用することに
より、設けられたかかるハードウェアブレークポイント
ユニットを他の目的のために自由に使用でき、単一ステ
ップ動作を行うためにハードウェアブレークポイントユ
ニットのうちの１つを保留する必要はない。

【００２１】好ましい実施例では、入力ターミナルはプ
ロセッサコアによって開始される命令またはデータアク
セスに関する情報を受信するためのアドレスバス、デー
タバスおよび制御バスに接続される。ブレークポイント
レジスタ内に記憶された属性はアドレス、（命令データ
を含む）データ、制御バスに出力される信号に対する属
性に関連づけでき、よって好ましい実施例では入力ター
ミナルはハードウェアブレークポイントユニットが必要
とされる情報のすべてにアクセスするように、アドレス
バス、データバスおよび制御バスからの情報を受信する
必要がある。

【００２２】好ましい実施例では、デバッガーインター
フェースユニットはブレークポイントユニットまたはス
テートマシンのいずれかにより発生されるブレークポイ
ント信号を受信し、プロセッサコアに単一信号を出力す
るための論理ゲートを更に含む。ブレークポイント信号
が論理「１」の値をとる場合、論理ゲートはORゲートで
あることが好ましい。更に好ましい実施例では、デバッ
ガーインターフェースユニットは更に、デバッガーから
の属性を受信し、ブレークポイントレジスタ内に記憶す
るためのインターフェースを更に含む。このインターフ
ェースはシリアルインターフェース、例えばＩＥＥＥ規
格１１４９．１−１９９０ＪＴＡＧシリアルインターフ
ェースの形態であり、よってデバッガーインターフェー
スユニットがブレークポイントレジスタに追加すべきデ
ータ内でスキャンできることが好ましい。

【００２３】本発明の第２の態様によれば、命令を実行
するためのプロセッサコアと、本発明の第１の態様に係
わるデバッガーインターフェースユニットとを備えたデ
ータ処理装置が提供される。更に本発明の第２の態様に
よれば、デバッガーインターフェースユニットとプロセ
ッサコアとを１つの回路内に組み合わせ、この回路を他
の要素、例えばメモリまたはキャッシュと独立して設け
ることができる。

【００２４】データ処理装置は多数の他の特徴、例えば
プロセッサコアによって直接アクセスされるメモリまた
は１つ以上のキャッシュと組み合わせて使用されるメモ
リも含むことができる。フォンノイマンアーキテクチャ
（Von Neumann architecture）によれば、命令およびデ
ータの双方を記憶するために単一キャッシュを設けるこ
とができる。しかしながら好ましい実施例では、ハーバ
ードアーキテクチャ（Harvard architecture）が使用さ
れ、従って、データ処理装置は、命令を記憶するための
命令キャッシュと、データを記憶するためのデータキャ
ッシュと、命令キャッシュをプロセッサコアに接続する
ようになっており、プロセッサコアが命令キャッシュに
命令アドレスを出力できるようにする命令アドレスバス
およびプロセッサコアが前記命令アドレスに対応する命
令を受信することができるようにする命令データバス
と、データキャッシュをプロセッサコアに接続するよう
になっており、プロセッサコアがデータキャッシュにデ
ータアドレスを出力できるようにするデータアドレスバ
スおよびプロセッサコアが前記データアドレスに対応す
るデータ値を受信し、またはデータ値をデータキャッシ
ュに出力できるようにするデータデータバスとを更に備
える。

【００２５】デバッガーインターフェースユニットの入
力ターミナルは命令アドレスバスおよび命令データバス
に接続され、ブレークポイント比較器がリクエストした
命令アクセスに関する必要な情報を１つ以上のハードウ
ェアブレークポイントユニットが受信することができる
ようにすることが好ましい。更に、デバッガーインター
フェースユニットの入力ターミナルはデータアドレスバ
スおよびデータデータバスに接続され、ブレークポイン
ト比較器が要求したデータアクセスに関する必要な情報
を１つ以上のハードウェアブレークポイントユニットが
受信することができるようにする。

【００２６】更に命令制御バスおよびデータ制御バスの
双方に入力ターミナルを接続し、これら制御バスに出力
された信号に関する、ハードウェアブレークポイントユ
ニットによって要求できる必要な情報を受信することが
できる。

【００２７】本発明の第３の態様によれば、（ａ）ステ
ップ方法を使用すべきことを表示するよう、制御レジス
タ内のフィールドをセットする工程と、（ｂ）データ処
理装置内のプロセッサコアが命令フェッチを行うことを
リクエストした時に、第１信号を受信する工程と、
（ｃ）プロセッサコアがリクエストした命令フェッチの
数の記録を維持する工程と、（ｄ）前記工程（ａ）にて
制御レジスタのフィールドがセットされている場合にお
いて、一旦プロセッサコアによって所定の数の命令フェ
ッチがリクエストされると、プロセッサコアにブレーク
ポイント信号を出力する工程とを備えた、ステップ方法
を実行するためにデータ処理装置のためのデバッガーイ
ンターフェースユニットを作動させる方法が提供され
る。

【００２８】添付図面に示した本発明の好ましい実施例
を参照して、単なる例により本発明について更に説明す
る。

【００２９】

【発明の実施の形態】図１は、本発明の一実施例に係わ
るデータ処理装置を示し、この実施例ではデータ処理装
置は別個の命令キャッシュと別個のデータキャッシュを
有するハーバードアーキテクチャを使用している。

【００３０】図１に示されるように、プロセッサコア１
００は命令バスラインを介して命令キャッシュ１１０に
接続され、かつデータバスラインを介してデータキャッ
シュ１２０に接続されている。命令キャッシュ１１０と
データキャッシュ１２０の双方を制御するための単一キ
ャッシュコントローラ１３０が示されている。しかしな
がらこれとは異なり、一つのコントローラが命令キャッ
シュ１１０用であり、一つのコントローラがデータキャ
ッシュ１２０用であるような別個のキャッシュコントロ
ーラを設けてもよい。

【００３１】プロセッサコア１１０が命令を求めると
き、このコア１１０は命令アドレスバス１６０にその命
令のメモリアドレスを発生し、更に命令制御バス１７０
上にプロセッサの制御信号を発生する。このプロセッサ
制御信号はアドレスが読み出しリクエストまたは書き込
みリクエストのいずれに対応するのか、アクセスのタイ
プ（例えばシーケンシャルタイプ）、アクセスのサイズ
（例えばワード、バイト）、プロセッサの作動モード
（例えばスーパーバイザーまたはユーザーモード）等に
関する情報を含む。このプロセッサ制御信号はキャッシ
ュコントローラ１３０によって受信され、必要な命令を
命令キャッシュ１１０に記憶するかどうかをキャッシュ
コントローラに判断させるように促す。

【００３２】好ましい実施例ではプロセッサコア１００
が検索すべき命令を求めた時に、命令アドレスバス１６
０に発生されたプロセッサ制御信号は命令メモリリクエ
スト（InMREQ）信号であり、この信号は命令キャッシュ
１１０が命令アドレスバス１６０上のアドレスと命令キ
ャッシュ１１０内のアドレスとを比較し、キャッシュ内
にそのアドレスに対応する命令が記憶されているかどう
かを判断しなければならないことを、キャッシュコント
ローラ１３０に通知する。記憶すると判断した場合、こ
の命令は命令キャッシュ１１０から命令データバス１６
５に出力され、ここでプロセッサコア１００によってこ
の命令が読み出される。アドレスに対応する命令がキャ
ッシュ１１０にない場合、キャッシュコントローラ１３
０は外部バス２２０を介してメモリ１４０から命令を検
索させる。次に、検索された命令はキャッシュ１１０内
に記憶され、次に命令データバス１６５を通してプロセ
ッサコア１００へ戻される。

【００３３】同様にデータ値のためのアドレスをデータ
アドレスバス１８０上に出力することができ、データフ
ェッチが必要なことをメモリシステムに表示するための
信号（以下、データメモリリクエスト（DnMREQ）信号と
称す）がデータ制御バス１９０を通してキャッシュコン
トローラ１３０に出力される。これによりデータキャッ
シュ１２０はデータ値がデータキャッシュ内に記憶され
ている場合、データデータバス１８５上のそのアドレス
に対応するデータ値を戻すようにさせるか、またはキャ
ッシュコントローラ１３０はメモリ１４０からデータ値
を検索し、この点でデータ値がデータキャッシュ１２０
に記憶され、データデータバス１８５を通してプロセッ
サコア１００に戻される。

【００３４】本発明の好ましい実施例によれば、データ
処理装置には更に埋め込み型ＩＣＥユニット１５０が設
けられ、このユニットはコンピュータ、例えばパソコン
で実行される外部デバッガーアプリケーションに対する
デバッガーインターフェースユニットとして使用され
る。このデバッガーアプリケーションを以下、デバッガ
ーと称す。好ましい実施例では埋め込み型ＩＣＥユニッ
ト１５０は２つのハードウェアブレークポイントユニッ
ト２００および２０５を含み、各ハードウェアブレーク
ポイントユニットはデバッガーが識別に関心を有する命
令またはデータアクセスの属性を記憶するための多数の
ブレークポイントレジスタおよびブレークポイントレジ
スタ内の属性とプロセッサコアによって開始される命令
またはデータアクセスに関する、データ処理装置から受
信される情報とを比較するためのブレークポイント比較
器を有する。データ処理装置からのこの情報は、種々の
命令バスライン１６０、１６５、１７０および／または
種々のデータバスライン１８０、１８５、１９０を通し
て得られる。各ハードウェアブレークポイントユニット
はブレークポイント比較器がブレークポイントレジスタ
の属性とデータ処理装置から受信される命令またはデー
タに関する情報に含まれる対応する属性とが一致すると
判断した場合、プロセッサコアにブレークポイント信号
を発生することができる。

【００３５】デバッガーがハードウェアブレークポイン
ト２００または２０５内のブレークポイントレジスタを
更新できるようにするためにシリアルインターフェー
ス、例えばＪＴＡＧシリアルインターフェースを設け、
デバッガーインターフェースユニットがブレークポイン
トレジスタに対かすべきデータ内でスキャンできるよう
にする。ブレークポイントレジスタ内に記憶すべき新し
い属性をデバッガーインターフェースユニットに与える
ことができ、これらパラメータはインターフェースをブ
レークポイント比較器によってその後使用できるように
ブレークポイントレジスタに記憶される。

【００３６】各ブレークポイント比較器は、任意の時間
において命令バス１６０、１６５、１７０からの命令情
報またはデータバス１８０、１８５、１９０からのデー
タ情報のいずれかを見ることができるようになってい
る。ブレークポイント比較器が命令バスからの命令情報
を分析し、これがブレークポイントレジスタの属性と一
致していると判断した場合、パス２３０を介してプロセ
ッサコアにブレークポイント信号が送られる。しかしな
がらブレークポイント比較器がデータバス１８０、１８
５、１９０からのデータ情報を解析し、ブレークポイン
トレジスタの属性と一致していると判断した場合、パス
２４０を介してプロセッサコア１００にウォッチポイン
ト信号が送られる。好ましい実施例の次の説明のため
に、パス２３０を通して発生されるブレークポイント信
号およびパス２４０を通して発生されるウォッチポイン
ト信号の双方が、プロセッサコアの命令処理をするのを
停止させ、よってデバッガーがブレークポイント命令の
実行に先立ち、データ処理装置の現在ステートをデバッ
ガーが分析できるようにする際に、これら双方の信号を
ブレークポイント信号と見なすことができる。しかしな
がら好ましい実施例では、受信された信号が命令に関す
るブレークポイント信号であるか、またはデータに関す
るウォッチポイント信号であるかを判断できるように、
別個のパス２３０、２４０が設けられている。

【００３７】プロセッサコア１００がパス２３０または
２４０を介してブレークポイント信号を受信し、命令処
理を停止するとプロセッサコアはパス２５０を通して埋
め込み型ＩＣＥユニット１５０にデバッグアクノーレッ
ジ信号を送り、プロセッサコアがブレークポイント信号
を受信し、命令の処理を停止したことを埋め込み型ＩＣ
Ｅユニット１５０に伝える。埋め込み型ＩＣＥユニット
１５０はハードウェアブレークポイントユニット２００
および２０５の他に埋め込み型ＩＣＥユニット１５０の
作動を制御するために使用されるデータの種々のアイテ
ムを含む多数の制御レジスタ２１０も含む。しかしなが
ら本発明の好ましい実施例によれば、制御レジスタ２１
０に多数のエクストラフィールドが追加されており、こ
れら制御レジスタは所定の指定事象が生じた際に、ブレ
ークポイント信号の発生を取り扱うよう、埋め込み型Ｉ
ＣＥユニットに加えられた別の要素によって使用され
る。これら別の要素は図４に示されており、図４は埋め
込み型ＩＣＥユニット１５０内の構成部品のより詳細な
概観を示すものである。

【００３８】図４に示されるように、データ処理装置で
実行中のコードをデバッガーが１ステップごとに実行で
きるようにし、よって所定の数の命令を実行し、次にプ
ロセッサおよび／またはメモリのステートを検査し、そ
の後、次の所定の数の命令を実行するようにするための
ステートマシン３００が設けられている。好ましい実施
例では、コードを通過する１回のステップ動作を実行す
るのに、このステートマシン３００が使用され、よって
一度に１つの命令でコードが実行され、各命令の間でプ
ロセッサおよび／またはメモリのステートが検査され
る。ステートマシン３００によってアクセス可能であ
り、かつステップ方法を使用すべきことを表示するよう
に設定可能な命令レジスタ２１０内にエキストラフィー
ルドが設けられている。このフィールドがセットされて
いる場合、ステートマシンはプロセッサコアによって発
生されるInMREQ信号の数の記録を維持するようになって
おり、所定の数のInMREQ信号が受信された後、ステート
マシン３００はパス３３０を通してＯＲゲート３２０に
ブレークポイント信号を発生するようになっている。ス
テートマシン３００が一回のステップ動作を実行するよ
うになっている場合、ステートマシン３００はプロセッ
サコアによって２つのInMREQ信号が発行されると、ステ
ートマシン３００はブレークポイント信号を１回発生す
る。このステートマシン３００の作動については図５〜
７を参照して後により詳細に説明する。

【００３９】本発明の好ましい実施例によれば、埋め込
み型ＩＣＥユニット１５０はベクトルアドレスとも称さ
れることが多い例外アドレスにて、例外ルーチンへのア
クセスを識別するようになっているベクトルキャッチ論
理回路３１０も含む。制御レジスタ２１０には多数の別
のフィールドが追加されており、各フィールドは特定の
例外ルーチンに対応し、各フィールドはデバッガーが対
応する例外ルーチンへのアクセスを識別したがっている
ことを表示するように設定できる。

【００４０】ベクトルキャッチ論理回路３１０はプロセ
ッサコアによって発生されるInMREQ信号を受信するよう
になっており、更にInMREQ信号と称される命令フェッチ
リクエストが実際に例外ルーチンの命令のための命令フ
ェッチリクエストであること表示するようにセットされ
た評価信号を受信するようにもなっている。ロジックキ
ャッチ論理回路３１０はこれら信号を受信すると、InMR
EQ信号に関連するアドレス内の所定の数のビットおよび
アドレスが、どの例外ルーチンに対応するかを判断する
よう、各例外ルーチンに対応する種々の別の制御レジス
タ内に記憶されたビットを使用するようになっている。
命令フェッチコマンドが例外ルーチンに対応し、この例
外ルーチンの、制御レジスタ内の対応するフィールドが
セットされている場合、ベクトルキャッチ論理回路３１
０はパス３４０を通してＯＲゲート３２０にブレークポ
イント信号を発生するようになっている。ベクトルキャ
ッチ論理回路３１０の作動については図８〜１０を参照
して後により詳細に説明する。

【００４１】ＯＲゲート３２０はステートマシン３００
およびベクトルキャッチ論理回路３１０によって発生さ
れるブレークポイント信号の他にＯＲゲート３２０のハ
ードウェアブレークポイントユニット２００および２０
５からパス３５０および３６０を通って発生されるブレ
ークポイント信号を受信するようになっている。従っ
て、埋め込み型ＩＣＥユニット１５０の部品によってブ
レークポイント信号が発生されると、ＯＲゲート３２０
はパス３７０を通してプロセッサコア１００にブレーク
ポイント信号を発生する。ステートマシン３００および
ベクトルキャッチ論理回路３１０は特に１回のステップ
および例外ルーチンへのアクセスの識別を特に処理する
ように設けられているので、ハードウェアブレークポイ
ントユニット２００および２０５は他の目的のために自
由に使用できる。よってデバッガーは一部の別のデバッ
グ方法を実行しながら、１回のステップまたはベクトル
キャッチプロセスも実行できる。

【００４２】当業者であれば、本発明の好ましい実施例
に係わる上記埋め込み型ＩＣＥユニット１５０は、図１
に示されるようなハーバードアーキテクチャを有するデ
ータ処理装置と共に使用することだけに限定されている
わけではないことが理解できよう。必要なことは、埋め
込み型ＩＣＥユニット１５０がプロセッサコアによって
開始される命令アクセスおよび／またはデータアクセス
に関する情報を受信するようにすることである。

【００４３】従って、図２に示されるように、好ましい
実施例の埋め込み型ＩＣＥユニット１５０は命令および
データ値の双方を記憶するための単一キャッシュ４００
が設けられているフォンノイマンアーキテクチャを有す
るデータ処理装置でも使用できる。このような構造で
は、プロセッサコア１００が命令またはデータ値を必要
とする時には、このプロセッサコアはプロセッサのアド
レス（ＰＡ）バス４１０に、その命令またはデータ値の
メモリアドレスを入れる。更に、プロセッサコア１００
はプロセッサ制御（ＰＣ）バス４２０にプロセッサ制御
信号を発生する。このプロセッサ制御信号はキャッシュ
コントローラ１３０によって受信され、この制御信号は
必要な命令またはデータ値がキャッシュ４００内に記憶
されているかどうかをキャッシュコントローラが判断す
るように促す。更に、命令フェッチとデータフェッチと
を区別する別の制御信号が設けられている。キャッシュ
コントローラ１３０はアドレスバス４１０上のアドレス
とキャッシュ内のアドレスとを比較し、そのアドレスに
対応する命令またはデータ値がキャッシュ内に記憶され
ているかどうかを判断するように、キャッシュ４００に
命令する。記憶されている場合、その命令またはデータ
値はキャッシュ４００からプロセッサデータ（ＰＤ）バ
ス４１５に出力され、このバスからプロセッサコア１０
０によって読み出される。そのアドレスに対応する命令
またはデータ値がキャッシュ４００内にない場合、キャ
ッシュコントローラ１３０はその命令またはデータ値が
外部バス２２０を通してメモリ１４０から検索されるよ
うにする。次に、検索された命令またはデータ値はキャ
ッシュ４００に記憶され、データバス４１５を通してプ
ロセッサコア１００へ戻される。

【００４４】プロセッサコア１００は、プロセッサデー
タバス４１５を通して命令またはデータ値を受信する以
外に、データバス４１５を通してキャッシュに記憶でき
るよう、キャッシュ４００へデータ値を出力することも
できる。これらデータ値は後の処理操作に必要とされる
時にプロセッサコア１００によってその後、検索でき
る。

【００４５】埋め込み型ＩＣＥユニット１５０は、図１
および４を参照してこれまで説明したのと同様に作動す
る。従ってこのユニットは、種々のバスライン４１０、
４１５、４２０に接続され、プロセッサコア１００によ
って開始される命令またはデータアクセスに関する必要
な情報を受信する。単一ステップ動作またはベクトルキ
ャッチングのために、埋め込み型ＩＣＥユニットはデー
タフェッチではなく、命令フェッチを考慮するだけであ
る。図４を参照してこれまで説明したように、ステート
マシン３００を使用してデバッガーが単一のステップ動
作を実行できるようにし、ベクトルキャッチ論理回路３
１０を使用して例外ルーチンへのアクセスが生じたこと
を識別し、プロセッサコアによって実行される処理を中
止するように、プロセッサコアにブレークポイント信号
を発生し、このポイントにおけるプロセッサコアおよび
／またはメモリのステートをデバッガーが分析できるよ
うにする。パス３７０を通してプロセッサコアにブレー
クポイント信号が発生される時、プロセッサコア１００
はパス２５０を通して埋め込み型ＩＣＥユニット１５０
にデバッグアクノーレッジ信号を送り、その処理を中止
したことを確認する。

【００４６】好ましい実施例の埋め込み型ＩＣＥユニッ
ト１５０は、ハーバードアーキテクチャまたはフォンノ
イマンアーキテクチャのいずれかを有するデータ処理装
置と共に使用する他に、キャッシュを有しないデータ処
理装置、例えば図３に示されているようなデータ処理装
置と共に使用することも可能である。図３に示されてい
るように、このプロセッサコア１００はプロセッサバス
ライン４５０、４５５、４６０を介してメモリ１４０に
プロセッサコア１００が接続されている。プロセッサコ
ア１００が命令またはデータ値を必要とすると、プロセ
ッサコアはその命令またはデータ値のメモリアドレスを
プロセッサアドレス（ＰＡ）バス４５０に出力し、更に
プロセッサ制御（ＰＣ）バス４６０にプロセッサ制御信
号を発生する。このプロセッサ制御信号はメモリ１４０
によって受信され、ＰＡバス４５０に出力されたアドレ
スに記憶された命令またはデータ値をメモリが検索する
ように促す。命令フェッチとデータフェッチとを区別す
る別の制御信号も更に設けられている。検索された命令
またはデータ値はメモリ１４０からプロセッサデータ
（ＰＤ）バス４５５に出力され、このバスからプロセッ
サコア１００によって読み出される。プロセッサコア１
００はＰＤバス４５５を通して命令またはデータ値を受
信する他に、ＰＤバス４５５を通してメモリ１４０にデ
ータ値を出力し、メモリに記憶できるようにすることも
可能である。

【００４７】埋め込み型ＩＣＥユニット１５０は、命令
またはデータアクセスに関する必要な情報を受信するよ
うに種々のプロセッサバス４５０、４５５、４６０に接
続されており、図１、２および４を参照して先に説明し
たのと同じように作動する。以上で本発明の好ましい実
施例に係わる埋め込み型ＩＣＥユニット１５０の一般的
な構造について説明したので、次に図５〜７を参照して
埋め込み型ＩＣＥユニット１５０内のステートマシン３
００の作動についてより詳細に説明する。

【００４８】図５は、単一ステップ作動モードで作動す
る際に好ましい実施例のデータ処理装置によって発生さ
れる多数の信号の間の関係を示すタイミング図である。
各クロックサイクルの間が分離されていることを示すた
めに垂直線５２０が加えられている。これら種々のクロ
ックサイクルの間のステートマシン３００のステート
（ＳＭ ＳＴＡＴＥ）は、図５の底部に表示されてお
り、Ｉはステートマシンがアイドルステートにあり、Ｆ
１はステートマシン３００が第１フェッチステートにあ
り、Ｆ２はステートマシン３００が第２フェッチステー
トにあることを示す。図６にはこれらステートおよびス
テート間の関係が示されている。

【００４９】第１クロックサイクルＦＥ１の間、プロセ
ッサクロックは第１命令をフェッチするようになってい
る。従って、次のクロックサイクルの間のクロック信号
５００の立ち上がりエッジでは、プロセッサコアは命令
フェッチを開始するために論理「０」値を有するInMREQ
信号５１０を発生し、同時に命令バスにその命令のアド
レスを出力するようになっている。ＦＥ１クロックサイ
クルにおけるクロックの立ち上がりエッジでは、ステー
トマシン３００はプロセッサによって制御バスに第１In
MREQ信号が発生されたことを通知し、従って、アイドル
ステートを脱出し、Ｆ１ステートに移行する。ＦＥ１ク
ロックサイクルの終了時に第１命令フェッチリクエスト
に対応する命令データ５３０は、命令データ（ＩＤ）バ
スに戻される。

【００５０】次にクロックサイクルでは、プロセッサは
（図５における参照符号ＤＥ１によって表示される）第
１命令をデコードするようにされ、（図５における参照
符号ＦＥ２によって表示される）メモリまたはキャッシ
ュからの第２命令もフェッチする。ＦＥ１クロックサイ
クルにおけるクロックの立ち上がりエッジとＦＥ２クロ
ックサイクルにおけるクロックの立ち上がりエッジとの
間で、制御バス上にInMREQ信号がアサートされ、この命
令の対応するアドレスは命令バス上に出力される。更に
ＦＥ２クロックサイクルにおけるクロックの対応するエ
ッジではステートマシン３００は第２InMREQ信号が発生
されたことを認識し、よってステートマシンはＦ１ステ
ートからＦ２ステートへ移行する。このようなＦＥ２ク
ロックサイクルの終了時に第２命令リクエストに対応す
る命令データ５３５が命令データバスを通してプロセッ
サコアに戻される。

【００５１】更に、ＦＥ２クロックサイクルにおけるク
ロックの立ち上がりエッジにて、ステートマシン３００
は第２InMREQ信号が発生されていることを認識し、よっ
て第２命令フェッチが行われたことを認識しているの
で、ステートマシン３００はＦＥ２クロックサイクルの
クロックの立下りエッジで、ブレークポイント信号５４
０をアサートするようになっている。ＦＥ２クロックサ
イクルにおけるクロックの立下りエッジとブレークポイ
ント信号５４０の発生との関係は、図５における矢印５
６０によって表示されている。

【００５２】次のクロックサイクルでは、プロセッサ１
００は（図５における参照符号ＥＸ１によって表示され
る）第１命令を実行し、更に（図５における参照符号Ｄ
Ｅ２によって表示される）第２命令をデコードするよう
になっている。更にプロセッサは、メモリまたはキャッ
シュから第３命令をフェッチし、よって第３InMREQ信号
がアサートされる。このクロックサイクルにおけるクロ
ックの立ち上がりエッジでは、ステートマシン３００は
第３InMREQ信号が発生されたことを認識し、更にプロセ
ッサコアから埋め込み型ＩＣＥユニット１５０へのデバ
ッグアクノーレッジ信号５５０がまだ低レベルであるこ
とも認識する。このことは、プロセッサコア１００がま
だ命令処理を停止していないことを示している。このよ
うな状況では、ステートマシンは図６に示されるような
Ｆ２ステートのままである。この理由は、プロセッサが
一旦停止すると、ステートマシンはアイドルステートに
戻るにすぎないからである。

【００５３】ステートマシン３００は、まだ論理「１」
レベルのデバッグアクノーレッジ信号５５０を受信して
いないので、このクロックサイクルの終了時に次のクロ
ックサイクルにおけるブレークポイント信号５４０を再
アサートするようになっている。第１命令は、例えば分
岐条件となることがあり、よって第１命令の直後に第２
命令を実行すると自動的にみなすことができないので、
デバッグアクノーレッジ信号５５０がアサートされるま
でフェッチされるその後の各命令に対し、ブレークポイ
ント信号は再アサートされることが好ましい。プロセッ
サがブレークポイントされた命令を処理するまで、すな
わちデバッグアクノーレッジ信号がプロセッサによって
アサートされるポイントにて、パイプラインの実行ステ
ージに命令が到達するまで、命令はフェッチされ続け
る。

【００５４】図５を参照すると、次のクロックサイクル
において、プロセッサコアは第２命令を実行しており、
ブレークポイント信号５４０を受信するので、プロセッ
サコアは命令の処理を停止し、この次のクロックサイク
ルにおけるクロックの立ち上がりエッジでデバッグアク
ノーレッジ信号５５０を発生するようになっている。従
って、先のクロックサイクルでフェッチされ、デコード
された第２命令は、このクロックサイクルでは実行され
ず、従って、このクロックサイクルにおけるクロックの
立ち上がりエッジにてステートマシンはプロセッサが停
止したことを表示するデバッグアクノーレッジ信号５５
０の存在を認識し、よってアイドルステートに戻る。次
に、このクロックサイクルの立下りエッジにてデータ処
理装置はデバッグステートに入り、このデバッグステー
トではInMREQ信号は命令フェッチが行われないことを表
示するハイレベルに留まる。プロセッサコアはブレーク
ポイント信号に応答しており、よって、もうブレークポ
イント信号を発生する必要はないので、ブレークポイン
ト信号５４０は低レベルのままであり、デバッグアクノ
ーレッジ信号５５０はプロセッサが停止したことを表示
する高レベルのままである。

【００５５】デバッガーがプロセッサコアおよび／また
はメモリのステートの分析を終了すると、クロックはオ
ンに戻るように切り換えられ、デバッグアクノーレッジ
信号５５０はクロックの第１の立ち上がりエッジで論理
「０」レベルに戻る。更にプロセッサコアは、第２命令
が再フェッチされることを求めるためのInMREQ信号５１
０を発生する。図５に示されるように、第２命令に対
し、単一ステッププロセス全体が繰り返され、この結
果、第２命令が実行されると、データ処理装置は再びデ
バッグステートになる。

【００５６】図６は、図５を参照してこれまで説明した
ステートマシンのステートの概要を示すものである。従
って、ステートマシン３００は第１命令フェッチが行わ
れるまでアイドルステート６００のままであり、第１命
令フェッチが生じた時点でステートはＦ１ステート６１
０に変わる。次に第２命令フェッチが生じると、ステー
トマシンはＦ１ステートからＦ２ステート６２０に移行
する。ステートマシン３００はプロセッサが停止したこ
とを表示するデバッグアクノーレッジ信号５５０が受信
されるまで、Ｆ２ステート６２０のままであり、デバッ
グアクノーレッジ信号が受信された時点でステートマシ
ンはＦ２ステート６２０からアイドルステート６００に
戻る。

【００５７】図７にはステートマシン３００の機能を行
うための好ましい実施例で使用される回路が示されてい
る。論理回路７００は命令フェッチが発生されると論理
「０」の値となるInMREQ信号、プロセッサが停止すると
論理「１」の値となるデバッグアクノーレッジ（DBGAC
K）信号、および単一ステップを行うかどうかを示すよ
うセットされる、制御レジスタ２１０内のビット値であ
るCTL 信号を受信するようになっており、このCTL 信号
は単一ステップ方法を実行すべき時は論理「１」の値を
有する。論理回路７００はステートマシンのステートを
示す２ビットの情報を受信するようにもなっており、こ
れら２ビットは「StepState 」と称される。StepState
［１：０］の値はステートマシン３００の次のステート
を表示するための論理回路７００によって出力される
「NextState 」［１：０］信号に応じて決まり、論理回
路７００への種々の入力信号と本発明の好ましい実施例
により論理回路７００から出力されるNextState ［１：
０］の値との間の関係は次の表に示される。

【００５８】

【表１】

【００５９】上記表では、値００はステートマシン３０
０のアイドルステートに対応し、値「０１」はステート
マシン３００のＦ１ステートに対応し、値「１０」はス
テートマシン３００のＦ２ステートに対応する。データ
処理回路に、まず電力が供給されると、パス７１５を通
してＤタイプレジスタ７１０、更にＤタイプラッチ７２
０にもリセット信号が送られる。このリセット信号はＤ
タイプレジスタ７１０がStepState としての値「００」
を出力するようにさせ、Ｄタイプラッチ７２０が「Step
Bkpt」信号を「０」にリセットするようにさせる。

【００６０】図５を参照すると、ＦＥ１クロックサイク
ルの間、InMREQ信号は低レベルになり、DBGACK信号は低
レベルとなり、CTL 信号は高レベルとなり、単一ステッ
プ動作を実行すべきと見なされる。ステップステートが
「００」となると、上記表からNextState がＦ１ステー
トに対応する「０１」となることが示される。

【００６１】Ｄタイプレジスタ７１０は、このNextStat
e 値を受信し、パス７３０を通してクロック信号も受信
する。ＦＥ１クロックサイクルの間、クロックの立ち上
がりエッジでＤタイプレジスタ７１０はNextState 値、
すなわちステップステートとしての「０１」を出力し、
このステップステートは論理回路７００へ入力される。
更にパス７６０を通してAND ゲート７８０にStepState
のビット「１」が送られる。このAND ゲート７８０も
（インバータ７７０を介し）反転されたDBGACK信号を受
信するようになっている。ステップステート信号の第１
ビットはこのケースが０であるので、AND ゲート７８０
によって出力される信号は「０」となる。

【００６２】Ｄタイプラッチ７２０はAND ゲート７８０
からの出力信号、更にクロック信号７３０を受信し、Ｆ
Ｅ１クロックサイクルにおけるクロックの立下りエッジ
にて信号StepBkptとしてAND ゲート７８０から受信した
信号を出力する。AND ゲート７８０からの信号はこのケ
ースでは０であるので、StepBkpt信号も０となる。

【００６３】次のクロックサイクルではInMREQおよびDB
GACKの双方は低レベルであり、CTLは高レベルのままで
あり、StepState は「０１」である。上記表に示されて
いるように、論理回路７００により出力される次のステ
ートは「１０」となる。従って、この次のクロックサイ
クルにおけるクロックの立ち上がりエッジでは、ステー
ト「１０」がＤタイプレジスタ７１０によってStepStat
e として出力され、このステートはステートマシン３０
０のＦ２ステートに対応する。DBGACK信号は「０」であ
るので、AND ゲート７８０はインバータ７７０からの論
理「１」の値を受信する。更に、このステップステート
値の第１ビットは「１」であるので、AND ゲートの第２
入力端で論理「１」信号も受信し、よってＤタイプラッ
チ７２０に論理回路「１」信号を出力する。従って、Ｄ
タイプラッチ７２０によりクロックサイクルの立下りエ
ッジでStepBkpt信号として論理「１」信号が出力され
る。図４に示されるように、このStepBkpt信号は、パス
３３０を通してＯＲゲート３２０に出力される信号であ
り、この結果、プロセッサコアにブレークポイント信号
が発生される。

【００６４】第３クロックサイクルではInMREQおよびDB
GACKは再び低レベルとなり、CTL は高レベルとなり、ス
テップステート信号は［１０］となる。表の最終行に示
されるように、論理回路７００によって出力される次の
ステートは値「１０」のままであり、よってこのクロッ
クサイクルの立下りエッジではStepBkpt信号は再び値
「１」となる。このようなステートの関係はプロセッサ
コアはプロセッサが停止したことを表示する高レベルの
DBGACK信号をプロセッサコアが発生するときまで続く。
上記表における第２の欄に示されているように、StepSt
ate 、InMREQ信号またはCTL 信号の値に係わらず、高レ
ベルのDBGACK信号が存在することにより、論理回路７０
０によって出力される次のステートは「００」とされ
る。更に、反転したDBGACK信号はAND ゲート７８０にも
加えられるので、これによりAND ゲートはStepState の
値［１］に拘わらず、「０」の値を出力する。したがっ
て、クロックサイクルの降下エッジではStepBkpt信号は
「０」の値に戻る。

【００６５】以上でステートマシン３００の動作につい
て説明したので、次に図８〜１０を参照して好ましい実
施例に係わる埋め込み型ＩＣＥユニット１５０内に設け
られたベクトルキャッチ論理回路３１０の動作について
詳細に説明する。図８は、例外、例えばデータアボート
（data aborts ）が生じる時の例外ルーチンへのアクセ
スを識別するために、ベクトルキャッチ論理回路３１０
を使用する際の好ましい実施例のデータ処理装置によっ
て発生される種々の信号を示すタイミング図である。図
８に示された種々の信号の相互作用については、図９に
更に示されており、この図９はベクトルキャッチ論理回
路３１０の主な要素を示すブロック図である。

【００６６】種々のクロックサイクルの間の分離を示す
ために、図８内の垂直線８８０が設けられている。例外
が生じた場合、プロセッサコア１００がこの例外を取り
扱うために使用される例外ルーチンの第１命令を検索す
るよう、命令フェッチリクエストを発生する。従って、
プロセッサコアはInMREQ信号を発生する他に、命令アド
レスバスにアドレス８１０も発生する。このアドレス
は、例外ルーチンにおける第１命令のアドレスに対応す
る。同時にプロセッサコア１００により、評価信号も出
力される。この評価信号はInMREQ信号に加えて、制御バ
スに出力されることが好ましく、この信号は命令フェッ
チが例外ルーチンの命令に関連することを表示する。好
ましい実施例では、この評価信号は「VectAdd 」信号と
称され、図８ではライン８２０によって示されている。

【００６７】図９に示されるように、ベクトルキャッチ
論理回路３１０内のデコード論理回路９００に命令アド
レス情報およびVectAdd 信号が入力される。好ましい実
施例では、デコード論理回路９００には命令アドレスの
うちのビット４〜２しか入力されない。好ましい実施例
では、どの命令ルーチンにアクセス中かを判断するの
に、これらビットしか必要でないからである。しかしな
がら当業者であれば、必要に応じてデコード論理回路９
００に命令アドレスの任意の数のビットを与えることが
できることが理解できよう。

【００６８】デコード論理回路９００はベクトルキャッ
チレジスタ９３０にもアクセスし、これらレジスタは図
４を参照してこれまで述べた埋め込み型ＩＣＥユニット
１５０内の制御レジスタ２１０のエクストラフィールド
となっている。好ましい実施例では、８つの例外ルーチ
ンが設けられており、よってベクトルキャッチレジスタ
９３０には８つのフィールドが設けられている。更に各
フィールドは、デバッガーが対応する例外ルーチンへの
アクセスを識別したいかどうかを表示するよう設定可能
な１ビットを含むことが好ましい。

【００６９】例外ルーチンへのアクセスが行われている
ことを表示するよう、VectAdd 信号が高レベルであると
仮定すると、デコード論理回路９００はアドレスのうち
のビット４〜２、およびどの例外ルーチンがアクセス中
であるか、更にベクトルキャッチレジスタ９３０内の対
応するビットがセットされているかどうかを判断するた
めのベクトルキャッチレジスタ９３０からの対応するビ
ットを使用するようになっている。後に図１０を参照
し、上記機能を実行するための、本発明の好ましい実施
例におけるデコード論理回路９００内に含まれる実際の
論理回路について詳細に説明する。

【００７０】デバッガーが決定された例外ルーチンへの
アクセスを識別したいことを、ベクトルキャッチレジス
タ９３０内の対応するビットが表示する場合、デコード
論理回路９００によりパス９４０を通してＤタイプラッ
チ９１０に「VDecode 」信号が出力される。このVDecod
e 信号は図８においてライン８３０によって示されてお
り、VectAdd 信号と同様な形態であるが、デコード論理
回路９００が必要な処理を実行するのに必要な時間によ
り、時間がずれていることが判る。

【００７１】Ｄタイプラッチ９１０はパス９７０を通し
てクロック信号を受信し、よってクロックの立下りエッ
ジでパス９５０を通して「VTest 」信号としてVDecode
信号を出力するようになっている。このVTest 信号は、
図８ではライン８４０によって示されており、フェッチ
サイクルの開始を示すクロックの立下りエッジの後で、
このVTest 信号が出力されることが理解できよう。

【００７２】VTest 信号は、パス９７０を通してクロッ
ク信号も受信するようになっている別のＤタイプラッチ
９２０によって受信される。従って、フェッチサイクル
の終了時におけるクロックの立下りエッジでＤタイプラ
ッチ９２０はVBkpt 信号としてのVTest 信号をパス９６
０を通して出力するようになっている。このVBkpt 信号
は、図４を参照して先に示したように、パス３４０を通
してＯＲゲート３２０へベクトルキャッチ論理回路３１
０によって出力される信号に対応する。従って、図４に
示された埋め込み型ＩＣＥユニット１５０内のORゲート
３２０はベクトルキャッチ論理回路３１０からのVBkpt
信号を受信した際に、ブレークポイント信号を出力する
ようになっている。図８では、VBkpt 信号はライン８５
０によって示され、ブレークポイント信号はライン８６
０によって示されている。信号がベクトルキャッチ論理
回路３１０からORゲート３２０へ通過し、ORゲート３２
０によって処理されるのにかかる時間のためにブレーク
ポイント信号８６０は一部がVBkpt 信号８５０の後で発
生されることが、図８から理解できよう。

【００７３】最後に、図８を参照すると、命令アドレス
バス上に発生されるアドレス８１０に対応する命令デー
タ８７０は、フェッチサイクルの終了に向かって命令バ
スを通してプロセッサコアに戻される。図８および図９
の上記説明から、例外ルーチン命令がフェッチされるフ
ェッチサイクル直後のクロックサイクルにおけるブレー
クポイント信号のアサートが、上記方法によって保証さ
れることが理解できよう。従って、その命令が実行され
る前にプロセッサコアは強制的に処理を停止させられ
る。性質上、例外ルーチン命令は遅延を伴うことなく実
行されるので、図８に示されるようにブレークポイント
信号を１回アサートすれば充分である。

【００７４】図１０は、図９に示されたデコード論理回
路９００をより詳細に示す。図１０に示されるように、
このデコード論理回路９００はパス９８０を通して命令
アドレスのビット４〜２を受信し、パス９９０を通して
VectAdd 信号を受信し、パス９８５を通してベクトルキ
ャッチレジスタからの８ビットを受信する。命令アドレ
スのうちのビット４〜２はインバータ９９２によって反
転され、反転されたアドレスＮＡ［２：０］を形成し、
この信号は再び反転され、バッファ化されたアドレス指
定されたビットＢＡ［２：０］を形成する。

【００７５】好ましい実施例では命令アドレスのうちの
ビット４〜２がすべて「０」であり、従ってＮＡ信号の
うちのビット２〜０がすべてが「１」であれば、第１例
外ルーチンにアクセスされる。更にベクトルキャッチレ
ジスタ９３０のビット０は、この例外ルーチンに対応
し、よってベクトルキャッチレジスタのビット０はＮＡ
信号のうちのビット２〜０と共にAND ゲート９９６へ送
られる。更にAND ゲート９９６はパス９９０を通してVe
ctAdd 信号を受信し、この信号は例外ルーチンへの命令
フェッチが行われる時はいつも高レベルである。従っ
て、図１０を参照するとＮＡ信号のビット２〜０が高レ
ベルである場合、ベクトルキャッチレジスタのビット０
が高レベルであり（デバッガーが第１例外ルーチンへの
アクセスの識別を望むことを表示する場合）、およびVe
ctAdd 信号が高レベルであり、例外ルーチンへのアクセ
スが行われることを表示する場合、AND ゲート９９６は
レベル「１」の信号を出力するだけであることが理解で
きよう。

【００７６】ベクトルキャッチレジスタ９３０の他の７
つのビットの各々に対し、同様なAND ゲート９９８、９
９９が設けられており、これらAND ゲート９９８、９９
９の特定の例外ルーチンに応じてＮＡ信号またはＢＡ信
号のいずれかからの選択的ビットを受信するようになっ
ている。したがって、一例として命令アドレスのうちの
ビット４および３が０であり、命令アドレスのうちのビ
ット２が１である場合、第２例外ルーチンにアクセスさ
れる。この場合、ＮＡ信号のうちのビット２および１は
高レベルとなり、ＢＡ信号のうちのビット０は高レベル
となるので、これらビットはベクトルキャッチレジスタ
のうちのビット１の他にAND ゲート９９８へ送られる。
したがって、第２例外ルーチンにアクセスされ、ベクト
ルキャッチレジスタのうちのビット１が高レベルにセッ
トされ、デバッガーがその第２例外ルーチンへのアクセ
スを識別するのに関心のあることを表示する場合、AND
ゲート９９８は、例外ルーチンへのアクセスが行われて
いるのを表示するのにVectAdd 信号が高レベルである限
り、ORゲート１０００に高レベル信号を発生する。

【００７７】最終例として、命令アドレスのうちのビッ
ト４〜２がすべて高レベルであり、よってＢＡ信号のう
ちのビット２〜０が高レベルである場合、第８例外ルー
チンにアクセスされる。従って、AND ゲート９９９はＢ
Ａ信号のうちのビット２〜０およびベクトルキャッチレ
ジスタ９３０のうちのビット７を受信するようになって
いる。従って、ベクトルキャッチのうちのそのビットが
セットされており、ＢＡ信号のうちの対応するビット２
〜０が高レベルであれば、AND ゲート９９９はORゲート
１０００へ論理「１」信号を出力し、VectAdd 信号は高
レベルとなり、例外ルーチンへのアクセスが行われてい
ることを示す。ORゲート１０００がAND ゲート９９６、
９９８、９９９のうちのいずれかから論理「１」信号を
受信する場合、ORゲートは論理「１」の値としてVDecod
e 信号を出力する。

【００７８】本発明の好ましい実施例に係わるデータ処
理装置のうちの上記記載から、単一ステッピング機能お
よび例外ルーチンへのアクセスの識別をそれぞれ行う専
用ステートマシン３００およびベクトルキャッチ論理回
路３１０を設けたことにより、他の目的に自由に使用で
きる埋め込み型ＩＣＥユニット内に任意の一般的ハード
ウェアブレークポイントユニットを残しながら、これら
一般的なデバッギング条件を取り扱うための、特に効率
的な技術が提供される。

【００７９】以上で本明細書に特定の実施例を説明した
が、本発明はこの実施例に限定されるものでなく、発明
の範囲内で多くの変形および追加を行うことができるこ
とが理解できよう。例えば本発明の範囲から逸脱するこ
となく、従属請求項の特徴事項と独立請求項の特徴事項
との種々の組み合わせが可能であることが理解できよ
う。

【図面の簡単な説明】

【図１】データ処理装置がハーバードアーキテクチャを
有する、本発明の第１実施例に係わるデータ処理装置を
示す。

【図２】データ処理装置がフォンノイマンアーキテクチ
ャを有する、本発明の第２実施例に係わるデータ処理装
置を示す。

【図３】データ処理装置がキャッシュを使用せず、代わ
りにプロセッサコアがメモリに直接アクセスするように
なっている、本発明の第３実施例に係わるデータ処理装
置。

【図４】本発明の好ましい実施例に係わる埋め込み型Ｉ
ＣＥユニットの主要部品を示す。

【図５】図４のステートマシンに対応する種々の信号の
間の関係を示すタイミング図である。

【図６】図４に示されたステートマシンの種々のステー
トの間の関係を示すステート図である。

【図７】図４に示されたステートマシンの部品を示すブ
ロック図である。

【図８】図４に示されたベクトルキャッチ論理回路に対
応する種々の信号の間の関係を示すタイミング図であ
る。

【図９】図４に示されたベクトルキャッチ論理回路の部
品を示すブロック図である。

【図１０】図９のデコード論理回路内に含まれる論理回
路を示す図である。

【符号の説明】 １００ プロセッサコア １１０ 命令キャッシュ １２０ データキャッシュ １４０ メモリ １５０ 埋め込み型ＩＣＥユニット

フロントページの続き (72)発明者 アンドリュー ジョン マーリット イギリス国 ケンブリッジシャー，ケンブ リッジ，オーク トリー アベニュー 33

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ステップ方法を使用すべきことを表示す
   るように設定可能なフィールドを有する制御レジスタ
   と、 データ処理装置内のプロセッサコアが命令フェッチを行
   うことをリクエストした際に、第１信号を受信するよう
   になっており、プロセッサコアがリクエストした命令フ
   ェッチの数の記録を維持するようになっているステート
   マシンとを備え、 該ステートマシンが更に制御レジスタを参照し、フィー
   ルドがセットされているかどうかを判断し、フィールド
   がセットされている場合において、プロセッサコアによ
   って所定の数の命令フェッチがリクエストされると、プ
   ロセッサコアにブレークポイント信号を出力するように
   構成された、データ処理装置のためのデバッガーインタ
   ーフェースユニット。
2. 【請求項２】 命令フェッチの所定の数が２であり、ス
   テップ方法が１回のステップ動作である、請求項１記載
   のデバッガーインターフェースユニット。
3. 【請求項３】 第１信号が、命令フェッチのリクエスト
   されていることを示すための、プロセッサコアによって
   制御バスに出力される信号である、請求項１記載のデバ
   ッガーインターフェースユニット。
4. 【請求項４】 プロセッサコアによって開始される命令
   またはデータアクセスに関する情報を受信するための入
   力ターミナルと、 １つ以上のハードウェアブレークポイントユニットとを
   備え、各ブレークポイントユニットがプロセッサコアに
   ブレークポイントユニット信号を送るようにする命令ま
   たはデータアクセスの属性を記憶するための多数のブレ
   ークポイントレジスタ、およびブレークポイントレジス
   タ内の属性と入力ターミナルで受信された情報とを比較
   するためのブレークポイント比較器と有し、 ブレークポイント比較器がブレークポイントレジスタ内
   の属性と入力ターミナルで受信された情報に含まれた対
   応する属性とが一致すると判断した場合、各ブレークポ
   イントユニットが前記ブレークポイント信号を発生する
   ように構成された、請求項１記載のデバッガーインター
   フェースユニット。
5. 【請求項５】 入力ターミナルがプロセッサコアによっ
   て開始される命令またはデータアクセスに関する情報を
   受信するためのアドレスバス、データバスおよび制御バ
   スに接続されている、請求項４記載のデバッガーインタ
   ーフェースユニット。
6. 【請求項６】 ブレークポイントユニットまたはステー
   トマシンのいずれかにより発生されるブレークポイント
   信号を受信し、プロセッサコアに単一信号を出力するた
   めの論理ゲートを更に含む、請求項４記載のデバッガー
   インターフェースユニット。
7. 【請求項７】 デバッガーからの属性を受信し、ブレー
   クポイントレジスタ内に記憶するためのインターフェー
   スを更に含む、請求項４記載のデバッガーインターフェ
   ースユニット。
8. 【請求項８】 命令を実行するためのプロセッサコア
   と、 請求項１に記載のデバッガーインターフェースユニット
   とを備えたデータ処理装置。
9. 【請求項９】 命令を記憶するための命令キャッシュ
   と、 データを記憶するためのデータキャッシュと、 命令キャッシュをプロセッサコアに接続するようになっ
   ており、プロセッサコアが命令キャッシュに命令アドレ
   スを出力できるようにする命令アドレスバスおよびプロ
   セッサコアが前記命令アドレスに対応する命令を受信す
   ることができるようにする命令データバスと、 データキャッシュをプロセッサコアに接続するようにな
   っており、プロセッサコアがデータキャッシュにデータ
   アドレスを出力できるようにするデータアドレスバスお
   よびプロセッサコアが前記データアドレスに対応するデ
   ータ値を受信し、またはデータ値をデータキャッシュに
   出力できるようにするデータデータバスとを更に備え
   た、請求項８記載のデータ処理装置。
10. 【請求項１０】 デバッガーインターフェースユニット
    が、 プロセッサコアによって開始される命令またはデータア
    クセスに関する情報を受信するための入力ターミナル
    と、 １つ以上のハードウェアブレークポイントユニットとを
    備え、各ブレークポイントユニットがプロセッサコアに
    ブレークポイントユニット信号が送られるようにする命
    令またはデータアクセスの属性を記憶するための多数の
    ブレークポイントレジスタ、およびブレークポイントレ
    ジスタ内の属性と入力ターミナルで受信した情報とを比
    較するためのブレークポイント比較器と有し、 ブレークポイント比較器がブレークポイントレジスタ内
    の属性と入力ターミナルで受信された情報に含まれた対
    応する属性とが一致すると判断した場合、各ブレークポ
    イントユニットが前記ブレークポイント信号を発生する
    ようになっており、デバッガーインターフェースユニッ
    トの入力ターミナルが命令アドレスバスおよび命令デー
    タバスに接続され、ブレークポイント比較器がリクエス
    トした命令アクセスに関する必要な情報を１つ以上のハ
    ードウェアブレークポイントユニットが受信することが
    できるようにする、請求項９記載のデータ処理装置。
11. 【請求項１１】 デバッガーインターフェースユニット
    の入力ターミナルがデータアドレスバスおよびデータデ
    ータバスに接続され、ブレークポイント比較器が要求し
    たデータアクセスに関する必要な情報を１つ以上のハー
    ドウェアブレークポイントユニットが受信することがで
    きるようにする、請求項１０記載のデータ処理装置。
12. 【請求項１２】 （ａ）ステップ方法を使用すべきこと
    を表示するよう、制御レジスタ内のフィールドをセット
    する工程と、 （ｂ）データ処理装置内のプロセッサコアが命令フェッ
    チを行うことをリクエストした時に、第１信号を受信す
    る工程と、 （ｃ）プロセッサコアがリクエストした命令フェッチの
    数の記録を維持する工程と、 （ｄ）前記工程（ａ）にて制御レジスタのフィールドが
    セットされている場合において、プロセッサコアによっ
    て所定の数の命令フェッチがリクエストされると、プロ
    セッサコアにブレークポイント信号を出力する工程とを
    備えた、ステップ方法を実行するためにデータ処理装置
    のためのデバッガーインターフェースユニットを作動さ
    せる方法。