JPH08335399A - メモリ回路、メモリ回路のデータ制御回路、およびメモリ回路のアドレス指定回路 - Google Patents

メモリ回路、メモリ回路のデータ制御回路、およびメモリ回路のアドレス指定回路

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JPH08335399A
JPH08335399A JP7140605A JP14060595A JPH08335399A JP H08335399 A JPH08335399 A JP H08335399A JP 7140605 A JP7140605 A JP 7140605A JP 14060595 A JP14060595 A JP 14060595A JP H08335399 A JPH08335399 A JP H08335399A
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Abstract

(57)【要約】 【目的】 高価なレーザ装置を用いることなく、半導体
装置自身や半導体装置を含むコンピュータ等の装置自身
によってテストを行って適切に冗長回路を切り替える。 【構成】 複数の外部ビット線ＯＢＬ１〜ＯＢＬ４に夫
々接続された制御メモリセルＣ１１〜Ｃ１４によってセ
レクタＳＥＬ１〜ＳＥＬ４を制御し、外部ビット線ＯＢ
Ｌ１〜ＯＢＬ４と内部ビット線ＢＬ１〜ＢＬ５の対応関
係を切り替えることにより不良を救済する。制御メモリ
セルＣ１１〜Ｃ１４へのデータは、外部ビット線ＯＢＬ
１〜ＯＢＬ４から与える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、冗長機能付きメモリ回
路、当該メモリ回路のデータ制御回路、および当該メモ
リ回路のアドレス指定回路に関する。
【０００２】
【従来の技術】
｛第１の従来例｝図５４は第１の従来例のメモリ回路を
示す回路図である。第１の従来例のメモリ回路は、メモ
リセルアレイ１がカラム冗長制御回路（ＣＯＬ−ＲＥＤ
−ＣＴＲＬ）２に接続されており、カラム冗長制御回路
２内のフューズＦ１〜Ｆ４の切断によってセレクタＳＥ
Ｌ１〜ＳＥＬ４を制御し、外部ビット線ＯＢＬ１〜ＯＢ
Ｌ４とメモリセルアレイ１内の内部ビット線ＢＬ１〜Ｂ
Ｌ５との対応関係を切り替えることにより、メモリセル
Ｍ１１〜Ｍ１５，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…
における不良を救済するよう構成されたものである。
【０００３】すなわち、例えば、内部ビット線ＢＬ２に
断線またはショート故障が発生した場合や、内部ビット
線ＢＬ２に接続されたメモリセルＭ１２，Ｍ２２，Ｍ３
２，…に故障が発生した場合、レーザ光線の照射によっ
て図５４のようにフューズＦ２を切断することで、ノー
ドＮ１＝「０」、Ｎ２＝「１」、Ｎ３＝「１」、Ｎ４＝
「１」とし、セレクタＳＥＬ２〜ＳＥＬ４を「０」から
「１」に接点切替を行う。そして、外部ビット線ＯＢＬ
１と内部ビット線ＢＬ１、外部ビット線ＯＢＬ２と内部
ビット線ＢＬ３、外部ビット線ＯＢＬ３と内部ビット線
ＢＬ４、外部ビット線ＯＢＬ４と内部ビット線ＢＬ５を
夫々対応させる。
【０００４】通常、動作用メモリセルＭ１１〜Ｍ１５，
Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…は、外部ビット線
ＯＢＬ１〜ＯＢＬ４からアクセスされるので、内部ビッ
ト線ＢＬ２に関する故障は外部からは観測されず、あた
かも故障のないメモリ回路のように動作させることがで
きる。
【０００５】なお、図５４では、外部ビット線ＯＢＬ１
〜ＯＢＬ４、フューズＦ１〜Ｆ４、およびセレクタＳＥ
Ｌ１〜ＳＥＬ４の個数を便宜上それぞれ４個として記載
しているが、実際にはこれらは数多く存在することにな
る。
【０００６】｛第２の従来例｝図５５は、第２の従来例
のメモリ回路を示す回路図である。なお、図５５では、
図５４に示した第１の従来例と同様の機能を有するもの
については同一符号を付している。第２の従来例のメモ
リ回路は、メモリセルアレイ１がロウ冗長制御回路（Ｒ
ＯＷ−ＲＥＤ−ＣＴＲＬ）３に接続されており、ロウ冗
長制御回路３内のフューズＦ１〜Ｆ４の切断によってセ
レクタＳＥＬ１〜ＳＥＬ４を制御し、外部ワード線ＯＷ
Ｌ１〜ＯＷＬ４とメモリセルアレイ１内の内部ワード線
ＷＬ１〜ＷＬ５との対応関係を切り替えることにより、
メモリセルＭ１１〜Ｍ１３…，Ｍ２１〜Ｍ２３…，Ｍ３
１〜Ｍ３３…，Ｍ４１〜Ｍ４３…，Ｍ５１〜Ｍ５３…に
おける不良を救済するよう構成されたものである。
【０００７】すなわち、例えば、ワード線ＷＬ２に断線
またはショート故障が発生した場合や、ワード線ＷＬ２
に接続されたメモリセルＭ２１〜Ｍ２３…に故障が発生
した場合、レーザ光線の照射によって図５５のようにフ
ューズＦ２を切断することで、ノードＮ１＝「０」、Ｎ
２＝「１」、Ｎ３＝「１」、Ｎ４＝「１」とし、セレク
タＳＥＬ２〜ＳＥＬ４を「０」から「１」に接点切替を
行う。そして、外部ワード線ＯＷＬ１と内部ワード線Ｗ
Ｌ１、外部ワード線ＯＷＬ２と内部ワード線ＷＬ３、外
部ワード線ＯＷＬ３と内部ワード線ＷＬ４、外部ワード
線ＯＷＬ４と内部ワード線ＷＬ５を夫々対応させる。
【０００８】通常、動作用メモリセルＭ１１〜Ｍ１３
…，Ｍ２１〜Ｍ２３…，Ｍ３１〜Ｍ３３…，Ｍ４１〜Ｍ
４３…，Ｍ５１〜Ｍ５３…は、外部ワード線ＯＷＬ１〜
ＯＷＬ４からアクセスされるので、内部ワード線ＷＬ２
に関する故障は外部からは観測されず、あたかも故障の
ないメモリ回路のように動作させることができる。
【０００９】なお、図５５では、外部ワード線ＯＷＬ１
〜ＯＷＬ４、フューズＦ１〜Ｆ４、およびセレクタＳＥ
Ｌ１〜ＳＥＬ４の個数を便宜上それぞれ４個として記載
しているが、実際にはこれらは数多く存在することにな
る。
【００１０】
【発明が解決しようとする課題】第１の従来例および第
２の従来例では、カラム冗長制御回路２またはロウ冗長
制御回路３にフューズＦ１〜Ｆ４を用い、故障の場合に
フューズＦ１〜Ｆ４のレーザ光線による切断作業を実施
していたが、この方法だと、メモリテスト後の製造工程
ラインにレーザ装置を必ず設置する必要がある。しかし
ながら、故障の場合だけにしか使用しない（すなわち使
用頻度が低い）割には、レーザ装置は極めて高価であ
り、製造コストが非常に高くつくという問題があった。
【００１１】本発明は、上記課題に鑑み、高価なレーザ
装置を用いることなく、半導体装置自身や半導体装置を
含むコンピュータ等の装置自身によってテストを行って
適切な冗長回路の切り替えを行い得るメモリ回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、複数のメモリセルが行列状に配列され
てなるメモリセルアレイと、前記メモリセルアレイの行
方向および列方向の少なくとも一方の複数の内部接続線
に接続され外部から前記メモリセルアレイに対してデー
タの授受を行うための複数の外部接続線と、前記メモリ
セルアレイと前記外部接続線との間に介装され前記メモ
リセルアレイに故障が発生した際の少なくとも１個の故
障データを補償するよう制御する冗長制御回路と、を備
える。
【００１３】また、前記外部接続線の配線数は前記内部
接続線の配線数より少なく設定される。
【００１４】そして、前記冗長制御回路は、前記外部接
続線と同数の制御メモリセルを有し前記故障データを有
する内部接続線を境として一方向側に配された前記外部
接続線に関し二値のうちの一方の値を記憶し前記故障デ
ータを有する内部接続線を境として他方向側に配された
前記外部接続線に関し二値のうちの他方の値を記憶する
制御メモリセル群と、前記制御メモリセル群の制御メモ
リセルに夫々対応づけられた複数のセレクタを有し前記
制御メモリセル群に記憶された値に応じて前記故障デー
タを有する内部接続線と当該内部接続線に対応づけられ
た前記外部接続線との接続を外すとともに前記故障デー
タを有する内部接続線を境として一方向側に配された外
部接続線を当該各外部接続線に対応づけられた内部接続
線に接続し且つ前記故障データを有する内部接続線を境
として他方向側に配された外部接続線を当該各外部接続
線に対応づけられた内部接続線に対して前記他方向側に
隣接する他の内部接続線に順次切替接続するセレクタ群
と、を備える。
【００１５】本発明の請求項２に係る課題解決手段は、
請求項１記載のメモリ回路であって、前記制御メモリセ
ル群の前記制御メモリセルのデータ入力端子は、夫々対
応づけられた前記外部接続線または前記内部接続線に接
続される。
【００１６】本発明の請求項３に係る課題解決手段は、
請求項１記載のメモリ回路であって、前記制御メモリセ
ル群の前記各制御メモリセルのデータ入力端子は、制御
すべき前記セレクタ群の前記各セレクタが接続された前
記外部接続線に対応づけられた前記内部接続線に夫々接
続され、前記制御メモリセル群の前記各制御メモリセル
と前記セレクタ群の前記各セレクタとの間に、前記制御
メモリセル群による制御の許否を切り替えるスイッチ素
子が夫々介装される。
【００１７】本発明の請求項４に係る課題解決手段は、
複数のメモリセルが行列状に配列されてなるメモリセル
アレイと、前記メモリセルアレイの行方向および列方向
の少なくとも一方の複数の内部接続線に接続され外部か
ら前記メモリセルアレイに対してデータの授受を行うた
めの複数の外部接続線と、前記メモリセルアレイと前記
外部接続線との間に介装され前記メモリセルアレイに故
障が発生した際の２個の故障データを補償するよう制御
する冗長制御回路と、を備える。
【００１８】また、前記外部接続線の配線数は前記内部
接続線の配線数より２個だけ少なく設定される。
【００１９】そして、前記冗長制御回路は、前記各外部
接続線に対応して設けられ連続して隣合った３個の前記
内部接続線を夫々選択的に切り替えるための複数のセレ
クタからなるセレクタ群と、前記セレクタ群の前記各セ
レクタの切替制御を行うよう前記各外部接続線ごとに３
値のデータのうちの１値を選択的に記憶する複数の制御
メモリセルからなる制御メモリセル群と、を備える。
【００２０】本発明の請求項５に係る課題解決手段は、
請求項４記載のメモリ回路であって、前記制御メモリセ
ル群の前記制御メモリセルのデータ入力端子は、夫々対
応づけられた前記外部接続線または前記内部接続線に接
続される。
【００２１】本発明の請求項６に係る課題解決手段は、
請求項１、請求項３または請求項４記載のメモリ回路で
あって、前記制御メモリセル群の前記制御メモリセルは
セット端子を有するセット機能付き、またはリセット端
子を有するリセット機能付きのものが使用され、前記制
御メモリセルの前記セット端子または前記リセット端子
は、前記メモリセルアレイの行方向および列方向の他方
の内部接続線を制御するデコーダの余剰端子に接続され
る。
【００２２】本発明の請求項７に係る課題解決手段は、
請求項４記載のメモリ回路であって、前記制御メモリセ
ル群の前記制御メモリセルはセット端子を有するセット
機能付き、またはリセット端子を有するリセット機能付
きのものが使用され、前記制御メモリセルの前記セット
端子または前記リセット端子は、専用デコーダの制御端
子に接続される。
【００２３】本発明の請求項８に係る課題解決手段は、
請求項２記載のメモリ回路の前記各外部接続線ごとに設
けられるデータ制御回路であって、前記メモリセルアレ
イの少なくとも１の出力ポートにおける読出データが所
定の期待値に対して不一致であるか否かを比較判断し、
その比較結果に基づいて、前記制御メモリセル群の前記
制御メモリセルの前記データ入力端子に与えるべき制御
用の値を発生する期待値比較手段を有する。
【００２４】本発明の請求項９に係る課題解決手段は、
請求項８記載のメモリ回路のデータ制御回路であって、
前記期待値比較手段で発生された前記制御用の値と前記
メモリセルアレイの前記メモリセルへ書き込むための外
部からの書込データとの少なくとも２種類の情報を選択
する第１の選択手段をさらに有する。
【００２５】本発明の請求項１０に係る課題解決手段
は、請求項９記載のメモリ回路のデータ制御回路であっ
て、前記第１の選択手段で選択された一方の情報を記憶
するレジスタをさらに有する。
【００２６】本発明の請求項１１に係る課題解決手段
は、請求項１０記載のメモリ回路のデータ制御回路であ
って、前記第１の選択手段は、前記期待値比較手段で発
生された前記制御用の値と前記メモリセルアレイの前記
メモリセルへの外部からの前記書込データと当該データ
制御回路に隣接する他のデータ制御回路からの出力情報
との少なくとも３種類の情報を選択するよう接続され
る。
【００２７】本発明の請求項１２に係る課題解決手段
は、請求項８記載のメモリ回路のデータ制御回路であっ
て、当該データ制御回路内の前記レジスタからの出力情
報と外部からのテストデータとの少なくとも２種類の情
報を選択する第２の選択手段をさらに有する。
【００２８】本発明の請求項１３に係る課題解決手段
は、請求項２記載のメモリ回路の前記各外部接続線ごと
に設けられるデータ制御回路であって、前記メモリセル
アレイの少なくとも１の出力ポートにおける読出データ
が所定の期待値に対して不一致であるか否かを比較判断
しその比較結果に基づいて前記制御メモリセル群の前記
制御メモリセルの前記データ入力端子に与えるべき制御
用の値を発生する期待値比較手段と、前記期待値比較手
段で発生された前記制御用の値と前記メモリセルアレイ
の前記メモリセルからの前記読出データとの少なくとも
２種類の情報を選択する第１の選択手段と、前記第１の
選択手段で選択された情報を記憶するレジスタと、前記
レジスタからの出力情報と前記メモリセルアレイの前記
メモリセルへ書き込むための外部からの前記書込データ
との少なくとも２種類の情報を選択するよう接続される
第２の選択手段と、を備える。
【００２９】本発明の請求項１４に係る課題解決手段
は、請求項１３記載のメモリ回路のデータ制御回路であ
って、前記第１の選択手段は、前記期待値比較手段で発
生された前記制御用の値と前記メモリセルアレイの前記
メモリセルからの読出データと当該データ制御回路に隣
接する他のデータ制御回路からの出力情報との少なくと
も３種類の情報を選択するよう接続される。
【００３０】本発明の請求項１５に係る課題解決手段
は、請求項２記載のメモリ回路の前記各外部接続線ごと
に設けられるデータ制御回路であって、前記メモリセル
アレイの少なくとも１の出力ポートにおける読出データ
が所定の期待値に対して不一致であるか否かを比較判断
しその比較結果に基づいて前記制御メモリセル群の前記
制御メモリセルの前記データ入力端子に与えるべき制御
用の値を発生する期待値比較手段と、前記期待値比較手
段で発生された前記制御用の値と前記メモリセルアレイ
の前記メモリセルからの前記読出データとの少なくとも
２種類の情報を選択する第１の選択手段と、前記第１の
選択手段で選択された情報を記憶する第１のレジスタ
と、前記第１のレジスタからの出力情報と前記メモリセ
ルアレイの前記メモリセルへ書き込むための外部からの
前記書込データとの少なくとも２種類の情報を選択する
よう接続される第２の選択手段と、前記第２の選択手段
で選択された情報を記憶する第２のレジスタと、を備え
る。
【００３１】本発明の請求項１６に係る課題解決手段
は、請求項１５記載のメモリ回路のデータ制御回路であ
って、前記第２の選択手段は、前記メモリセルアレイの
前記メモリセルへ書き込むための外部からの書込データ
と前記第１のレジスタからの出力情報と外部からの前記
テストデータとの少なくとも３種類の情報を選択するよ
う構成される。
【００３２】本発明の請求項１７に係る課題解決手段
は、請求項１５記載のメモリ回路のデータ制御回路であ
って、前記第２の選択手段は、当該データ制御回路内の
前記第１のレジスタからの出力情報と当該データ制御回
路に隣接する他のデータ制御回路からの出力情報と前記
メモリセルアレイの前記メモリセルへ書き込むための外
部からの書込データとの少なくとも３種類の情報を選択
するよう構成されている。
【００３３】本発明の請求項１８に係る課題解決手段
は、請求項５記載のメモリ回路の前記各外部接続線ごと
に設けられるデータ制御回路であって、前記メモリセル
アレイの少なくとも１の出力ポートにおける読出データ
が所定の期待値に対して不一致であるか否かを比較判断
しその比較結果に基づいて前記制御メモリセル群の前記
制御メモリセルの前記データ入力端子に与えるべき制御
用の値を発生する期待値比較手段と、前記期待値比較手
段において前記メモリセルアレイの前記メモリセルから
の前記読出データが前記所定の期待値に対して同一であ
るとの結果が得られたときに前記制御メモリセル群の前
記制御メモリセルに対して前記３値のデータのうちの第
１の値を出力し前記期待値比較手段において前記メモリ
セルアレイの前記メモリセルからの前記読出データが前
記所定の期待値に対して不一致であるとの結果が最初に
得られたときに前記制御メモリセル群の前記制御メモリ
セルに対して前記３値のデータのうちの第２の値を出力
し前記期待値比較手段において前記メモリセルアレイの
前記メモリセルからの前記読出データが前記所定の期待
値に対して不一致であるとの結果が２回目に得られたと
きに前記制御メモリセル群の前記制御メモリセルに対し
て前記３値のデータのうちの第３の値を出力する制御デ
ータ発生手段と、を備える。
【００３４】本発明の請求項１９に係る課題解決手段
は、請求項１８記載のメモリ回路のデータ制御回路であ
って、前記制御データ発生手段は、前記期待値比較手段
からの出力情報が格納される第１のレジスタと、前記第
１のレジスタに格納された情報および前記期待値比較手
段からの出力情報が共に前記メモリセルアレイの前記メ
モリセルからの前記読出データが所定の期待値に対して
不一致である旨の値を示しているときにのみ当該不一致
である旨の値を出力する不一致値出力手段と、前記不一
致値出力手段からの出力情報が格納される第２のレジス
タと、を備える。
【００３５】本発明の請求項２０に係る課題解決手段
は、請求項１８記載のメモリ回路のデータ制御回路であ
って、外部から与えられまたは内部で発生されたテスト
データと前記制御データ発生手段からの出力情報との少
なくとも２種類の情報を選択する選択手段をさらに有す
る。
【００３６】本発明の請求項２１に係る課題解決手段
は、請求項２または請求項５記載のメモリ回路の前記各
外部接続線ごとに設けられるデータ制御回路であって、
前記メモリ回路が複数の読出データを出力するよう構成
されている場合に、前記メモリセルアレイの前記メモリ
セルからの全ての読出データが所定の期待値に対して不
一致であるか否かを比較判断し、その比較結果に基づい
て、前記制御メモリセル群の前記制御メモリセルの前記
データ入力端子に与えるべき制御用の値を発生する期待
値比較手段を有する。
【００３７】本発明の請求項２２に係る課題解決手段
は、請求項２または請求項５記載のメモリ回路の前記メ
モリセルアレイの行方向および列方向の前記外部接続線
に接続されるデータ制御回路であって、前記メモリセル
アレイの行方向および列方向のうち一方の外部接続線に
接続される第１の制御部と、前記メモリセルアレイの行
方向および列方向のうち他方の外部接続線に接続される
第２の制御部と、を備える。
【００３８】そして、前記第１の制御部は、前記メモリ
セルアレイの少なくとも１の出力ポートにおける読出デ
ータが所定の期待値に対して不一致であるか否かを比較
判断しその比較結果に基づいて前記制御メモリセル群の
前記制御メモリセルの前記データ入力端子に与えるべき
制御用の値を発生する期待値比較手段と、前記期待値比
較手段からの出力情報を格納して前記一方の外部接続線
に出力する第１のレジスタと、を備える。
【００３９】また、前記第２の制御部は、前記期待値比
較手段からの出力情報を格納して前記他方の外部接続線
に出力する第２のレジスタを有する。
【００４０】本発明の請求項２３に係る課題解決手段
は、請求項１乃至請求項７のいずれかに記載のメモリ回
路の前記複数の外部接続線に接続され前記メモリ回路の
一端部から他端部に向かう方向に前記外部接続線を順次
指定するアドレス指定回路であって、予め設定された演
算式に基づいて一定の周期を有する疑似的な乱数として
の全周期系列データを出力する全周期系列データ出力回
路と、前記全周期系列データ出力回路からの出力情報に
基づいて前記外部接続線を順次指定するデコーダと、を
備える。
【００４１】そして、前記デコーダは、前記全周期系列
データ出力回路に接続される所定の入力ビット数の入力
端子と、前記外部接続線に接続され前記全周期系列デー
タ出力回路から出力される全周期系列データの順序に従
って一端から他端の方向へ順次配列された所定の出力ビ
ット数の出力端子と、前記入力端子の前記入力ビット数
の値を前記出力端子の前記出力ビット数の値に変換する
論理回路部と、前記論理回路部と前記出力端子の間に介
装され前記論理回路部からの前記所定の出力ビット数の
信号を前記出力端子の順序に並び替えるビット順序変換
配線と、を備える。
【００４２】
【作用】本発明請求項１に係るメモリ回路では、第１の
従来例および第２の従来例のようにフューズをレーザ光
線によって切断しなくても、図１，図２，図３３，図３
４の如く、制御メモリセル群の各制御メモリセル内に格
納した値によってセレクタ群の各セレクタを切り替える
ことで、適切な冗長回路の切り替えを行うことができ
る。したがって、高価なレーザ装置を使用する必要がな
くなり、製造工程ラインの設備コストを低減できるだけ
でなく、極めて短時間で冗長回路の切り替えを効率よく
行うことができる。
【００４３】本発明請求項２に係るメモリ回路では、図
１，図２，図３，図３３，図３４，図３５の如く、制御
メモリセル群の制御メモリセルへデータを書き込む際、
メモリセルアレイのメモリセルにデータを書き込む際と
同様に、外部接続線からデータを与えてやればよい。し
たがって、専用のデータ書き込み端子を設ける必要がな
く、端子数の増大を防止できる。
【００４４】本発明請求項３に係るメモリ回路では、図
３，図３５の如く、制御メモリセル群の各制御メモリセ
ルをメモリセルアレイの内部接続線に夫々接続すること
で、制御メモリセル群とメモリセルアレイとを隣接させ
て同一規格で同時に形成することができ、例えばメモリ
セルアレイの余剰列部分を制御メモリセル群として使用
することができる。
【００４５】この場合において、制御メモリセルの値に
よっては、セレクタの切り替えによって外部接続線と制
御メモリセルとが非接続状態になることがあり、このま
まの状態では、例えばメモリセルアレイの故障を修理し
た後であっても、永遠に外部接続線からデータを与えて
制御メモリセル群の各制御メモリセルにデータを格納し
直すことができなくなってしまい、セレクタの切り替え
が不可能になるおそれがある。そこで、請求項３では、
スイッチ素子によって制御メモリセル群による制御の許
否を切り替え、セレクタを切り替えることで、外部接続
線からデータを与えて制御メモリセル群の各制御メモリ
セルにデータを格納し直すことを可能とする。
【００４６】本発明請求項４に係るメモリ回路では、図
４，図５，図６，図８，図９，図２６，図２７，図３
６，図３７，図３８，図３９，図４０の如く、制御メモ
リセル群の制御メモリセルによって、各外部接続線ごと
に３値のデータのうちの１値を選択的にセレクタ群の各
セレクタへ出力し、これにしたがって、セレクタ群の各
セレクタは、連続して隣合った３個の内部接続線を夫々
選択的に切り替える。そうすると、内部接続線の故障を
最大２本まで救済できる。しかも、請求項１と同様、高
価なレーザ装置を使用する必要がなくなり、製造工程ラ
インの設備コストを低減できるだけでなく、極めて短時
間で冗長回路の切り替えを効率よく行うことができる。
【００４７】本発明請求項５に係るメモリ回路では、図
４，図３６の如く、請求項４のような２ビット救済の冗
長機能を有する場合に、制御メモリセル群の制御メモリ
セルへデータを書き込む際、メモリセルアレイのメモリ
セルにデータを書き込む際と同様に、外部接続線からデ
ータを与えてやればよい。したがって、専用のデータ書
き込み端子を設ける必要がなく、端子数の増大を防止で
きる。
【００４８】本発明請求項６に係るメモリ回路では、図
１０の如く、制御メモリセルのセット動作またはリセッ
ト動作を、アドレス指定用のデコーダの余剰端子を利用
して行うことができ、専用の制御回路によってセット動
作またはリセット動作を行う場合に比べて、回路効率を
高めることができる。
【００４９】本発明請求項７に係るメモリ回路では、図
１７の如く、制御メモリセルのセット動作またはリセッ
ト動作を、専用デコーダを用いて行うことができ、当該
専用デコーダに与える信号の管理等、制御が容易にな
る。
【００５０】本発明請求項８に係るメモリ回路のデータ
制御回路では、図１１，図１２，図２８，図２９，図３
１，図４１，図４２（ａ），図４２（ｂ），図４２
（ｃ），図４３，図４４の如く、メモリセルアレイの少
なくとも１の出力ポートにおける読出データが所定の期
待値に対して不一致である場合、期待値比較手段によっ
てその旨を判断し、その結果に基づいて、制御メモリセ
ル群の制御メモリセルのデータ入力端子に与えるべき制
御用の値を発生する。このように、故障データを自動的
に検出して、メモリ回路の制御を行うことができ、効率
的な冗長切替を行うことができる。
【００５１】本発明請求項９に係るメモリ回路のデータ
制御回路では、図１１，図１２，図２８，図２９，図３
１の如く、メモリセルアレイのメモリセルへの書込デー
タと、制御メモリセル群の制御メモリセルへの制御用の
値とを、第１の選択手段を切り替えることで容易に選択
して外部接続線へ与えることができ、制御メモリセル群
に対する専用のデータ書き込み端子を設ける必要がな
く、端子数の増大を防止できる。
【００５２】本発明請求項１０に係るメモリ回路のデー
タ制御回路では、図１２，図２８，図２９，図３１の如
く、第１の選択手段で選択された一方の情報を、レジス
タによって保持することで、データの取扱いが便利にな
る。
【００５３】本発明請求項１１に係るメモリ回路のデー
タ制御回路では、図１２，図１３，図１６，図２８，図
２９，図３０，図３１，図３２（ａ），図３２（ｂ）の
如く、複数のデータ制御回路を直列に接続してスキャン
パスを形成する場合に、データスキャン時には、第１の
選択手段の切り替えによって、当該データ制御回路に隣
接する他のデータ制御回路からの出力情報を選択して出
力する。これにより、スキャンデータの効率良い供給を
行うことができる。
【００５４】本発明請求項１２に係るメモリ回路のデー
タ制御回路では、図１２，図３１の如く、第２の選択手
段によって、テスト時の書込データと、期待値比較手段
からの出力情報とを適宜選択して外部接続線へ出力す
る。これにより、メモリ回路に上述した多種類の情報を
入力するための夫々別個の専用入力端子を設ける必要が
なく、端子数の増大を防止できる。
【００５５】本発明請求項１３に係るメモリ回路のデー
タ制御回路では、図１４の如く、第１の選択手段によっ
て、期待値比較手段で発生された制御用の値と、メモリ
セルアレイからの読出データとの少なくとも２種類の情
報を選択し、第２の選択手段によって、第１の選択手段
およびレジスタからの出力情報とメモリセルアレイへ書
き込むための書込データとを選択する。すなわち、１個
のデータ制御回路で、書込データおよび読出データの両
方を取り扱うことができ、夫々専用の回路を用いる場合
に比べて回路効率を高め得る。この場合、特に、読出デ
ータに故障があるときには、第１の選択手段および第２
の選択手段の切り替えによって、期待値比較手段で発生
された制御用の値をメモリ回路の制御メモリセル群に与
えることができるため、容易に冗長制御を行うことがで
きる。
【００５６】本発明請求項１４に係るメモリ回路のデー
タ制御回路では、図１４，図１３，図１６，図３０の如
く、第１の選択手段によって、期待値比較手段で発生さ
れた制御用の値と、メモリセルアレイのメモリセルから
の読出データと、当該データ制御回路に隣接する他のデ
ータ制御回路からの出力情報との少なくとも３種類の情
報を選択して外部接続線へ出力することで、メモリ回路
に上述した多種類の情報を入力するための夫々別個の専
用入力端子を設ける必要がなく、端子数の増大を防止で
きる。
【００５７】本発明請求項１５に係るメモリ回路のデー
タ制御回路では、図１５の如く、第１の選択手段によっ
て、期待値比較手段で発生された制御用の値と、メモリ
セルアレイからの読出データとの少なくとも２種類の情
報を選択し、第２の選択手段によって、第１の選択手段
および第１のレジスタからの出力情報とメモリセルアレ
イへ書き込むための書込データとを選択する。すなわ
ち、１個のデータ制御回路で、書込データおよび読出デ
ータの両方を取り扱うことができ、夫々専用の回路を用
いる場合に比べて回路効率を高め得る。この場合、特
に、読出データに故障があるときには、第１の選択手段
および第２の選択手段の切り替えによって、期待値比較
手段で発生された制御用の値をメモリ回路の制御メモリ
セル群に与えることができるため、容易に冗長制御を行
うことができる。
【００５８】本発明請求項１６に係るメモリ回路のデー
タ制御回路では、図１５の如く、第２の選択手段によっ
て、メモリセルアレイのメモリセルへ書き込むための外
部からの書込データと、レジスタからの出力情報と、外
部からのテストデータとの少なくとも３種類の情報を選
択し、外部接続線へ出力することで、メモリ回路に上述
した多種類の情報を入力するための夫々別個の専用入力
端子を設ける必要がなく、端子数の増大を防止できる。
【００５９】本発明請求項１７に係るメモリ回路のデー
タ制御回路では、図１５の如く、複数のデータ制御回路
を直列に接続してスキャンパスを形成する場合に、デー
タスキャン時には、第２の選択手段の切り替えによっ
て、当該データ制御回路に隣接する他のデータ制御回路
からの出力情報を選択して出力する。これにより、スキ
ャンデータの効率良い供給を行うことができる。また、
当該スキャンデータと、当該データ制御回路内の第１の
選択手段およびレジスタからの出力情報と、メモリセル
アレイのメモリセルへ書き込むための外部からの書込デ
ータとを適宜選択して外部接続線へ出力できるので、メ
モリ回路に上述した多種類の情報を入力するための夫々
別個の専用入力端子を設ける必要がなく、端子数の増大
を防止できる。
【００６０】本発明請求項１８に係るメモリ回路のデー
タ制御回路では、図１８，図１９，図４６，図４７，図
４８の如く、期待値比較手段によって、メモリセルアレ
イの少なくとも１の出力ポートにおける読出データが所
定の期待値に対して不一致であるか否かを比較判断し、
その比較結果に基づいて、制御メモリセル群の制御メモ
リセルのデータ入力端子に与えるべき制御用の値を発生
する。そして、かかる制御用の値に基づいて、制御デー
タ発生手段は、請求項５記載の２ビット冗長機能を有す
るメモリ回路を適切に制御する。すなわち、メモリセル
アレイのメモリセルからの読出データが所定の期待値に
対して同一であるとの結果が得られたときに、期待値比
較手段は、制御メモリセル群の制御メモリセルに対して
３値のデータのうちの第１の値を出力する。また、期待
値比較手段においてメモリセルアレイのメモリセルから
の読出データが所定の期待値に対して不一致であるとの
結果が最初に得られたときに、期待値比較手段は、制御
メモリセル群の制御メモリセルに対して３値のデータの
うちの第２の値を出力する。そして、期待値比較手段に
おいてメモリセルアレイのメモリセルからの読出データ
が所定の期待値に対して不一致であるとの結果が２回目
に得られたときに、期待値比較手段は、制御メモリセル
群の制御メモリセルに対して３値のデータのうちの第３
の値を出力する。これによって、２ビットの故障を容易
に救済できる。
【００６１】本発明請求項１９に係るメモリ回路のデー
タ制御回路では、図１８，図１９，図４６，図４７，図
４８の如く、１回目の故障検出時には、第１のレジスタ
に制御用の値を格納し、ここからメモリ回路の制御メモ
リセル群にデータを与えればよい。また、２回目の故障
検出時には、第１のレジスタが既に不一致である旨の値
を示しており、且つ、期待値比較手段からの出力情報が
不一致である旨の値を示していることを不一致値出力手
段によって検出し、ここからの出力情報を第２のレジス
タに格納した後、メモリ回路の制御メモリセル群に与え
る。これにより、メモリ回路の２ビットの故障を容易に
救済できる。
【００６２】本発明請求項２０に係るメモリ回路のデー
タ制御回路では、図２０〜図２５の如く、選択手段によ
って、外部から与えられまたは内部で発生されたテスト
データと、制御データ発生手段からの出力情報との少な
くとも２種類の情報を選択して外部接続線へ出力できる
ので、メモリ回路に上述した多種類の情報を入力するた
めの夫々別個の専用入力端子を設ける必要がなく、端子
数の増大を防止できる。
【００６３】本発明請求項２１に係るメモリ回路のデー
タ制御回路では、メモリセルアレイの行方向および列方
向のうち他方の内部接続線に故障が発生した場合には、
メモリセルアレイの行方向および列方向のうち一方の内
部接続線のすべてに故障データが検出されるため、図４
１，図４２（ａ），図４３，図４４の如く、期待値比較
手段からの出力情報とメモリ回路からの各読出データと
を比較し、その結果、全てのデータが異なっていると認
められたときに、メモリセルアレイの行方向および列方
向のうち他方の内部接続線に故障が発生したものと判断
し、以後、他方の内部接続線について適切な切替制御を
容易に行うことができる。
【００６４】本発明請求項２２に係るメモリ回路のデー
タ制御回路では、図４８，図４９の如く、第１の制御部
と第２の制御部とで期待値比較手段を共用しているの
で、回路規模を縮小できる。
【００６５】本発明請求項２３に係るメモリ回路のアド
レス指定回路では、図５０，図５２，図５３の如く、全
周期系列データ出力回路によって、予め設定された演算
式に基づいて、一定の周期を有する疑似的な乱数として
の全周期系列データを出力し、デコーダの論理回路部に
おいて、入力端子の入力ビット数の値を出力端子に対応
する出力ビット数の信号に変換した後、ビット順序変換
配線によって出力端子の順序に並び替える。これによっ
て、全周期系列データ出力回路から出力される全周期系
列データが乱数であるにもかかわらず、その順序に従っ
て、一端から他端の出力端子の方向へ順番に出力するこ
とができる。したがって、テスト時等において容易にデ
ータのインクリメントまたはデクリメントを行うことが
できる。
【００６６】
【実施例】
｛第１の実施例｝ ＜構成＞図１は本発明の第１の実施例のメモリ回路を示
す図である。本実施例のメモリ回路は、複数の外部ビッ
ト線ＯＢＬ１〜ＯＢＬ４に夫々接続された制御メモリセ
ルＣ１１〜Ｃ１４によってセレクタＳＥＬ１〜ＳＥＬ４
を制御し、外部ビット線ＯＢＬ１〜ＯＢＬ４と内部ビッ
ト線ＢＬ１〜ＢＬ５の対応関係を切り替えることにより
不良を救済するものである。
【００６７】具体的には、本実施例のメモリ回路は、複
数の通常動作用メモリセル（ＲＡＭ）Ｍ１１〜Ｍ１５，
Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…が行列状に配列さ
れてなる一般的なシングルポートＲＡＭとしてのメモリ
セルアレイ１１と、メモリセルアレイ１１の５本の内部
ビット線（内部接続線）ＢＬ１〜ＢＬ５に対して外部か
らデータの授受を行うための４本の外部ビット線（外部
接続線）ＯＢＬ１〜ＯＢＬ４と、メモリセルアレイ１１
の１本の内部ビット線ＢＬ２そのものや内部ビット線Ｂ
Ｌ線２に接続されたにメモリセルＭ１１〜Ｍ１５，Ｍ２
１〜Ｍ２５，Ｍ３１〜Ｍ３５，…に故障が発生した際に
かかる故障データを補償するためのカラム冗長制御回路
（ＣＯＬ−ＲＥＤ−ＣＴＲＬ）１２と、を備える。
【００６８】メモリセルアレイ１１内において、メモリ
セルＭ１１，Ｍ２１，Ｍ３１，…は第１の内部ビット線
ＢＬ１に、メモリセルＭ１２，Ｍ２２，Ｍ３２，…は第
２の内部ビット線ＢＬ２に、メモリセルＭ１３，Ｍ２
３，Ｍ３３，…は第３の内部ビット線ＢＬ３に、メモリ
セルＭ１４，Ｍ２４，Ｍ３４，…は第４の内部ビット線
ＢＬ４に、メモリセルＭ１５，Ｍ２５，Ｍ３５，…は第
５の内部ビット線ＢＬ５に、夫々接続されている。ま
た、メモリセルＭ１１〜Ｍ１５は第１の内部ワード線Ｗ
Ｌ１に、メモリセルＭ２１〜Ｍ２５は第２の内部ワード
線ＷＬ２に、メモリセルＭ３１〜Ｍ３５は第３の内部ワ
ード線ＷＬ３に、夫々接続されている。
【００６９】ここで、内部ビット線ＢＬ１〜ＢＬ５の本
数（５本）を外部ビット線ＯＢＬ１〜ＯＢＬ４の本数
（４本）より多く設定しているのは、故障データに係る
いずれかの内部ビット線ＢＬ１〜ＢＬ４をキャンセルし
て順次他の内部ビット線のデータに切り替えるために、
予備的な内部ビット線ＢＬ５を予め容易する必要がある
からである。したがって、第１の内部ビット線ＢＬ１乃
至第４の内部ビット線ＢＬ４のいずれにも故障が発生し
ない場合は、予備的な内部ビット線ＢＬ５は使用されな
いものである。
【００７０】なお、各内部ビット線ＢＬ１〜ＢＬ５およ
び各外部ビット線ＯＢＬ１〜ＯＢＬ４は、複数の信号線
（図示せず）により構成されるものも含まれる。例え
ば、一般的なスタティックＲＡＭでは反転ビット線およ
び非反転ビット線を持つが、本発明ではこれらをまとめ
てビット線と呼ぶ。この場合、例えば第１の内部ビット
線ＢＬ１や第１の外部ビット線ＯＢＬ１は反転ビット線
と非反転ビット線の２本の信号線から成ることになる。
同様にマルチポートＲＡＭでは、複数のポートに対する
ビット線関連の信号線を持つが、これらをまとめて内部
ビット線ＢＬ１〜ＢＬ５または外部ビット線ＯＢＬ１〜
ＯＢＬ４と呼ぶ。例えば、１つの書き込み専用ポートと
２つの読み出しポートを持つ３ポートＲＡＭでは、内部
ビット線ＢＬや外部ビット線ＯＢＬ１〜ＯＢＬ４は少な
くとも３本の信号線で構成され、さらに各ポートに対し
て反転ビット線および非反転ビット線を持つ場合は６本
の信号線で構成されることになる。ただし、これらは、
図１では便宜上１本の信号線で示すことにする。
【００７１】そして、カラム冗長制御回路１２は、外部
ビット線ＯＢＬ１〜ＯＢＬ４に対して互いに隣合う内部
ビット線ＢＬ１〜ＢＬ５を選択して接続する４個のセレ
クタＳＥＬ１〜ＳＥＬ４から構成されたセレクタ群１６
と、各セレクタＳＥＬ１〜ＳＥＬ４における選択につい
て指示を与えるための４個の制御メモリセルＣ１１〜Ｃ
１４から構成された制御メモリセル群１７と、から構成
されている。
【００７２】セレクタ群１６の各セレクタＳＥＬ１〜Ｓ
ＥＬ４は、トランジスタ等の半導体素子が使用されたリ
レーであって、制御メモリセル群１７の各制御メモリセ
ルＣ１１〜Ｃ１４に記憶された値が「０」のときは、各
セレクタＳＥＬ１〜ＳＥＬ４に対して夫々予め対応づけ
られた内部ビット線ＢＬ１〜ＢＬ４に接続するための下
位ビット側の端子に切替接続し、各制御メモリセルＣ１
１〜Ｃ１４に記憶された値が「１」のときは、各セレク
タＳＥＬ１〜ＳＥＬ４に対して夫々予め対応づけられた
ものより上位ビット側に隣接する内部ビット線ＢＬ２〜
ＢＬ５に接続するための上位ビット側の端子に切替接続
するよう構成される。かかる構成により、セレクタ群１
６は、後述の各制御メモリセルＣ１１〜Ｃ１４に記憶さ
れた値に応じて、故障データを有する内部ビット線ＢＬ
１〜ＢＬ４とこれに対応づけられた外部ビット線ＯＢＬ
１〜ＯＢＬ４との接続を外すとともに、当該故障データ
を有する内部ビット線ＢＬ１〜ＢＬ４を境として下位ビ
ット側に配された外部ビット線をこれに対応づけられた
内部ビット線に接続し、且つ、故障データを有する内部
ビット線ＢＬ１〜ＢＬ４を境として上位ビット側に配さ
れた外部ビット線を、当該各外部ビット線に対応づけら
れた内部ビット線に対してさらに上位ビット側に隣接す
る他の内部ビット線に順次切替接続する機能を有する。
【００７３】制御メモリセル群１７の制御メモリセルＣ
１１〜Ｃ１４は、リセット機能付きの１ビットレジスタ
であり、そのリセット端子はリセット信号線ＲＥＤ−Ｒ
ＥＳＥＴに共通に接続されている。また、各制御メモリ
セルＣ１１〜Ｃ１４は、ワード線ＲＷＬ１がアクティブ
になったときに夫々のデータ入力端子から与えられるデ
ータを格納するよう構成されている。そして、第１の制
御メモリセルＣ１１のデータ入力端子は第１の外部ビッ
ト線ＯＢＬ１に、第２の制御メモリセルＣ１２のデータ
入力端子は第２の外部ビット線ＯＢＬ２に、第３の制御
メモリセルＣ１３のデータ入力端子は第３の外部ビット
線ＯＢＬ３に、第４の制御メモリセルＣ１４のデータ入
力端子は第４の外部ビット線ＯＢＬ４に、夫々接続され
ている。さらに、各制御メモリセルＣ１１〜Ｃ１４のデ
ータ出力端子は、夫々対応するセレクタＳＥＬ１〜ＳＥ
Ｌ４の切替信号入力端子に接続されている。そして、各
制御メモリセルＣ１１〜Ｃ１４は、各外部ビット線ＯＢ
Ｌ１〜ＯＢＬ４から与えられるデータに基づいて、故障
データを有する内部ビット線ＢＬ１〜ＢＬ４を境として
下位ビット側に配された外部ビット線ＯＢＬ１〜ＯＢＬ
４に関し値「０」を記憶し、故障データを有する内部ビ
ット線ＢＬ１〜ＢＬ４を境として上位ビット側に配され
た外部ビット線ＯＢＬ１〜ＯＢＬ４に関し値「１」を記
憶する。なお、各制御メモリセルＣ１１〜Ｃ１４に関し
ては、メモリセルアレイ１１の各メモリセルＭ１１〜Ｍ
１５，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…と同様のメ
モリセルを用いてもよいし、電気的にプログラム可能な
ＲＯＭ用のメモリセルを用いてもよい。なお、メモリセ
ルアレイ１１が書き込み専用ポートと読み出しポートを
別々に有している場合は、制御メモリセルＣ１１〜Ｃ１
４は書き込みポートのビット線に接続する必要がある。
【００７４】＜動作＞上記構成のメモリ回路の動作を説
明する。例えば、第２の内部ビット線ＢＬ２に断線やシ
ョート等の故障が発生したり、第２の内部ビット線ＢＬ
２に接続されたメモリセルＭ１２，Ｍ２２，Ｍ３２，…
に何らかの故障が発生した場合、図１のように第１の外
部ビット線ＯＢＬ１と第１の内部ビット線ＢＬ１，第２
の外部ビット線ＯＢＬ２と第３の内部ビット線ＢＬ３，
第３の外部ビット線ＯＢＬ３と第４の内部ビット線ＢＬ
４，第４の外部ビット線ＯＢＬ４と第５の内部ビット線
ＢＬ５が対応するようにセレクタＳＥＬ１〜ＳＥＬ４を
切り替える。この切り替えは制御メモリセルＣ１１〜Ｃ
１４に対して、「０」，「１」，「１」，「１」を夫々
書き込むことにより行われる。
【００７５】通常動作用メモリセルＭ１１〜Ｍ１５，Ｍ
２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…は外部ビット線ＯＢ
Ｌ１〜ＯＢＬ４からアクセスされるので、第２の内部ビ
ット線ＢＬ２に関する故障は外部からは観測されず、故
障のないメモリ回路のように動作することができる。
【００７６】制御メモリセル群１７の全制御メモリセル
Ｃ１１〜Ｃ１４のリセット後に、通常動作用メモリセル
Ｍ１１〜Ｍ１５，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…
のテストを行い、故障が検出されれば、上記のようにセ
レクタＳＥＬ１〜ＳＥＬ４を切り替えて不良を救済す
る。
【００７７】このように、レーザ装置を用いなくても故
障データの救済を容易に行うことができ、第１の従来例
および第２の従来例に比較して半導体装置の製造コスト
を低減できる。
【００７８】｛第２の実施例｝ ＜構成＞図２は本発明の第２の実施例のメモリ回路を示
す図である。なお、図２では第１の実施例と同様の機能
を有する要素については同一符号を付している。本実施
例のメモリ回路は、外部ビット線ＯＢＬ１〜ＯＢＬ４に
接続された制御メモリセルＣ１１〜Ｃ１４でセレクタＳ
ＥＬ１〜ＳＥＬ４を制御し外部ビット線ＯＢＬ１〜ＯＢ
Ｌ４と内部ビット線ＢＬ１〜ＢＬ５の対応関係を切り替
えることにより不良を救済する点で第１の実施例と同一
であるが、制御メモリセル群１７の接続配置が第１の実
施例と異なっている。
【００７９】すなわち、制御メモリセル群１７はセレク
タ群１６よりもメモリセルアレイ１１側に配置されてお
り、制御メモリセル群１７の第１の制御メモリセルＣ１
１のデータ入力端子はメモリセルアレイ１１の第１の内
部ビット線ＢＬ１に、第２の制御メモリセルＣ１２のデ
ータ入力端子は第２の内部ビット線ＢＬ２に、第３の制
御メモリセルＣ１３のデータ入力端子は第３の内部ビッ
ト線ＢＬ３に、第４の制御メモリセルＣ１４のデータ入
力端子は第４の内部ビット線ＢＬ４に、夫々接続されて
いる。その他の構成は第１の実施例と同様のためその説
明は省略する。
【００８０】＜動作＞上記構成のメモリ回路の動作を説
明する。例えば、第２の内部ビット線ＢＬ２に断線やシ
ョート等の故障が発生したり、第２の内部ビット線ＢＬ
２に接続されたメモリセルＭ１２，Ｍ２２，Ｍ３２，…
に何らかの故障が発生した場合、図２のように第１の外
部ビット線ＯＢＬ１と第１の内部ビット線ＢＬ１，第２
の外部ビット線ＯＢＬ２と第３の内部ビット線ＢＬ３，
第３の外部ビット線ＯＢＬ３と第４の内部ビット線ＢＬ
４，第４の外部ビット線ＯＢＬ４と第５の内部ビット線
ＢＬ５が夫々対応するように、セレクタＳＥＬ１〜ＳＥ
Ｌ４を切り替える。この切り替えは制御メモリセルＣ１
１〜Ｃ１４に対して「０」，「１」，「１」，「１」を
夫々書き込むことにより行われる。
【００８１】なお、望ましくは制御メモリセルＣ１１〜
Ｃ１４はリセット機能付きのものを用いる。これは、リ
セット機能なしの制御メモリセルを用いると制御メモリ
セルに書き込みができない可能性があるためである。も
し、リセット機能がなければ、例えば、図２の状態のま
ま電源をオフにし、電源投入時した際に制御メモリセル
Ｃ１１〜Ｃ１４に「０」，「１」，「１」，「１」が夫
々設定されてしまうと、第２の制御メモリセルＣ１２は
どの外部ビット線ＯＢＬ１〜ＯＢＬ４にも接続されず、
以後の動作時に常に図２の状態に陥ってしまう。したが
って、第２の制御メモリセルＣ１２に「０」を設定する
手段はないことになり、適切な冗長回路切替が行えな
い。
【００８２】かかる事態を考慮して、図２の状態で第２
の制御メモリセルＣ１２に「０」を設定したい場合は、
リセット信号線ＲＥＤ−ＲＥＳＥＴからリセット信号を
供給すればよい。
【００８３】リセット後の動作は図１の回路と同じであ
るため、その説明は省略する。本実施例によっても、レ
ーザ装置を用いずに故障データの救済を容易に行うこと
ができ、第１の従来例および第２の従来例に比較して半
導体装置の製造コストを低減できる。
【００８４】｛第３の実施例｝ ＜構成＞図３は本発明の第３の実施例のメモリ回路を示
す図である。なお、図３ではと第２の実施例と同様の機
能を有する要素については同一符号を付している。本実
施例のメモリ回路は、外部ビット線ＯＢＬ１〜ＯＢＬ４
に接続された制御メモリセルＣ１１〜Ｃ１４でセレクタ
ＳＥＬ１〜ＳＥＬ４を制御し外部ビット線ＯＢＬ１〜Ｏ
ＢＬ４と内部ビット線ＢＬ１〜ＢＬ５の対応関係を切り
替えることにより不良を救済する点で第２の実施例と同
一であるが、セレクタ群１６のセレクタ切替を行う意思
表示として冗長イネーブル信号を送信できる構成として
いる点で第２の実施例と異なる。
【００８５】すなわち、制御メモリセル群１７の各制御
メモリセルＣ１１〜Ｃ１４のデータ出力端子と、各セレ
クタＳＥＬ１〜ＳＥＬ４の切替信号入力端子との間に、
二入力論理積（ＡＮＤ）回路１８ａ〜１８ｄが夫々介装
されている。具体的には、各論理積回路１８ａ〜１８ｄ
の出力端子は対応づけられたセレクタＳＥＬ１〜ＳＥＬ
４の切替信号入力端子に接続され、各論理積回路１８ａ
〜１８ｄの一方の入力端子は対応づけられた制御メモリ
セルＣ１１〜Ｃ１４のデータ出力端子に接続され、各論
理積回路１８ａ〜１８ｄの他方の入力端子は冗長イネー
ブル信号が供給される冗長イネーブル信号線ＲＥＤ−Ｅ
Ｎに接続されている。その他の構成は第１の実施例と同
様のためその説明は省略する。
【００８６】＜動作＞上記構成のメモリ回路の動作を説
明する。まず、セレクタ群１６のセレクタＳＥＬ１〜Ｓ
ＥＬ４の初期化段階においては、リセット信号線ＲＥＤ
−ＲＥＳＥＴからリセット信号を供給するか、あるいは
冗長イネーブル信号線ＲＥＤ−ＥＮからデータ「０」を
与え、各セレクタＳＥＬ１〜ＳＥＬ４を「０」側に切り
替える。
【００８７】そして、例えば、第２の内部ビット線ＢＬ
２に断線やショート等の故障が発生したり、第２の内部
ビット線ＢＬ２に接続されたメモリセルＭ１２，Ｍ２
２，Ｍ３２，…に何らかの故障が発生した場合、冗長イ
ネーブル信号線ＲＥＤ−ＥＮからデータ「１」を供給す
るとともに、外部ビット線ＯＢＬ１〜ＯＢＬ４から各制
御メモリセルＣ１１〜Ｃ１４に、故障データに対応した
データを供給することで、論理積回路１８ａ〜１８ｄ
は、制御メモリセルＣ１１〜Ｃ１４の値と冗長イネーブ
ル信号線ＲＥＤ−ＥＮから与えられるデータ「１」との
論理積を演算して、セレクタ群１６の各セレクタＳＥＬ
１〜ＳＥＬ４を切り替える。具体的には、図３のように
第１の外部ビット線ＯＢＬ１と第１の内部ビット線ＢＬ
１，第２の外部ビット線ＯＢＬ２と第３の内部ビット線
ＢＬ３，第３の外部ビット線ＯＢＬ３と第４の内部ビッ
ト線ＢＬ４，第４の外部ビット線ＯＢＬ４と第５の内部
ビット線ＢＬ５が夫々対応するように、セレクタＳＥＬ
１〜ＳＥＬ４を切り替える。この切り替えは制御メモリ
セルＣ１１〜Ｃ１４に対して「０」，「１」，「１」，
「１」を夫々書き込むことにより行われる。
【００８８】本実施例によっても、レーザ装置を用いず
に故障データの救済を容易に行うことができ、第１の従
来例および第２の従来例に比較して半導体装置の製造コ
ストを低減できる。
【００８９】なお、本実施例では、第１の実施例および
第２の実施例と異なり、冗長イネーブル信号線ＲＥＤ−
ＥＮに与える冗長イネーブル信号を調整することで、制
御メモリセル群１７の各制御メモリセルＣ１１〜Ｃ１４
の値にかかわらず、独立してセレクタ群１６の各セレク
タＳＥＬ１〜ＳＥＬ４の切り替えを行うことができる。
したがって、メモリセルアレイ１１の各メモリセルＭ１
１〜Ｍ１５，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，…のテ
ストだけでなく、各制御メモリセルＣ１１〜Ｃ１４自身
を容易にテストすることができる。
【００９０】｛第４の実施例｝ ＜構成＞図４は本発明の第４の実施例のメモリ回路を示
す図である。なお、図４では第１の実施例乃至第３の実
施例と同様または類似の機能を有する要素については同
一符号を付している。本実施例のメモリ回路は、内部ビ
ット線ＢＬ１〜ＢＬ５の故障を最大２本まで救済できる
ようにしたものであり、このため、メモリセルアレイ１
１の内部ビット線ＢＬ０〜ＢＬ５の本数（６本）は、図
４の如く、外部ビット線ＯＢＬ１〜ＯＢＬ４の本数（４
本）より２本多く設定されている。なお、図５は、メモ
リセルアレイ１１の内部構成を示す回路図であり、各メ
モリセルＭ００〜Ｍ０５，Ｍ１０〜Ｍ１５，Ｍ２０〜Ｍ
２５，Ｍ３０〜Ｍ３５，…を、相補型ビット線方式の一
般的なスタティックＲＡＭで構成しているものである。
【００９１】そして、カラム冗長制御回路１２は、図４
の如く、４個の３接点型セレクタＳＥＬ１〜ＳＥＬ４か
らなるセレクタ群１６と、８個の１ビット制御メモリセ
ルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４からなる制御メモリ
セル群１７とから構成されている。
【００９２】セレクタ群１６の各セレクタＳＥＬ１〜Ｓ
ＥＬ４は、対応づけられた外部ビット線ＯＢＬ１〜ＯＢ
Ｌ４に接続され、連続して隣合った３個の内部ビット線
ＢＬ０〜ＢＬ５を夫々選択的に切り替えるよう構成され
る。具体的には、各セレクタＳＥＬ１〜ＳＥＬ４の切替
信号入力端子に「００」が入力された場合は、当該外部
ビット線ＯＢＬ１〜ＯＢＬ４に対応づけられた相対的に
中央に位置する内部ビット線ＢＬ１〜ＢＬ４に接続さ
れ、切替信号入力端子に「０１」が入力された場合は、
当該外部ビット線ＯＢＬ１〜ＯＢＬ４に対応づけられた
内部ビット線ＢＬ１〜ＢＬ４より相対的に下位ビット側
に位置する内部ビット線ＢＬ０〜ＢＬ３に接続され、切
替信号入力端子に「１０」が入力された場合は、当該外
部ビット線ＯＢＬ１〜ＯＢＬ４に対応づけられた内部ビ
ット線ＢＬ１〜ＢＬ４より相対的に上位ビット側に位置
する内部ビット線ＢＬ２〜ＢＬ５に接続されることにな
る。
【００９３】制御メモリセル群１７の制御メモリセルＣ
１１〜Ｃ１４，Ｃ２１〜Ｃ２４のうち、制御メモリセル
Ｃ１１，Ｃ２１は、第１の外部ビット線ＯＢＬ１に共に
接続されて組をなし、第１のセレクタＳＥＬ１の切替信
号入力端子に対して与えるべき２ビットデータを格納す
る。制御メモリセルＣ１２，Ｃ２２は、第２の外部ビッ
ト線ＯＢＬ２に共に接続されて組をなし、第２のセレク
タＳＥＬ２の切替信号入力端子に対して与えるべき２ビ
ットデータを格納する。制御メモリセルＣ１３，Ｃ２３
は、第３の外部ビット線ＯＢＬ３に共に接続されて組を
なし、第３のセレクタＳＥＬ３の切替信号入力端子に対
して与えるべき２ビットデータを格納する。制御メモリ
セルＣ１４，Ｃ２４は、第４の外部ビット線ＯＢＬ４に
共に接続されて組をなし、第４のセレクタＳＥＬ４の切
替信号入力端子に対して与えるべき２ビットデータを格
納する。
【００９４】また、制御メモリセルＣ１１〜Ｃ１４，Ｃ
２１〜Ｃ２４は、ワード線ＲＷＬ１，ＲＷＬ２がアクテ
ィブになったときに夫々対応づけられた外部ビット線Ｏ
ＢＬ１〜ＯＢＬ４から与えられるデータを格納するよう
構成される。さらに、制御メモリセルＣ１１〜Ｃ１４，
Ｃ２１〜Ｃ２４は、リセット信号線ＲＥＤ−ＲＥＳＥＴ
からのリセット信号によりリセットされる。
【００９５】なお、各外部ビット線ＯＢＬ１〜ＯＢＬ４
に夫々組として接続された２ビットの制御メモリセル
（Ｃ１１，Ｃ２１），（Ｃ１２，Ｃ２２），（Ｃ１３，
Ｃ２３），（Ｃ１４，Ｃ２４）は、（０，０），（０，
１），（１，０），（１，１）の４種類のデータを書き
込むことができる構成となるが、このうち、（０，
０），（０，１），（１，０）の３データのみがセレク
タ群１６の各セレクタＳＥＬ１〜ＳＥＬ４の切替制御用
に用いられ、（１，１）は無視される。
【００９６】なお、図６は本実施例の冗長制御回路を示
す回路図である。図６の如く、外部ビット線ＯＢＬ１〜
ＯＢＬ４は、非反転外部ビット線ＯＢＩＴ１〜ＯＢＩＴ
４と反転外部ビット線ＯＢＩＴ１Ｂ〜ＯＢＩＴ４Ｂとか
ら成る。例えば、外部ビット線ＯＢＬ１は非反転外部ビ
ット線ＯＢＩＴ１と反転外部ビット線ＯＢＩＴ１Ｂから
成る。
【００９７】同様に、内部ビット線ＢＬ０〜ＢＬ５は、
非反転内部ビット線ＢＩＴ０〜ＢＩＴ５と反転内部ビッ
ト線ＢＩＴ０Ｂ〜ＢＩＴ５Ｂから成る。例えば、内部ビ
ット線ＢＬ１は非反転内部ビット線ＢＩＴ１と反転内部
ビット線ＢＩＴ１Ｂから成る。
【００９８】セレクタＳＥＬ１〜ＳＥＬ４は、６個のト
ランジスタと１個のＮＯＲ回路で構成されており、各セ
レクタＳＥＬ１〜ＳＥＬ４は２つの制御メモリセルＣ１
１〜Ｃ１４により制御される。
【００９９】具体的には、例えば、図６の如く、セレク
タＳＥＬ１は２ビット制御メモリセル（Ｃ１１，Ｃ２
１）により制御される。当該制御メモリセル（Ｃ１１，
Ｃ２１）に（０，０）が設定された場合は、これに対応
づけられたセレクタＳＥＬ１のＮＯＲ回路の出力は
「１」になり、このＮＯＲ回路によって制御される一部
のトランジスタが導通することにより、ＯＢＩＴ１とＢ
ＩＴ１，ＯＢＩＴ１ＢとＢＩＴ１Ｂが夫々接続される。
また、制御メモリセル（Ｃ１１，Ｃ２１）に（０，１）
が設定された場合は、ＯＢＩＴ１とＢＩＴ０，ＯＢＩＴ
１ＢとＢＩＴ０Ｂが接続される。さらに、制御メモリセ
ル（Ｃ１１，Ｃ２１）に（１，０）が設定された場合
は、ＯＢＩＴ１とＢＩＴ２，ＯＢＩＴ１ＢとＢＩＴ２Ｂ
が接続される。
【０１００】ここで、図７は本実施例のメモリ回路の全
体構成を示す回路図である。ここでは、メモリセルアレ
イ１１およびカラム冗長制御回路１２が夫々２個ずつ設
けられている。また、図７中の符号２１は２個の書き込
みドライバおよびセンスアンプ（ＷＤ＆ＳＡ）、符号２
２は２個のカラムセレクタ（ＣＯＬ−ＳＥＬ）であり、
これらは各メモリセルアレイ１１および各カラム冗長制
御回路１２に夫々１対１で対応している。そして、各カ
ラム冗長制御回路１２に対する制御データは各ビットの
書込データ入力端子ＤＩ＜１＞，ＤＩ＜２＞から入力す
るよう構成されている。また、符号２３はメモリセルア
レイ１１のワード線切替を行うロウデコーダ（ワード線
デコーダ：ＲＯＷ−ＤＥＣ）、符号２４はメモリセルア
レイ１１のビット線切替を行うためのカラムデコーダ
（ビット線デコーダ：ＣＯＬ−ＤＥＣ）、ＲＯＷ−ＥＮ
はイネーブル信号、ＣＯＬ−ＡＤＤＲおよびＲＯＷ−Ａ
ＤＤＲはアドレス指定信号、ＲＥＤ−ＥＮは例えば図３
に示した第３の実施例のようにセレクタ群１６のセレク
タ切替を行う意思表示として冗長イネーブル信号を送信
できるようにする場合に用いられる冗長イネーブル信号
線である。なお、冗長イネーブル信号線ＲＥＤ−ＥＮは
図４の構成では特に必要なく、省略しても差し支えな
い。
【０１０１】＜動作＞上記構成のメモリ回路の動作を説
明する。例えば、第２の内部ビット線ＢＬ２および第３
の内部ビット線ＢＬ３の２本の内部ビット線に、断線や
ショート等の故障が発生したり、内部ビット線ＢＬ２，
ＢＬ３に接続されたメモリセルＭ１２，Ｍ１３，Ｍ２
２，Ｍ２３，Ｍ３２，Ｍ３３，…に何らかの故障が発生
した場合、図４のように、第１の外部ビット線ＯＢＬ１
と第０の内部ビット線ＢＬ０，第２の外部ビット線ＯＢ
Ｌ２と第１の内部ビット線ＢＬ１，第３の外部ビット線
ＯＢＬ３と第４の内部ビット線ＢＬ４，第４の外部ビッ
ト線ＯＢＬ４と第５の内部ビット線ＢＬ５が夫々対応す
るように、各セレクタＳＥＬ１〜ＳＥＬ４を切り替え
る。この切り替えは、外部ビット線ＯＢＬ１〜ＯＢＬ４
を通じて、各制御メモリセル（Ｃ１１，Ｃ２１），（Ｃ
１２，Ｃ２２），（Ｃ１３，Ｃ２３），（Ｃ１４，Ｃ２
４）に対して（０，１），（０，１），（１，０），
（１，０）を夫々書き込むことにより行われる。
【０１０２】このように、本実施例では、レーザ装置を
用いなくても、内部ビット線２本分の故障データの救済
を容易に行うことができ、第１の従来例および第２の従
来例に比較して半導体装置の製造コストを低減できる。
【０１０３】｛第５の実施例｝ ＜構成＞図８は本発明の第５の実施例のメモリ回路を示
す図である。なお、図８では第４の実施例と同様の機能
を有する要素については同一符号を付している。本実施
例のメモリ回路は、１個当たりのカラム冗長制御回路１
２に対して複数（図８では２個）のカラムセレクタ２２
を割り当てたものである。
【０１０４】すなわち、各カラム冗長制御回路１２に対
する制御データは、互いに隣接する２個の書込データ入
力端子の組（ＤＩ＜１＞，ＤＩ＜２＞），（ＤＩ＜３
＞，ＤＩ＜４＞）から入力され、また、メモリセルアレ
イ１１からの読出データは互いに隣接する２個のデータ
読出端子の組（ＤＯ＜１＞，ＤＯ＜２＞），（ＤＯ＜３
＞，ＤＯ＜４＞）から出力される。
【０１０５】その他の構成は第４の実施例と同様であ
り、特に、メモリセルアレイ１１およびカラム冗長制御
回路１２の構成については図４に示したものと同様であ
るため、説明を省略する。
【０１０６】＜動作＞上記構成のメモリ回路の動作を説
明する。例えば、故障データがＤＩ＜１＞およびＤＩ＜
２＞に対応するメモリセルアレイ１１に存在し、これを
救済する場合、ＤＩ＜１＞から図４中の制御メモリセル
（Ｃ１１，Ｃ２１），（Ｃ１２，Ｃ２２）に対して
（０，１），（０，１）を書き込むと同時に、ＤＩ＜２
＞から図４中の制御メモリセル（Ｃ１３，Ｃ２３），
（Ｃ１４，Ｃ２４）に対して（１，０），（１，０）を
書き込む。以後の動作は、第４の実施例と同様であるた
め、説明を省略する。本実施例においても、レーザ装置
を用いずに内部ビット線２本分の故障データの救済を容
易に行うことができ、第１の従来例および第２の従来例
に比較して半導体装置の製造コストを低減できる。
【０１０７】｛第６の実施例｝図９は本発明の第６の実
施例のメモリ回路を示す図である。本実施例のメモリ回
路は、一つのカラムセレクタ２２に対して複数（図９で
は２個）のカラム冗長制御回路１２を割り当てたもので
ある。
【０１０８】すなわち、互いに隣接する２個のカラム冗
長制御回路１２に対する制御データは、１個の書込デー
タ入力端子ＤＩ＜１＞から入力される。いずれのカラム
冗長制御回路１２に制御データを書き込むかは、カラム
アドレス制御信号ＣＯＬ−ＡＤＤＲにより制御する。ま
た、メモリセルアレイ１１からの読出データは１個のデ
ータ読出端子ＤＯ＜１＞から出力される。
【０１０９】その他の構成は第５の実施例と同様であ
り、特に、メモリセルアレイ１１およびカラム冗長制御
回路１２の構成については図４に示したものと同様であ
るため、説明を省略する。
【０１１０】本実施例においても、レーザ装置を用いず
に内部ビット線２本分の故障データの救済を容易に行う
ことができ、第１の従来例および第２の従来例に比較し
て半導体装置の製造コストを低減できる。
【０１１１】｛第７の実施例｝図１０は本発明の第７の
実施例のメモリ回路を示す図である。本実施例のメモリ
回路は、カラム冗長制御回路１２の制御のためのワード
線ＲＷＬ１，ＲＷＬ２の選択回路として、通常動作用の
ロウデコーダ２３のうちの余剰ビット部分を流用したも
のである。すなわち、例えばロウデコーダ２３の出力端
子が論理上２7＝１２８ビット分存在していても、メモ
リセルアレイ１１の内部ワード線が例えば１２０ワード
しかない場合、８ビットの余剰ビットが存在することに
なる。そこで、回路の無駄を軽減すべく、ロウデコーダ
２３の出力端子のうち例えば１２７番地および１２６番
地（例えばプリデコーダ等）をワード線ＲＷＬ１，ＲＷ
Ｌ２に割り当てる。
【０１１２】その他の構成は第４の実施例と同様である
ため、説明を省略する。本実施例においても、レーザ装
置を用いずに内部ビット線２本分の故障データの救済を
容易に行うことができ、第１の従来例および第２の従来
例に比較して半導体装置の製造コストを低減できる。
【０１１３】｛第８の実施例｝ ＜構成＞図１１は本発明の第８の実施例であって、例え
ば図１に示したような冗長度１のカラム冗長制御回路を
持つメモリ回路に関するデータ制御回路２９（制御メモ
リセル用データ発生回路）を示す図である。本実施例の
データ制御回路２９は、図１のメモリ回路の各外部ビッ
ト線ＯＢＬ１〜ＯＢＬ４ごとに設けられるものであっ
て、１個の排他的論理和（Ｅｘ．ＯＲ）回路３１と、１
個の論理積（ＡＮＤ）回路３２と、１個のフリップフロ
ップ３３と、１個のセレクタ３４（第１の選択手段）と
を備えている。
【０１１４】排他的論理和回路３１および論理積回路３
２は、外部から与えられるコンペアイネーブル信号（比
較指示信号）ＣＭＰＥＮに基づいて、各出力ポートＤＯ
＜１＞〜ＤＯ＜４＞における読出データが外部から与え
られる所定の期待値信号ＥＸＰに対して不一致であるか
否かを比較判断し、その比較結果に基づいて、制御メモ
リセル群の制御メモリセルのデータ入力端子に与えるべ
き制御用の値ＰＦを発生する期待値比較手段として機能
する。排他的論理和回路３１の一方の端子は期待値信号
ＥＸＰが与えられる期待値入力端子に接続され、他方の
端子はメモリ回路３０の各出力ポートＤＯ＜１＞に接続
される。論理積回路３２の一方の端子はコンペアイネー
ブル信号ＣＭＰＥＮが与えられるコンペアイネーブル信
号入力端子に接続され、他方の端子は排他的論理和回路
３１の出力端子に接続される。
【０１１５】フリップフロップ３３は、リセット機能付
きのものが使用され、外部からのリセット信号ＦＦ−Ｒ
ＥＳＥＴによってリセットされる。また、フリップフロ
ップ３３のデータ入力端子Ｄは、データ帰還用の論理和
（ＯＲ）回路３５を介して論理積回路３２の出力端子に
接続される。なお、フリップフロップ３３は、論理積回
路３２からの出力が「１」となった後は、論理和回路３
５のデータ帰還によって、リセット信号ＦＦ−ＲＥＳＥ
Ｔでのリセットが行われない限り、値「１」が維持され
る。フリップフロップ３３は非同期リセット型のもので
もよいし同期リセット型のものでもよい。なお、図１１
のＴはクロック信号である。
【０１１６】セレクタ３４の「０」側入力端子は、外部
からの書込データ入力端子ＸＤＩ＜１＞〜ＸＤＩ＜４＞
が接続され、「１」側入力端子は、フリップフロップ３
３のデータ出力端子Ｑが接続される。そして、外部から
のセレクト信号ＳＥＬＣＴＲＬに基づいて、外部からの
書込データと排他的論理和回路３１および論理積回路３
２からの制御用の値ＰＦとを選択する機能を有する。
【０１１７】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、リセット信号ＦＦ−ＲＥＳＥＴ
によりフリップフロップ３３を「０」にリセットする。
【０１１８】次に、図１における内部ビット線を順にＢ
Ｌ１からＢＬ５へと切り替えながら、排他的論理和回路
３１は期待値信号ＥＸＰとメモリ回路３０の各データ出
力ＤＯ＜１＞〜ＤＯ＜４＞とを比較し、これらが異なっ
ていれば、制御用の値ＰＦとして「１」を出力する。こ
の状態でコンペアイネーブル信号ＣＭＰＥＮが「１」の
時にクロックＴが与えられると、フリップフロップ３３
には「１」がセットされる。つまり、故障データが検出
されれば、フリップフロップ３３の出力データＱは
「０」から「１」に変化する。このとき点で、セレクト
信号ＳＥＬＣＴＲＬを「１」とすれば、各ＤＩ＜１＞〜
ＤＩ＜４＞を通じて、図１に示した制御メモリセル群１
７の各制御メモリセルＣ１１〜Ｃ１４に値「１」が書き
込まれる。逆に、各内部ビット線ＢＬ０〜ＢＬ５に故障
データがない場合は、各制御メモリセルＣ１１〜Ｃ１４
は値「０」を維持したままとなる。このような制御メモ
リセルＣ１１〜Ｃ１４の値に応じて、セレクタ群１６の
各セレクタＳＥＬ１〜ＳＥＬ４は所定の選択切替を行
う。
【０１１９】例えば、図１中の第２の内部ビット線ＢＬ
２自身の故障やこれに接続された通常動作用メモリセル
Ｍ１２，Ｍ２２，Ｍ３２，…の故障の場合、図１に示し
たように、各制御メモリセルＣ１１〜Ｃ１４に「０」，
「１」，「１」，「１」が書き込まれる。従って適切な
冗長回路切替が行われる。
【０１２０】なお、テスト時のメモリセルアレイ１１へ
の書き込みデータは、セレクト信号ＳＥＬＣＴＲＬ＝
「０」の状態で書込データ入力端子ＸＤＩ＜１＞〜ＸＤ
Ｉ＜４＞から与えればよい。
【０１２１】本実施例においても、レーザ装置を用いず
に１本の内部ビット線に関する故障データの救済を容易
に行うことができ、第１の従来例および第２の従来例に
比較して半導体装置の製造コストを低減できる。
【０１２２】｛第９の実施例｝ ＜構成＞図１２は本発明の第９の実施例のデータ制御回
路２９（制御メモリセル用データ発生回路）を示す図で
ある。なお、図１２では第８の実施例と同様の機能を有
する要素については同一符号を付している。本実施例の
データ制御回路２９は、期待値比較手段からの出力情報
を格納するためのフリップフロップを、書込データの格
納用に兼用可能としたものであり、また、複数のデータ
制御回路２９が直列接続されて図１３に示すようなスキ
ャンパスを形成するものである。
【０１２３】すなわち、各データ制御回路２９は、第８
の実施例で説明したのと同様の期待値比較手段としての
排他的論理和回路３１および論理積回路３２と、論理積
回路３２の出力端子にデータ帰還用の１個の論理和回路
３５を介して接続されるリセット信号入力用の１個の論
理積回路４１と、論理積回路４１からの信号と後述する
シフトイン信号ＳＩと書込データ入力端子ＸＤＩ＜ｉ＞
から入力された書込データの３種類の情報を選択して出
力する第１の選択手段４２と、第１の選択手段４２から
の出力情報を格納する１個のフリップフロップ４３と、
フリップフロップ４３からの出力情報と外部からのテス
トデータ（メモリテスト時の書込データ）ＴＤの２種類
の情報を選択する第２の選択手段４４と、を備える。
【０１２４】論理積回路４１は、フリップフロップ４３
としてリセット機能を有していないものを用いる場合
に、フリップフロップ４３に「０」リセットを行うよう
にするためのもので、リセット信号ＦＦ−ＲＥＳＥＴと
して「０」を入力すれば、論理和回路３５からの値にか
かわらず「０」を出力する機能を有する。
【０１２５】第１の選択手段４２は、２個のセレクタ４
２ａ，４２ｂから構成される。
【０１２６】一方のセレクタ４２ａの「１」側入力端子
は論理積回路４１の出力端子に接続され、「０」側入力
端子にはシフトイン信号ＳＩが入力される。ここで、シ
フトイン信号ＳＩとは、図１３に示したスキャンパスに
おいて、最も前段のデータ制御回路２９ａについては外
部からの信号をいい、次段（上位ビット側）以降のデー
タ制御回路２９ｂ〜２９ｄについては相対的に前段側
（下位ビット側）に隣接したデータ制御回路から与えら
れるデータをいう。
【０１２７】他方のセレクタ４２ｂの「１」側入力端子
は一方のセレクタ４２ａの出力端子に接続され、「０」
側入力端子は書込データ入力端子ＸＤＩ＜ｉ＞に接続さ
れる。
【０１２８】両セレクタ４２ａ，４２ｂは、外部からの
所定の信号ＳＩＮＨＤＯ，ＳＭに基づいて夫々選択切替
を行う。
【０１２９】フリップフロップ３３のデータ入力端子Ｄ
は他方のセレクタ４２ｂの出力端子に接続される。ま
た、フリップフロップ３３のデータ出力端子Ｑは、第２
の選択手段４４に伝送されるとともに、図１３に示した
スキャンパスにおける相対的に次段のデータ制御回路２
９へ送信するためのシフトアウト信号ＳＯにもなる。
【０１３０】第２の選択手段４４は、１個のセレクタで
構成され、「０」側入力端子には外部からのテストデー
タが入力され、「１」側入力端子はフリップフロップ４
３のデータ出力端子Ｑに接続され、外部からのセレクト
信号ＳＥＬＣＴＲＬに基づいて選択切替を行う。
【０１３１】その他の構成は第８の実施例と同様のため
その説明は省略する。
【０１３２】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。図１２において、信号ＳＩＮＨＤＯ＝
「１」，信号ＳＭ＝「１」の状態では、図１１の回路と
同様の制御データがＱに出力される。
【０１３３】ＳＭ＝「０」の状態では書込データ入力端
子ＸＤＩ＜ｉ＞から得た書込データがフリップフロップ
４３のデータ入力端子Ｄに供給される。したがって、通
常動作時はＳＭ＝「０」，ＳＥＬＣＴＲＬ＝「１」に設
定しフリップフロップ４６をＲＡＭのデータ入力用ＦＦ
として流用することができる。
【０１３４】本実施例では、図１３のようにスキャン設
計を適用しているので、ＳＭ＝「１」，ＳＩＮＨＤＯ＝
「０」に設定することによってシリアルシフト動作が行
える。例えば、シリアルシフト動作によりテスト結果を
読み出することができ、どのデータビットに故障があっ
たのかを容易に判別できる。
【０１３５】なお、テスト時のメモリセルアレイ１１へ
の書込データは、ＳＥＬＣＴＲＬ＝「０」の状態でテス
トデータＴＤとして供給する。
【０１３６】また、フリップフロップ４３のリセット動
作はＳＩＮＨＤＯ＝「１」，ＳＭ＝「１」，ＦＦ−ＲＥ
ＳＥＴ＝「０」の状態でクロック信号Ｔを与えることに
より行うことができる。ただし、シリアルシフト動作に
より「０」をシフトインしてリセット動作を行うことが
できるので、リセット信号ＦＦ−ＲＥＳＥＴおよびこの
信号が入力される論理積回路４１を削除してもよい。
【０１３７】また、この論理積回路４１を削除して非同
期リセット機能付きまたは同期リセット付きのフリップ
フロップ４３を用いてもよい。
【０１３８】本実施例においても、レーザ装置を用いず
に１本の内部ビット線に関する故障データの救済を容易
に行うことができ、第１の従来例および第２の従来例に
比較して半導体装置の製造コストを低減できる。
【０１３９】｛第１０の実施例｝ ＜構成＞図１４は本発明の第１０の実施例のメモリ回路
のデータ制御回路２９を示す図である。本実施例のデー
タ制御回路２９は、期待値比較手段からの出力情報を格
納するためのフリップフロップを、メモリ回路からの読
出データの格納用に兼用可能としたものである。複数の
データ制御回路２９が直列接続されて図１３に示すよう
なスキャンパスを形成する点では、第９の実施例と同様
である。
【０１４０】すなわち、各データ制御回路２９は、第９
の実施例で説明したのと同様の排他的論理和回路３１、
論理積回路３２、論理和回路３５、論理積回路４１、お
よびセレクタ４２ａを備えており、さらに、１個のセレ
クタ４２ｃと１個のフリップフロップ４６と１個のセレ
クタ４７とを備えている。
【０１４１】セレクタ４２ｃは、「１」側の入力端子が
セレクタ４２ａに接続される点で第９の実施例のセレク
タ４２ｂと同様であるが、「０」側の入力端子がデータ
読出端子ＤＯ＜ｉ＞に接続される点でセレクタ４２ｂと
異なる。
【０１４２】フリップフロップ４６は、データ入力端子
Ｄが他方のセレクタ４２ｂの出力端子に接続される点で
第９の実施例と同様であるが、データ出力端子Ｑが、シ
フトアウト信号ＳＯを出力するだけでなく、セレクタ４
７への出力、および外部への読出データの出力を司る点
で第９の実施例と異なる。
【０１４３】セレクタ４７の「１」側の入力端子はフリ
ップフロップ４６のデータ出力端子Ｑに接続され、
「０」側の入力端子は書込データ入力端子ＸＤＩ＜ｉ＞
に接続される。
【０１４４】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。例えば、ＳＩＮＨＤＯ＝「１」，ＳＭ
＝「１」の状態では、フリップフロップ４６について図
１１の回路と同様の出力データがデータ出力端子Ｑから
出力される。
【０１４５】一方、ＳＭ＝「０」の状態では読出信号Ｄ
Ｏ＜ｉ＞がフリップフロップ４６のデータ入力端子Ｄに
供給される。したがって、通常動作時はＳＭ＝「０」に
設定してフリップフロップ４６をＲＡＭのデータ出力用
レジスタとして流用することができる。なお、通常動作
時はＳＥＬＣＴＲＬ＝「０」に設定することで、メモリ
セルアレイ１１への書き込みデータを書込データ入力端
子ＸＤＩ＜ｉ＞から与える。
【０１４６】本実施例では、スキャン設計を適用してい
るので、ＳＭ＝「１」，ＳＩＮＨＤＯ＝「０」に設定す
ることによってシリアルシフト動作が行える。例えば、
シリアルシフト動作によりテスト結果を読み出すること
ができるため、どのデータビットに故障があったのかを
容易に判別できる。なお、テスト時のメモリセルアレイ
１１へ書き込みデータは、ＳＥＬＣＴＲＬ＝「０」の状
態で、書込データ入力端子ＸＤＩ＜ｉ＞から供給する。
【０１４７】なお、フリップフロップ４６のリセット動
作はＳＩＮＨＤＯ＝「１」，ＳＭ＝「１」，ＦＦ−ＲＥ
ＳＥＴ＝「０」の状態でクロックＴを与えることにより
行うことができる。
【０１４８】｛第１１の実施例｝ ＜構成＞図１５は本発明の第１１の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図１５で
は第９の実施例および第１０の実施例と同様の機能を有
する要素については同一符号を付している。
【０１４９】本実施例のデータ制御回路２９は、期待値
比較手段からの出力情報を格納するための２個のフリッ
プフロップ（レジスタ）を設け、夫々、書込データ格納
用および読出データ格納用として使用可能としたもので
あり、また、複数のデータ制御回路２９（２９ａ〜２９
ｄ）が直列接続されて図１６に示すようなスキャンパス
を形成するものである。
【０１５０】スキャンパスは図１６に示すように図１５
の回路を複数個直列接続して構成される。図１６
（ａ），（ｂ）どちらの接続を用いてもよいし、その他
どのような順序でスキャンパスを構成してもよい。な
お、図１６（ａ）では、シフトイン信号ＳＩ１は、最も
上位ビット側のデータ制御回路２９ｄについては同じデ
ータ制御回路２９ｄのシフトアウト信号ＳＯ０をいい、
これより下位ビット側以降のデータ制御回路２９ａ〜２
９ｃについては相対的に上位ビット側に隣接したデータ
制御回路からのシフトアウト信号ＳＯ１をいう。
【０１５１】一方、図１６（ｂ）では、シフトイン信号
ＳＩ０は、最も下位ビット側のデータ制御回路２９ａに
ついては外部からの信号ＳＩＤをいい、これより上位ビ
ット側以降のデータ制御回路２９ｂ〜２９ｄについては
相対的に下位ビット側に隣接したデータ制御回路からの
シフトアウト信号ＳＯ１をいう。また、図１６（ｂ）中
のシフトイン信号ＳＩ１は、同じデータ制御回路２９ａ
〜２９ｄのシフトアウト信号ＳＯ０をいう。すなわち、
図１６（ｂ）では、各データ制御回路２９ａ〜２９ｄの
スキャンパス動作において、ＳＩ０〜ＳＯ０〜ＳＩ１〜
ＳＯ１の順にスキャンパスデータが伝達されることにな
る。
【０１５２】ここで、図１５中の排他的論理和回路３
１、論理積回路３２、論理和回路３５および論理積回路
４１は、第９の実施例および第１０の実施例で示したも
のと同様である。
【０１５３】そして、本実施例のデータ制御回路２９
は、論理積回路４１から与えられる制御用の値ＰＦと当
該データ制御回路２９より下位ビット側に隣接する他の
データ制御回路から与えられるシフトイン信号ＳＩ１と
メモリセルアレイ１１からの読出データＤＯ＜ｉ＞との
３種類の情報を選択する第１の選択手段５１と、第１の
選択手段５１で選択された情報を記憶する第１のフリッ
プフロップ（ＦＦ１）４６ａと、当該データ制御回路２
９内の第１のフリップフロップ４６ａからの出力情報と
外部から与えられるテストデータＴＤと当該データ制御
回路２９より下位ビット側に隣接する他のデータ制御回
路から与えられるシフトイン信号ＳＩ０とメモリセルア
レイ１１へ書き込むための外部からの書込データ書込デ
ータＸＤＩ＜ｉ＞との４種類の情報を選択する第２の選
択手段５２と、第２の選択手段５２で選択された情報を
記憶する第２のフリップフロップ（ＦＦ０）４６ｂと、
をさらに備えている。
【０１５４】第１の選択手段５１は２個のセレクタ５１
ａ，５１ｂから構成されている。このうち、一方のセレ
クタ５１ａの「０」側入力端子には、当該データ制御回
路２９より下位ビット側に隣接する他のデータ制御回路
から与えられるシフトイン信号ＳＩ１（シフトアウト信
号ＳＯ１）が入力され、「１」側入力端子には、論理積
回路４１のから与えられる制御用の値ＰＦが入力され
る。また、他方のセレクタ５１ｂの「０」側入力端子に
は、メモリセルアレイ１１からの読出データＤＯ＜ｉ＞
が入力され、「１」側入力端子には、一方のセレクタ５
１ａで選択された情報が入力される。セレクタ５１ａ，
５１ｂは、外部からの所定の信号ＳＩＮＨＤＯ，ＳＭに
基づいて夫々選択切替を行う。
【０１５５】第１のフリップフロップ４６ａのデータ入
力端子Ｄ１には他方のセレクタ５１ｂで選択された情報
が入力され、また、データ出力情報Ｑ１は読出データ出
力端子ＸＤＯ＜ｉ＞および第２の選択手段５２に出力さ
れるとともに、当該データ制御回路２９より上位ビット
側に隣接する他のデータ制御回路へのシフトアウト信号
ＳＯ１として出力される。なお、図１５中のＴ１はクロ
ック信号およびこれを入力する端子である。
【０１５６】第２の選択手段５２は３個のセレクタ５２
ａ〜５２ｃから構成されている。このうち、セレクタ５
２ａの「０」側入力端子には、外部から与えられるテス
トデータＴＤが入力され、「１」側入力端子には、当該
データ制御回路２９内の第１のフリップフロップ４６ａ
からの出力情報が入力される。また、セレクタ５２ｂの
「０」側入力端子には、当該データ制御回路２９より下
位ビット側に隣接する他のデータ制御回路から与えられ
るシフトイン信号ＳＩ０が入力され、「１」側入力端子
には、セレクタ５２ａで選択された情報が入力される。
さらに、セレクタ５２ｃの「０」側入力端子には、外部
から与えられる書込データＸＤＩ＜ｉ＞が入力され、
「１」側入力端子には、セレクタ５２ｂで選択された情
報が入力される。セレクタ５２ａ〜５２ｃは、外部から
の所定の信号ＳＥＬＣＴＲＬ，ＳＩＮＨＤＩ，ＳＭに基
づいて夫々選択切替を行う。
【０１５７】第２のフリップフロップ４６ｂのデータ入
力端子Ｄ０にはセレクタ５２ｃで選択された情報が入力
され、また、データ出力情報Ｑ０はメモリ回路の書込デ
ータ入力端子ＤＩ＜ｉ＞に伝達されるとともに、当該デ
ータ制御回路２９より上位ビット側に隣接する他のデー
タ制御回路へのシフトアウト信号ＳＯ０として出力され
る。なお、図１５中のＴ０はクロック信号およびこれを
入力する端子である。そして、テスト時およびシリアル
シフト動作時において、両クロックＴ０，Ｔ１は同じタ
イミングの波形が用いられる。
【０１５８】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、ＳＩＮＨＤＯ＝「１」，ＳＭ＝
「１」の状態では図１１の回路と同様の制御データがＱ
１に出力される。ここで、ＳＥＬＣＴＲＬ＝「１」，Ｓ
ＩＮＨＤＩ＝「１」に設定されていれば、この制御デー
タは１クロック遅れでＱ０に出力される。Ｑ０に制御デ
ータが転送されるのを待ってから制御メモリセルＣ１１
〜Ｃ１４に書き込んで、メモリ回路のカラム冗長制御回
路１２の切り替えを行う。
【０１５９】通常動作時はＳＭ＝「０」に設定する。Ｓ
Ｍ＝「０」の状態ではＤＯ＜ｉ＞の信号がセレクタ５１
ｂを介して第１のフリップフロップ４６ａへ入力データ
Ｄ１として供給される。通常動作時はＳＭ＝「０」に設
定し第１のフリップフロップ４６ａをＲＡＭのデータ出
力用レジスタとして流用することができる。また、ＳＭ
＝「０」の状態ではＸＤＩ＜ｉ＞の信号が第２のフリッ
プフロップ４６ｂへ入力データＤ０として供給されるの
で第２のフリップフロップ４６ｂはＲＡＭのデータ入力
用レジスタとして用いられることになる。
【０１６０】また、本実施例では、スキャン設計を適用
しているので、ＳＭ＝「１」，ＳＩＮＨＤＯ＝「０」，
ＳＩＮＨＤＩ＝「０」に設定することによってシリアル
シフト動作が行える。例えば、シリアルシフト動作によ
りテスト結果を読み出せ、どのデータビットに故障があ
ったのかを判別できる。
【０１６１】なお、図１２や図１４の回路では、データ
ビット数が多くなると、テストデータＴＤや信号ＳＥＬ
ＣＴＲＬの遅延が大きくなるので書込データ入力端子Ｄ
Ｉ＜ｉ＞への信号の変化タイミングはデータビット数に
依存してしまう。したがって、通常動作時とテスト時で
ライトパルスのタイミングを変える必要が生じるおそれ
があった。これに対し、本実施例の場合、テスト時のメ
モリセルアレイ１１へ書き込みデータは、ＳＥＬＣＴＲ
Ｌ＝「０」の状態で、テストデータＴＤとして外部から
供給する。テストデータＴＤも第２のフリップフロップ
４６ｂを通すので、タイミング設計が容易である。すな
わち、メモリセルアレイ１１の書込データ入力端子ＤＩ
＜ｉ＞への入力データはクロックＴ０に同期して変化
し、データビット数が多くなってもこの変化タイミング
は変わらない。従ってライトパルスのタイミングを通常
動作時とテスト時で変える必要がない。
【０１６２】なお、第１のフリップフロップ４６ａのリ
セット動作はＳＩＮＨＤＯ＝「１」，ＳＭ＝「１」，Ｆ
Ｆ−ＲＥＳＥＴ＝「０」の状態でクロックＴ１を与える
ことにより行うことができる。
【０１６３】｛第１２の実施例｝図１７は本発明の第１
２の実施例のメモリ回路を示す図である。本実施例のメ
モリ回路は、図７に示したカラム冗長機能付きメモリ回
路の全体の回路に対して制御メモリセル選択専用のロウ
デコーダ（ＲＯＷ−ＤＥＣ２）５４を付加した回路図で
ある。ただし、カラム冗長制御回路１２は図４のような
冗長度が「２」のものを用いる。
【０１６４】ロウデコーダ５４は外部からのアドレス信
号ＲＥＤ−ＲＯＷ−ＡＤＤＲに応じて、２本のワード線
ＲＷＬ１，ＲＷＬ２のうちどちらか一方を選択してアク
ティブにする。ただし、イネーブル信号ＲＥＤ−ＲＯＷ
−ＥＮがアクティブでない場合は、両ワード線ＲＷＬ
１，ＲＷＬ２のどちらもアクティブにはならない。
【０１６５】本実施例では、ロウデコーダ５４の付加に
より、アドレス信号ＲＥＤ−ＲＯＷ−ＡＤＤＲによる制
御メモリセルの選択が容易になり、後述の第１３の実施
例（図１８）等のカラム冗長度「２」に対応したデータ
制御回路２９の適用が容易になる。
【０１６６】｛第１３の実施例｝ ＜構成＞図１８は本発明の第１３の実施例のメモリ回路
のデータ制御回路２９を示す図である。本実施例のデー
タ制御回路２９は、図１７に示した第１２の実施例のよ
うな冗長度２のカラム冗長制御回路１２を持つメモリ回
路に対する制御メモリセル用データ発生回路である。
【０１６７】メモリ回路３０のロウ冗長アドレス端子Ｒ
ＥＤ−ＲＯＷ−ＡＤＤＲには、外部からの信号ＣＨＤＩ
Ｒが供給されている。これにより、ＣＨＤＩＲ＝「１」
の場合は図１７中の一方のワード線ＲＷＬ１が選択され
る。一方、ＣＨＤＩＲ＝「０」の場合は他方のワード線
ＲＷＬ２が選択されるよう構成される。
【０１６８】本実施例のデータ制御回路２９は、前述し
た各実施例と同様に期待値比較手段を構成する排他的論
理和回路３１および論理積回路３２と、論理和回路３５
の他に、排他的論理和回路３１で発生された制御用の値
ＰＦに基づいてメモリ回路３０に対する制御データを発
生する制御データ発生手段５６と、制御データ発生手段
５６で出力された制御データと外部から与えられる書込
データＸＤＩ＜ｉ＞とを選択して出力する第１のセレク
タ５７とをさらに備える。
【０１６９】制御データ発生手段５６は、期待値比較手
段（３１，３２）によってメモリセルアレイ１１からの
読出データＤＯ＜１＞〜ＤＯ＜４＞が所定の期待値信号
ＥＸＰに対して同一であるとの結果が得られたときに、
図４に示したカラム冗長制御回路１２の制御メモリセル
群１７に対して第１の値（０，０）を出力し、期待値比
較手段（３１，３２）においてメモリセルアレイ１１か
らの読出データＤＯ＜１＞〜ＤＯ＜４＞が所定の期待値
信号ＥＸＰに対して不一致であるとの結果が１回目（最
初）に得られたときに、制御メモリセル群１７に対して
第２の値（０，１）を出力し、期待値比較手段（３１，
３２）においてメモリセルアレイ１１からの読出データ
ＤＯ＜１＞〜ＤＯ＜４＞が所定の期待値信号ＥＸＰに対
して不一致であるとの結果が２回目に得られたときに、
制御メモリセル群１７に対して第３の値（１，０）を出
力するものである。
【０１７０】具体的には、制御データ発生手段５６は、
論理和回路３５を介して期待値比較手段（３１，３２）
からの出力情報が格納される第１のフリップフロップ
（ＦＦ１：第１のレジスタ）６１と、第１のフリップフ
ロップ６１からの出力情報を１個の論理積（ＡＮＤ）回
路（不一致値出力手段）６２および１個の論理和（Ｏ
Ｒ）回路６３を介して格納する第２のフリップフロップ
（ＦＦ０：第２のレジスタ）６４と、第１のフリップフ
ロップ６１すらの出力情報と第２のフリップフロップ６
４からの出力情報とを選択して出力する第２のセレクタ
６５とを備える。
【０１７１】第１のフリップフロップ６１は、初期値と
して「０」が予め格納されるリセット機能付きのもので
あって、メモリセルアレイ１１からの読出データＤＯ＜
１＞〜ＤＯ＜４＞が所定の期待値信号ＥＸＰに対して不
一致であるとの結果が期待値比較手段（３１，３２）に
おいて１回目（最初）に得られたときに、第１のフリッ
プフロップ６１に格納された値が「０」から「１」に変
化するものである。
【０１７２】論理積回路６２は、第１のフリップフロッ
プ６１に格納された値と、次回（２回目）に期待値比較
手段（３１，３２）においてメモリセルアレイ１１から
の読出データＤＯ＜１＞〜ＤＯ＜４＞との両方が共に所
定の期待値信号ＥＸＰに対して不一致であるとの結果が
得られたときにのみ「１」を出力する。なお、論理積回
路６２は３入力方式のものであり、残りの１入力端子に
はコンペアイネーブル信号ＣＭＰＥＮが入力される。
【０１７３】論理和回路６３は、第１のフリップフロッ
プ６１に対する論理和回路３５と同様に、第２のフリッ
プフロップ６４に関するデータ帰還用に用いられる。
【０１７４】第２のフリップフロップ６４は、初期値と
して「０」が予め格納されるリセット機能付きのもので
あって、メモリセルアレイ１１からの読出データＤＯ＜
１＞〜ＤＯ＜４＞が所定の期待値信号ＥＸＰに対して不
一致であるとの結果が期待値比較手段（３１，３２）に
おいて２回目に得られたときに、論理積回路６２からの
出力が「０」から「１」に変化するのに応じて、第１の
フリップフロップ６１に格納された値が「０」から
「１」に変化する。なお、第１のフリップフロップ６１
および第２のフリップフロップ６４は、外部からのクロ
ック信号Ｔによって駆動され、また、外部からのリセッ
ト信号ＦＦ−ＲＥＳＥＴによってリセットされる。
【０１７５】第２のセレクタ６５は、外部からの信号Ｃ
ＨＤＩＲによって選択切替を行うもので、その「０」側
入力端子は第２のフリップフロップ６４の出力端子Ｑ０
に接続され、「１」側入力端子は第１のフリップフロッ
プ６１の出力端子Ｑ１に接続される。
【０１７６】第１のセレクタ５７は、外部からの信号Ｓ
ＥＬＣＴＲＬによって選択切替を行うもので、その
「０」側入力端子は外部の書込データ入力端子ＸＤＩ＜
１＞〜ＸＤＩ＜４＞に接続され、「１」側入力端子は第
２のセレクタ６５の出力端子に接続される。
【０１７７】＜動作＞上記構成のデータ制御回路２９の
動作を図４および図１７を参照しながら説明する。な
お、ここでは、図４において内部ビット線ＢＬ２と内部
ビット線ＢＬ３の故障を仮定して説明を行う。
【０１７８】ＣＨＤＩＲ＝「１」に固定して使用する場
合は、図１１の回路と同様の動作が行え、１つのビット
線に関する故障を救済できる。しかしながら、ＣＨＤＩ
Ｒ＝「１」に固定した動作で救済が行えない場合、つま
り、２本のワード線ＲＷＬ１，ＲＷＬ２に関する故障の
場合は、以下に示す動作で救済する。
【０１７９】ここではビット線のショートや断線の故障
を仮定しているので、図４のセレクタＳＥＬ１〜ＳＥＬ
４から最も遠いメモリセルアレイ１１のみをテストす
る。例えば図４のＢＬ１に対してはＭ１３のみテストす
る。したがって、ロウアドレス信号ＲＯＷ−ＡＤＤＲの
値は固定してテストを行う。
【０１８０】まず、図４において、リセット信号ＲＥＤ
−ＲＥＳＥＴにより制御メモリセルＣ１１〜Ｃ１４，Ｃ
２１〜Ｃ２４をリセットする。また、図１８において、
リセット信号ＦＦ−ＲＥＳＥＴにより第１のフリップフ
ロップ６１および第２のフリップフロップ６４を共に
「０」にリセットする。
【０１８１】次に、ＣＨＤＩＲ＝「０」の状態で、図４
中の期待値信号ＥＸＰ、コンペアイネーブル信号ＣＭＰ
ＥＮ、その他の所定の信号ＷＥ，ＳＥＬＣＴＲＬ等各信
号を適切に制御して、内部ビット線ＢＬ４に接続されて
いるうちの最も遠いメモリセルＭ３４をテストする。な
お、テスト時のメモリセルアレイ１１への書き込みデー
タは、ＳＥＬＣＴＲＬ＝「０」状態で、書込データ入力
端子ＸＤＩ＜ｉ＞から与える。
【０１８２】そして、図１８において、排他的論理和回
路３１は期待値信号ＥＸＰとメモリ回路３０の読出デー
タＤＯ＜ｉ＞を比較し、最初にこれらが異なっている旨
を検知したら、制御用の値ＰＦとして「１」を出力す
る。この状態で、コンペアイネーブル信号ＣＭＰＥＮが
「１」の時にクロックＴが与えられると、第１のフリッ
プフロップ６１には「１」がセットされ、その出力デー
タＱ１が「１」になる。つまり、最初の故障が検出され
れば第１のフリップフロップ６１の出力Ｑ１は「０」か
ら「１」に変化する。
【０１８３】第１のフリップフロップ６１の出力Ｑ１が
「１」、制御用の値ＰＦが「１」、コンペアイネーブル
信号ＣＭＰＥＮが「１」のときに、クロック信号Ｔが与
えられると、第２のフリップフロップ６４には「１」が
セットされ、その出力Ｑ０が「１」になる。つまり、２
番目の故障が検出されれば第２のフリップフロップ６４
の出力Ｑ０は「０」から「１」に変化する。
【０１８４】そして、第２のセレクタ６５は、信号ＣＨ
ＤＩＲが「０」のときは第２のフリップフロップ６４の
出力を、信号ＣＨＤＩＲが「１」のときは第１のフリッ
プフロップ６１の出力を選択し、ＳＥＬＣＴＲＬ＝
「１」の状態で、第１のセレクタ５７によって、図４中
の対応する制御メモリセルＣ２４に制御データを書き込
む。
【０１８５】このようにして、ビット線の対象を順にＢ
Ｌ３，ＢＬ２，ＢＬ１と切り替えながら、すなわち、制
御メモリセル群１７の制御メモリセルをＣ２３，Ｃ２
２，Ｃ２１と切り替えながら、同様の動作を行う。
【０１８６】上記の動作を行えば、２個のメモリセルＭ
３３、Ｍ３２が不良と判定されたら、制御メモリセル群
１７の制御メモリセルＣ２１〜Ｃ２４には「１」，
「１」，「０」，「０」が書き込まれる。この段階で、
第１の外部ビット線ＯＢＬ１は第０の内部ビット線ＢＬ
０に、第２の外部ビット線ＯＢＬ２は第１の内部ビット
線ＢＬ１に、第３の外部ビット線ＯＢＬ３は第３の内部
ビット線ＢＬ３に、第４の外部ビット線ＯＢＬ４は第４
の内部ビット線ＢＬ４に夫々接続され、故に２本の内部
ビット線のうちの第２の内部ビット線ＢＬ２の不良のみ
が救済される。
【０１８７】次に、図１８中の第１のフリップフロップ
６１をリセットする。ＣＨＤＩＲ＝「１」の状態で、期
待値信号ＥＸＰ、コンペアイネーブル信号ＣＭＰＥＮ、
その他の所定の信号ＷＥ，ＳＥＬＣＴＲＬ等各信号を適
切に制御し、外部ビット線ＯＢＬ１に接続されているメ
モリセルＭ３０をテストする。そして、ＳＥＬＣＴＲＬ
＝「１」状態で、対応する制御メモリセルＣ１１に制御
データを書き込む。このようにして、対象となる外部ビ
ット線を順にＯＢＬ２，ＯＢＬ３，ＯＢＬ４と切り替え
ながら、すなわち制御メモリセルをＣ１２，Ｃ１３，Ｃ
１４と切り替えながら同様の動作を行う。
【０１８８】この動作を行えば、メモリセルＭ３３が不
良と判定された後で制御データが「１」に変化する。こ
の結果、Ｃ１１〜Ｃ１４には「０」，「０」，「１」，
「１」が書き込まれる。
【０１８９】この段階で、第１の外部ビット線ＯＢＬ１
は第０の内部ビット線ＢＬ０に、第２の外部ビット線Ｂ
Ｌ２は第１の内部ビット線ＢＬ１に、第３の外部ビット
線ＯＢＬ３は第４の内部ビット線ＢＬ４に、第４の外部
ビット線ＯＢＬ４は第５の内部ビット線ＢＬ５に夫々接
続され、ＢＬ２とＢＬ３の両方の不良が救済される。
【０１９０】｛第１４の実施例｝図１９は本発明の第１
４の実施例のメモリ回路のデータ制御回路２９を示す図
である。本実施例のデータ制御回路２９は、図１８の第
１３の実施例で説明したものと同じ機能を有するもので
あるが、図１８中において外部信号ＣＨＤＩＲで制御さ
れるセレクタに代えて、１個の論理和（ＯＲ）回路６７
が用いられており、ＣＨＤＩＲ＝「１」とすることによ
って、第１のフリップフロップ（ＦＦ１）６１および第
２のフリップフロップ（ＦＦ０）６４の両方が最初の故
障を検出するものである。本実施例では、図１８に比べ
て回路規模が小さくなる。
【０１９１】｛第１５の実施例｝ ＜構成＞図２０は本発明の第１５の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図２０で
は第１５の実施例と同様の機能を有する要素については
同一符号を付している。本実施例のデータ制御回路２９
は、図１８に示したデータ制御回路を図１６（ａ），
（ｂ）に示したデータ制御回路のようにスキャンレジス
タ化したものである。図１６（ａ），（ｂ）どちらの接
続を用いてもよいし、その他どのような順序でスキャン
パスを構成してもよい。
【０１９２】ここで、図２０中の排他的論理和回路３
１、論理積回路３２、論理和回路３５、論理積回路６
２、論理和回路６３およびセレクタ６５は、図１８の第
１３の実施例で示したものと同様である。
【０１９３】また、第１３の実施例では、メモリ回路の
制御メモリセル群１７に与える制御データと外部から与
えられる書込データＸＤＩ＜ｉ＞とを選択して出力する
第１のセレクタ５７を、第２のセレクタ６５と書込デー
タ入力端子ＤＩ＜ｉ＞との間に配置していたが、本実施
例では、第１３の実施例中の第１のセレクタ５７に代え
て、論理和回路６３と第２のフリップフロップ６４との
間に配置された選択手段６９が設けられている。ここ
で、選択手段６９は、２個のセレクタ６９ａ，６９ｂで
構成されており、一方のセレクタ６９ａは外部からの信
号ＳＩＮＨＤＩによって切替制御され、その「１」側入
力端子は論理和回路６３の出力端子に接続され、「０」
側入力端子には隣接されたデータ制御回路２９から与え
られるシフトイン信号ＳＩ０が入力される。他方のセレ
クタ６９ｂは外部からの信号ＳＭによって切替制御さ
れ、その「０」側入力端子は外部の書込データ入力端子
ＸＤＩ＜ｉ＞に接続され、「１」側入力端子はセレクタ
６９ａの出力端子に接続される。
【０１９４】また、論理和回路３５と第１のフリップフ
ロップ６１との間には、隣接されたデータ制御回路２９
からのシフトイン信号ＳＩ１と、メモリ回路の読出デー
タＤＯ＜ｉ＞と、論理和回路３５から与えられる制御用
の値ＰＦとを選択する選択手段７１が設けられている。
選択手段７１は、２個のセレクタ７１ａ，７１ｂで構成
されており、一方のセレクタ７１ａは外部からの信号Ｓ
ＩＮＨＤＯによって切替制御され、その「１」側入力端
子は論理和回路３５の出力端子に接続され、「０」側入
力端子には隣接されたデータ制御回路２９から与えられ
るシフトイン信号ＳＩ１が入力される。他方のセレクタ
７１ｂは外部からの信号ＳＭによって切替制御され、そ
の「０」側入力端子にはメモリ回路からの読出データＤ
Ｏ＜ｉ＞が入力され、「１」側入力端子はセレクタ７１
ａの出力端子に接続される。
【０１９５】そして、本実施例のデータ制御回路２９に
は、セレクタ６５からの出力情報と外部からのテストデ
ータＴＤとを外部からの信号ＳＥＬＣＴＲＬによって選
択切替制御するセレクタ７２が設けられている。
【０１９６】また、本実施例の第１のフリップフロップ
６１および第２のフリップフロップ６４は、第１３の実
施例中のものとほぼ同様の機能を有するものであるが、
リセット機能付きのものが使用されており、すなわち、
リセット端子Ｒにリセット信号ＦＦ−ＲＥＳＥＴが入力
される。リセット動作を行うには、ＳＭ＝「１」，ＳＩ
ＮＨＤＩ＝「１」，ＳＩＮＨＤＯ＝「１」，ＦＦ−ＲＥ
ＳＥＴ＝「０」に設定しクロックＴ０，Ｔ１を与える。
【０１９７】なお、第１のフリップフロップ６１および
第２のフリップフロップ６４として、リセット機能なし
のものを使用する場合は、本実施例の変形例として、図
２１に示すものを用いてもよい。ここでは、第１のフリ
ップフロップ６１〜論理和回路３５〜選択手段７１、お
よび第２のフリップフロップ６４〜論理和回路６３〜選
択手段６９によって構成される記憶ループ内に、論理積
（ＡＮＤ）回路７３，７４を夫々挿入し、同期リセット
を行えばよい。
【０１９８】＜動作＞図２０および図２１に示したデー
タ制御回路２９の動作を説明する。まず、ＳＭ＝
「１」，ＳＩＮＨＤＩ＝「１」，ＳＩＮＨＤＯ＝「１」
に設定した状態では、図１８に示した第１３の実施例の
データ制御回路２９と同様の動作をする。
【０１９９】一方、通常動作時には、ＳＭ＝「０」，Ｃ
ＨＤＩＲ＝「０」，ＳＥＬＣＴＲＬ＝「１」に設定する
ことにより、第１のフリップフロップ６１を読出データ
出力端子ＸＤＯ＜ｉ＞へのデータ出力用に、第２のフリ
ップフロップ６４を書込データ入力端子ＸＤＩ＜ｉ＞か
らのデータ入力用に使用することができる。これによ
り、データに対して同期型のＲＡＭが構成できる。
【０２００】また、ＳＭ＝「１」，ＳＩＮＨＤＯ＝
「０」，ＳＩＮＨＤＩ＝「０」に設定し、同じタイミン
グの波形のクロック信号Ｔ０，Ｔ１を与えることによっ
てシフト動作を行う。
【０２０１】｛第１６の実施例｝ ＜構成＞図２２は本発明の第１６の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図２２で
は第１３の実施例（特に図２１）と同様の機能を有する
要素については同一符号を付している。本実施例のデー
タ制御回路２９は、図２２は図２１の回路を変形したも
のであって、第２のフリップフロップ６４と第１のフリ
ップフロップ６１の従属関係を図２１の回路に対して逆
に設定したものである。したがって、第２のフリップフ
ロップ６４のデータ出力Ｑ０はセレクタ６５の「１」側
入力端子に与えられると同時に期待値比較手段を構成す
る論理積回路３２にも与えられ、また、第１のフリップ
フロップ６１の出力Ｑ１は、論理積回路６２に与えられ
ることなく、第２のセレクタ６５の「０」側入力端子に
与えられる。
【０２０２】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、第２のフリップフロップ６４が
最初の故障を検出し、第１のフリップフロップ６１が２
番目の故障を検出する。
【０２０３】なお、ＳＭ＝「１」，ＳＩＮＨＤＩ＝
「１」，ＳＩＮＨＤＯ＝「１」に設定した状態では、図
１８の冗長制御用データ発生回路と同じ動作をする。
【０２０４】さらに、通常動作時はＳＭ＝「０」，ＣＨ
ＤＩＲ＝「１」，ＳＥＬＣＴＲＬ＝「１」に設定するこ
とにより、第１のフリップフロップ６１を読出データ出
力端子ＸＤＯ＜ｉ＞へのデータ出力用に、第２のフリッ
プフロップ６４を書込データ入力端子ＸＤＩ＜ｉ＞から
のデータ入力用に使用することができる。これにより、
データに対して同期型のＲＡＭが構成できる。
【０２０５】また、ＳＭ＝「１」，ＳＩＮＨＤＯ＝
「０」，ＳＩＮＨＤＩ＝「０」に設定し同タイミング波
形のクロック信号Ｔ０，Ｔ１を与えることによってシフ
ト動作を行えばよい。
【０２０６】｛第１７の実施例｝ ＜構成＞図２３は本発明の第１７の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図２３で
は第１４の実施例と同様の機能を有する要素については
同一符号を付している。本実施例のデータ制御回路２９
は、図１９に示した第１４の実施例のデータ制御回路２
９をスキャンレジスタ化したものである。
【０２０７】具体的には、第１４の実施例で説明したも
のと同様の排他的論理和回路３１、論理積回路３２、論
理和回路３５、第１のフリップフロップ６１、論理積回
路６２、論理和回路６３および第２のフリップフロップ
６４が設けられ、さらに、図２１および図２２中のもの
と同様の選択手段６９（６９ａ，６９ｂ），７１（７１
ａ，７１ｂ）、セレクタ７２および論理積回路７３，７
４が設けられている。
【０２０８】本実施例でのスキャンパスは図１６に示す
ように図２３の回路を複数個直列接続して構成する。図
１６（ａ），（ｂ）どちらの接続を用いてもよいし、そ
の他どのような順序でスキャンパスを構成してもよい。
なお、各データ制御回路２９（２９ａ〜２９ｄ）につい
てＣＨＤＩＲ信号も共通に接続する。
【０２０９】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、ＳＭ＝「１」，ＳＩＮＨＤＩ＝
「１」，ＳＩＮＨＤＯ＝「１」に設定した状態では、図
１８の冗長制御用データ発生回路と同じ動作をする。
【０２１０】さらに、通常動作時はＳＭ＝「０」，ＳＥ
ＬＣＴＲＬ＝「１」に設定することにより、第１のフリ
ップフロップ６１を読出データ出力端子ＸＤＯ＜ｉ＞へ
のデータ出力用に、第２のフリップフロップ６４を書込
データ入力端子ＸＤＩ＜ｉ＞からのデータ入力用に使用
することができる。これにより、データに対して同期型
のＲＡＭが構成できる。
【０２１１】また、ＳＭ＝「１」，ＳＩＮＨＤＯ＝
「０」，ＳＩＮＨＤＩ＝「０」に設定し、同タイミング
波形のクロック信号Ｔ０，Ｔ１を与えることによってシ
フト動作を行う。
【０２１２】なお、テスト時の書き込みデータは、ＳＥ
ＬＣＴＲＬ＝「０」の状態でテストデータＴＤとして外
部から与える。
【０２１３】本実施例では、図２１および図２２等で用
いたセレクタ６５に代えて簡単な構成の論理和回路６７
を使用することで、回路規模を小さくできる。
【０２１４】｛第１８の実施例｝図２４は本発明の第１
８の実施例のメモリ回路のデータ制御回路２９を示す図
である。なお、図２４では図２３に示した第１７の実施
例と同様の機能を有する要素については同一符号を付し
ている。本実施例のデータ制御回路２９は、テスト時
（ＳＥＬＣＴＲＬ＝「０」）の書き込みデータ（テスト
データＴＤ）を外部から与えるための端子（ＴＤ端子）
を省略し、期待値信号ＥＸＰの入力端子（ＥＸＰ端子）
とセレクタ７２の「０」側入力端子との間にインバータ
７６を設けることで、テストデータＴＤとして期待値信
号ＥＸＰの反転信号を用いるよう構成したものである。
なお、必ずしも期待値信号ＥＸＰの反転信号を用いる必
要はなく、非反転信号であってもよいことはいうまでも
ない。この場合、図２４のインバータ７６を省略してＥ
ＸＰ端子とセレクタ７２の「０」側入力端子とを直接に
接続すればよい。なお、このようなテストデータＴＤ用
端子の省略は、図２０、図２１、図２２の回路にも適用
可能である。
【０２１５】｛第１９の実施例｝図２５は本発明の第１
９の実施例のメモリ回路のデータ制御回路２９を示す図
である。なお、図２５では第１５の実施例乃至第１８の
実施例と同様の機能を有する要素については同一符号を
付している。第１５の実施例乃至第１８の実施例では、
テスト時のメモリセルアレイ１１に対する書き込みデー
タはＴＤ端子またはＥＸＰ端子から与えていたのに対
し、本実施例では、第２のフリップフロップ６４のデー
タ出力端子Ｑ０から書き込みデータ「０」を、第１のフ
リップフロップ６１のデータ出力端子Ｑ１から書き込み
データ「１」を作成するものである。したがって、第１
のフリップフロップ６１のデータ出力端子Ｑ１からデー
タ「１」を作成するために、第１のフリップフロップ６
１のデータ出力端子Ｑ１とセレクタ６５との間に、１個
のインバータ７７が挿入されている。
【０２１６】また、ＴＤ信号を用いないので、これに対
応するセレクタ（図２０〜図２４中のセレクタ７４）は
削除されている。
【０２１７】上記構成において、第２のフリップフロッ
プ６４および第１のフリップフロップ６１のリセット動
作後、故障が検出されるまでは、信号ＣＨＤＩＲの制御
により書き込みデータを変更できる。ＣＨＤＩＲ＝
「０」の状態では第２のフリップフロップ６４のデータ
出力端子Ｑ０のデータである「０」が書込データ入力端
子ＤＩ＜ｉ＞に供給され、ＣＨＤＩＲ＝「１」の状態で
は第１のフリップフロップ６１のデータ出力端子Ｑ１の
反転データである「１」が書込データ入力端子ＤＩ＜ｉ
＞に供給され、メモリセルアレイ１１に対する書き込み
データとして用いられる。
【０２１８】書き込みデータは信号ＣＨＤＩＲの制御に
応じて固定されるが、図１８と同様の動作が行える。
【０２１９】ただし、ＣＨＤＩＲ＝「１」のときは、制
御メモリセルＣ１１〜Ｃ１４用の制御データも反転され
るため、カラム冗長制御回路１２の制御メモリセルＣ１
１〜Ｃ１４のデータ入出力用端子を第２０の実施例（図
２６）のように反転させる必要がある。
【０２２０】｛第２０の実施例｝図２６は本発明の第２
０の実施例のメモリ回路を示す図である。なお、図２６
では図４と同様の機能を有する要素については同一符号
を付している。本実施例のメモリ回路は、図２５に示し
た第１９の実施例のデータ制御回路２９に対応するメモ
リ回路であって、カラム冗長制御回路１２の制御メモリ
セル群１７の制御メモリセルＣ１１〜Ｃ１４が外部ビッ
ト線ＯＢＬ１〜ＯＢＬ４に対して反転入出力のメモリセ
ルになっている。
【０２２１】すなわち、図２５においてＣＨＤＩＲ＝
「１」のときにＲＷＬ１が選択されると仮定した場合、
ＣＨＤＩＲ＝「１」のときには、制御データも反転して
いるので、制御メモリセルＣ１１〜Ｃ１４のデータの論
理を各ワード線ＲＷＬ１，ＲＷＬ２で選択されるものと
で反転させる。
【０２２２】図２７は一般的なスタティックＲＡＭに対
する図２６の具体例である。図６と比較すると、リセッ
ト用のトランジスタの位置と、セレクタの制御信号の取
り出し位置が異なっている。論理的には図２６と等価で
ある。
【０２２３】｛第２１の実施例｝図２８は本発明の第２
１の実施例のメモリ回路のデータ制御回路２９を示す図
である。なお、図２８では図２３に示した第１７の実施
例と同様の機能を有する要素については同一符号を付し
ている。第１７の実施例では、テスト時のメモリセルア
レイ１１に対する書き込みデータをテストデータＴＤと
して外部から与えていたのに対し、本実施例では、第２
のフリップフロップ６４のデータ出力端子Ｑ０からの出
力データを反転または非反転で書込データ入力端子ＤＩ
＜ｉ＞に伝搬させてメモリセルアレイ１１に対する書き
込みデータを作成する。反転または非反転の制御は期待
値信号ＥＸＰで行う。このように、期待値信号ＥＸＰで
反転／非反転の制御を行うための要素として、一方の入
力端子がＥＸＰ端子に接続され、他方の入力端子が第２
のフリップフロップ６４のデータ出力端子Ｑ０に接続さ
れる１個の排他的論理和（Ｅｘ．ＯＲ）回路７８が設け
られている。ただし、当該排他的論理和回路７８に代え
て、反転排他的論理和（Ｅｘ．ＮＯＲ）回路を用いても
よい。なお、本実施例では、テストデータＴＤを用いな
いので、これに対応するセレクタは削除されている。
【０２２４】上記構成では、第２のフリップフロップ６
４のリセット動作後、第２のフリップフロップ６４で故
障が検出されるまでは、期待値信号ＥＸＰの制御により
書き込みデータを変更できる。ＥＸＰ＝「０」の状態で
は第２のフリップフロップ６４のデータ出力端子Ｑ０の
反転データである「０」が書込データ入力端子ＤＩ＜ｉ
＞に供給され、ＥＸＰ＝「１」の状態では第２のフリッ
プフロップ６４のデータ出力端子Ｑ０の反転データであ
る「１」が書込データ入力端子ＤＩ＜ｉ＞に供給され、
メモリセルアレイ１１に対応する書き込みデータとして
用いられる。かかる動作により、図１８と同様の動作が
行える。
【０２２５】ただし、制御メモリセルＣ１１〜Ｃ１４に
制御データを書き込む場合は、ＥＸＰ＝「０」に設定す
ればよい。
【０２２６】｛第２２の実施例｝ ＜構成＞図２９は本発明の第２２の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図２９で
は図２３に示した第１７の実施例と同様の機能を有する
要素については同一符号を付している。本実施例のデー
タ制御回路２９は、図２３の回路を、３ポートＲＡＭに
適用可能なように改良したものである。すなわち、本実
施例のデータ制御回路２９は、１個の書き込み専用ポー
トに対応する書込データ用端子ＤＩ０＜ｉ＞と、２個の
読み出し専用ポートに対応する読出データ用端子ＤＯ１
＜ｉ＞，ＤＯ２＜ｉ＞を持つ３ポートＲＡＭ対応のもの
である。
【０２２７】具体的には、第１７の実施例では、読出デ
ータＤＯ＜ｉ＞に対応するよう、排他的論理和回路３
１、論理積回路３２、論理和回路３５、論理積回路７
３、選択手段７１および第１のフリップフロップ６１で
構成される回路（以下、読出データ対応回路と称する）
が１個だけ設けられていたのに対し、本実施例では、２
個の読出データＤＯ１＜ｉ＞，ＤＯ２＜ｉ＞に対応する
よう、２個の読出データ対応回路７９Ａ，７９Ｂが設け
られている。各読出データ対応回路７９Ａ，７９Ｂ中の
排他的論理和回路３１Ａ，３１Ｂ、論理積回路３２Ａ，
３２Ｂ、論理和回路３５Ａ，３５Ｂ、論理積回路７３
Ａ，７３Ｂ、選択手段７１Ａ，７１Ｂ、セレクタ７１
ｃ，７１ｅ、セレクタ７１ｄ，７１ｆ、第１のフリップ
フロップ６１Ａ（ＦＦ１），６１Ｂ（ＦＦ２）および制
御用の値ＰＦ１，ＰＦ２は、図２３中の排他的論理和回
路３１、論理積回路３２、論理和回路３５、論理積回路
７３、選択手段７１、セレクタ７１ａ、セレクタ７１
ｂ、第１のフリップフロップ６１（ＦＦ１）および制御
用の値ＰＦに夫々相当するものである。
【０２２８】また、２個の排他的論理和回路３１Ａ，３
１Ｂのうち、少なくとも一方が故障データを検出したと
きに、論理積回路６２に対して制御用の値ＰＦを伝達し
得るよう、両排他的論理和回路３１Ａ，３１Ｂと論理積
回路６２の間にさらに１個の論理和（ＯＲ）回路８０が
設けられている。
【０２２９】なお、本実施例においては、いつかの上述
した実施例と同様、図３０に示すように、図２９の回路
を複数個直列接続してスキャンパスが構成される。ここ
では、図３０（ａ），（ｂ）どちらの接続を用いてもよ
いし、その他どのような順序でスキャンパスを構成して
もよい。
【０２３０】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、テスト時は各ポートのアドレス
信号に同一のアドレスを与えながら、シングルポートＲ
ＡＭのようにテストを行う。
【０２３１】一対の読み出し専用ポートの不良検出結果
は各読出データ対応回路７９Ａ，７９Ｂの各フリップフ
ロップ６１Ａ，６１Ｂに格納される。
【０２３２】一方の読出データ用端子ＤＯ１＜ｉ＞にお
いて最初の故障を検出すると、ＰＦ１＝「１」となり、
第１のフリップフロップ６１の出力Ｑ１が「０」から
「１」に変化する。
【０２３３】同様に、他方の読み出し専用ポートの読出
データ用端子ＤＯ２＜ｉ＞において最初の故障を検出す
ると、ＰＦ２＝「１」となり、第１のフリップフロップ
６１Ｂの出力Ｑ２が「０」から「１」に変化する。
【０２３４】ＣＨＤＩＲ＝「０」の場合、Ｑ１またはＱ
２が「０」から「１」に変化した後の最初の故障（つま
り２番目の故障）が検出されると、第２のフリップフロ
ップ６４のデータ出力端子Ｑ０が「０」から「１」に変
化する。
【０２３５】ＣＨＤＩＲ＝「１」の場合、読出データ用
端子ＤＯ１＜ｉ＞，ＤＯ２＜ｉ＞のいずれかにおいて最
初の故障を検出すると、ＰＦ＝「１」となり、第２のフ
リップフロップ６４のデータ出力端子Ｑ０が「０」から
「１」に変化する。
【０２３６】つまり、ＣＨＤＩＲ＝「１」の場合は最初
の故障を検出した時点で、制御データを「０」から
「１」に変化させ、ＣＨＤＩＲ＝「０」の場合は２番目
の故障を検出した時点で、制御データを「０」から
「１」に変化させる。したがって、図１８の回路と同様
の動作によって適切な冗長回路切替が行える。
【０２３７】｛第２３の実施例｝ ＜構成＞図３１は本発明の第２３の実施例のメモリ回路
のデータ制御回路２９を示す図である。なお、図３１で
は図１２に示した第９の実施例と同様の機能を有する要
素については同一符号を付している。本実施例のデータ
制御回路２９は、３ポートＲＡＭに適用可能なように図
１２の制御メモリセル用データ発生回路を改良したもの
である。したがって、図１，図２，図３のようにカラム
冗長度が「１」のカラム冗長制御回路１２に対応して設
けられるものである。本実施例では、１個の書き込み専
用ポートと２個の読み出し専用ポートを持つ３ポートＲ
ＡＭを対象としている。
【０２３８】書込データ入力端子ＤＩ０＜ｉ＞はメモリ
回路の書き込み専用ポートに接続され、一対の読出デー
タ用端子ＤＯ１＜ｉ＞，ＤＯ２＜ｉ＞はメモリ回路の一
対の読み出し専用ポートに夫々接続する。
【０２３９】そして、本実施例では、第９の実施例中の
排他的論理和回路３１に代えて、一対の排他的論理和回
路３１Ａ，３１Ｂと、これらの論理和を演算して制御用
の値ＰＦを発生させる１個の論理和回路８１が設けられ
ている。
【０２４０】＜動作＞上記構成のデータ制御回路２９の
動作を説明する。まず、テスト時は各ポートのアドレス
信号に同一のアドレスを与えながらシングルポートＲＡ
Ｍのようにテストを行う。そして、少なくともいずれか
１個の読み出し専用ポートで期待値信号ＥＸＰと異なる
値が検出されれば、排他的論理和回路３１Ａ，３１Ｂの
出力ＰＦ１，ＰＦ２のうちいずれかは「１」になり、故
に論理和回路８１の出力（制御用の値）ＰＦは「１」に
なる。
【０２４１】この状態で、ＣＭＰＥＮ＝「１」，ＳＭ＝
「１」，ＳＩＮＨＤＯ＝「１」，ＦＦ−ＲＥＳＥＴ＝
「１」の時にクロック信号Ｔが与えられると、フリップ
フロップ４３には「１」がセットされる。つまり、故障
が検出されればＦＦの出力Ｑは０から１に変化する。そ
の他の動作は図１２の回路と同じである。このように、
３ポートＲＡＭに対して適切な冗長切替を行い得る。
【０２４２】｛第２４の実施例｝図３２（ａ）は本発明
の第２４の実施例として、図３１に示した第２３の実施
例のデータ制御回路２９で構成されたスキャンパスを示
す図である。本実施例のデータ制御回路２９は、メモリ
セルアレイ１１の各メモリセルをアクセスする場合は、
スキャンパスのシリアルシフト動作を行わないので、ス
キャンパスのシリアル入力端子ＳＩＤ（以下、ＳＩＤと
称する）は使用されない。したがって、ＳＩＤ端子から
テストデータＴＤを入力することができる。
【０２４３】この場合は、通常動作用メモリセルに対す
る書き込みデータをＳＩＤ端子から与える。なお、ＳＩ
Ｄ端子の反転データをテストデータＴＤとして供給して
もよい。この場合は、メモリセルアレイ１１に対する書
き込みデータをＳＩＤ端子から与える。
【０２４４】｛第２５の実施例｝図３２（ｂ）は本発明
の第２５の実施例として、図３１に示した第２３の実施
例のデータ制御回路２９で構成されたスキャンパスを示
す図である。本実施例のデータ制御回路２９は、メモリ
セルアレイ１１の各メモリセルをアクセスする場合は、
スキャンパスのシリアルシフト動作を行わないので、ス
キャンパスのシリアル入力端子ＳＩＤ（以下、ＳＩＤと
称する）は使用されない。したがって、ＳＩＤ端子から
期待値信号ＥＸＰを入力することができる。なお、本実
施例では、ＳＩＤ端子のデータをインバータ８７により
反転させた形で期待値信号ＥＸＰとして入力している
が、本実施例の変形例として、ＳＩＤ端子の非反転デー
タを期待値信号ＥＸＰとして供給してもよい。
【０２４５】さらに、本実施例の構成と、図３２（ａ）
（第２４の実施例）の構成を同時に適用してもよい。
【０２４６】｛第２６の実施例｝図３３は本発明の第２
６の実施例のメモリ回路を示す図である。図１に示した
第１の実施例のメモリ回路が内部ビット線ＢＬ１〜ＢＬ
５のいずれかの不良を救済するものであったのに対し、
本実施例のメモリ回路は、内部ワード線ＷＬ１〜ＷＬ５
のいずれかの不良を救済するよう構成されたものであ
る。すなわち、本実施例のデータ制御回路２９は、外部
ワード線ＯＷＬ１〜ＯＷＬ４に接続された制御メモリセ
ルＲ１１〜Ｒ４１でセレクタＳＥＬ１〜ＳＥＬ４を制御
し、外部ワード線ＯＷＬ１〜ＯＷＬ４と内部ワード線Ｗ
Ｌ１〜ＷＬ５との対応関係を切り替えることにより不良
を救済する。なお、図３３中の符号９１はロウ冗長制御
回路（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）、符号９２はセレク
タ群、符号９３は制御メモリセル群である。
【０２４７】例えば、第２の内部ワード線ＷＬ２そのも
のの故障（断線やショート故障）や第２の内部ワード線
ＷＬ２に接続された各メモリセルＭ２１，Ｍ２２，Ｍ２
３，…に故障がある場合、図３３のように第１の外部ワ
ード線ＯＷＬ１と第１の内部ワード線ＷＬ１，第２の外
部ワード線ＯＷＬ２と第３の内部ワード線ＷＬ３，第３
の外部ワード線ＯＷＬ３と第４の内部ワード線ＷＬ４，
第４の外部ワード線ＯＷＬ４と第５の内部ワード線ＷＬ
５が夫々対応するように、セレクタＳＥＬ１〜ＳＥＬ４
を切り替える。この切り替えは制御メモリセルＲ１１，
Ｒ２１，Ｒ３１，Ｒ４１に対して「０」，「１」，
「１」，「１」を書き込むことにより行われる。
【０２４８】メモリセルアレイ１１は外部ワード線ＯＷ
Ｌ１〜ＯＷＬ４からアクセスされるので、第２の内部ワ
ード線ＷＬ２に関係する故障は外部からは観測されず、
故障のないメモリ回路のように動作することができる。
【０２４９】なお、制御メモリセルＲ１１〜Ｒ４１は、
リセット機能付きでもよいし、リセット機能なしでもよ
い。リセット機能なしの場合はビット線ＲＢＬ１をアク
ティブにした時に外部ワード線ＯＷＬ１〜ＯＷＬ４から
各制御メモリセルＲ１１〜Ｒ４１に「０」を書き込むこ
とによってリセット動作を行う。リセット後は、全ての
セレクタが入力「０」側に切り替わるので、第１の外部
ワード線ＯＷＬ１と第１の内部ワード線ＷＬ１，第２の
外部ワード線ＯＷＬ２と第２の内部ワード線ＷＬ２，第
３の外部ワード線ＯＷＬ３と第３の内部ワード線ＷＬ
３，第４の外部ワード線ＯＷＬ４と第４の内部ワード線
ＷＬ４が夫々対応する。
【０２５０】リセット後に、メモリセルアレイ１１のテ
ストを行い、故障が検出されれば上記のようにセレクタ
を切り替えて不良を救済する。
【０２５１】なお、制御メモリセルＲ１１〜Ｒ４１に関
しては、シングルポートＲＡＭと同様のメモリセルを用
いてもよいし、電気的にプログラム可能なＲＯＭ用のメ
モリセルを用いてもよい。
【０２５２】なお、各ワード線および各外部ワード線は
複数の信号線により構成されるものも含まれる。例え
ば、マルチポートＲＡＭでは複数のポートに対するワー
ド線関連の信号線を持つが、これらをまとめてワード線
ＷＬまたは外部ワード線ＯＷＬと呼ぶ。例えば、１個の
書き込み専用ポートと２個の読み出しポートを持つ３ポ
ートＲＡＭでは、ワード線ＷＬや外部ワード線ＯＷＬは
少なくとも３本の信号線で構成される。このような場合
であっても、基本的な機能は変わるものではない。
【０２５３】｛第２７の実施例｝図３４は本発明の第２
７の実施例のメモリ回路を示す図である。図２に示した
第２の実施例のメモリ回路が内部ビット線ＢＬ１〜ＢＬ
５のいずれかの不良を救済するものであったのに対し、
本実施例のメモリ回路は、内部ワード線ＷＬ１〜ＷＬ５
のいずれかの不良を救済するよう構成されたものであ
る。すなわち、ワード線ＢＬ１〜ＢＬ４に接続された制
御メモリセルＲ１１〜Ｒ４１でセレクタＳＥＬ１〜ＳＥ
Ｌ４を制御し外部ワード線ＯＷＬ１〜ＯＷＬ４と内部ワ
ード線ＷＬ１〜ＷＬ５の対応関係を切り替えることによ
り不良を救済するものである。
【０２５４】例えば、第２の内部ワード線ＷＬ２そのも
のの故障（断線やショート故障）や第２の内部ワード線
ＷＬ２に接続されたメモリセルＭ２１，Ｍ２２，Ｍ２
３，…に故障がある場合、図３４のように第１の外部ワ
ード線ＯＷＬ１と第１の内部ワード線ＷＬ１，第２の外
部ワード線ＯＷＬ２と第３の内部ワード線ＷＬ３，第３
の外部ワード線ＯＷＬ３と第４の内部ワード線ＷＬ４，
第４の外部ワード線ＯＷＬ４と第５の内部ワード線ＷＬ
５が夫々対応するようにセレクタＳＥＬ１〜ＳＥＬ４を
切り替える。この切り替えは制御メモリセルＲ１１，Ｒ
２１，Ｒ３１，Ｒ４１に対して「０」，「１」，
「１」，「１」を書き込むことにより行われる。
【０２５５】なお、本実施例では、不運にも電源投入時
に制御メモリセルＲ１１，Ｒ２１，Ｒ３１，Ｒ４１に
「０」，「１」，「１」，「１」が設定されたとする
と、制御メモリセルＲ２１は、図３４のようにどの外部
ワード線ＯＷＬ１〜ＯＷＬ４にも接続されない。そし
て、もし、各制御メモリセルＲ１１〜Ｒ４１にリセット
機能がなければ、制御メモリセルＲ２１に「０」を設定
する手段はない。したがって、適切な冗長回路切替が行
えない。そこで、本実施例では、望ましくは制御メモリ
セルＲ１１〜Ｒ４１はリセット機能付きのものを用い
る。ただし、明確なリセット機能は必須ではない。例え
ば、電源投入時に制御メモリセルが全て「０」にリセッ
トされるようにメモリセル自身を設計しておいてもよ
い。例えば、トランジスタのサイズを変える等、メモリ
セルの回路をデータの「０」、「１」に対して非対称に
なるように設計すれば、電源投入時に制御メモリセルが
全て「０」にリセットできる。
【０２５６】また、制御メモリセルが光（紫外線）照射
消去可能なプログラマブルＲＯＭ（ＵＶＥＰＲＯＭ）用
のメモリセルの場合は、光照射によりリセット動作が可
能である。
【０２５７】リセット後の動作は図３３の回路と同じで
あるため、説明を省略する。
【０２５８】｛第２８の実施例｝図３５は本発明の第２
８の実施例のメモリ回路のデータ制御回路２９を示す図
である。本実施例のデータ制御回路２９は、図３に示し
た第３の実施例のメモリ回路が内部ビット線ＢＬ１〜Ｂ
Ｌ５のいずれかの不良を救済するものであったのに対
し、本実施例のメモリ回路は、内部ワード線ＷＬ１〜Ｗ
Ｌ５のいずれかの不良を救済するよう構成されたもので
ある。すなわち、内部ワード線ＷＬ１〜ＷＬ５に接続さ
れた制御メモリセルＲ１１〜Ｒ４１でセレクタＳＥＬ１
〜ＳＥＬ４を制御し、外部ワード線ＯＷＬ１〜ＯＷＬ４
と内部ワード線ＷＬ１〜ＷＬ５の対応関係を切り替える
ことにより不良を救済するものである。図３５中の符号
９４は論理積回路群である。
【０２５９】例えば、第２の内部ワード線ＷＬ２そのも
のの故障（断線など）や第２の内部ワード線ＷＬ２に接
続されたメモリセルＭ２１，Ｍ２２，Ｍ２３，…に故障
がある場合、図３５のように第１の外部ワード線ＯＷＬ
１と第１の内部ワード線ＷＬ１，第２の外部ワード線Ｏ
ＷＬ２と第３の内部ワード線ＷＬ３，第３の外部ワード
線ＯＷＬ３と第４の内部ワード線ＷＬ４，第４の外部ワ
ード線ＯＷＬ４と第５の内部ワード線ＷＬ５が対応する
ようにセレクタＳＥＬ１〜ＳＥＬ４を切り替える。この
切り替えは制御メモリセルＲ１１，Ｒ２１，Ｒ３１，Ｒ
４１に対して「０」，「１」，「１」，「１」を書き込
むことにより行われる。
【０２６０】なお、制御メモリセルＲ１１〜Ｒ４１はリ
セット機能付きでもよいし、リセット機能なしでもよ
い。リセット機能なしの場合は冗長イネーブル信号線Ｒ
ＥＤ−ＥＮを「０」に設定し、外部ワード線ＯＷＬ１，
ＯＷＬ２，ＯＷＬ３，ＯＷＬ４を順にアクティブにしな
がらビット線ＲＢＬ１から制御メモリセルＲ１１，Ｒ２
１，Ｒ３１，Ｒ４１に「０」を書き込むことによってリ
セット動作を行うことができる。
【０２６１】冗長イネーブル信号線ＲＥＤ−ＥＮを
「０」に設定することにより外部ワード線ＯＷＬ１〜Ｏ
ＷＬ４と制御メモリセルＲ１１〜Ｒ４１の対応関係を確
定できる。すなわち、第１の外部ワード線ＯＷＬ１と第
１の制御メモリセルＲ１１，第２の外部ワード線ＯＷＬ
２と第２の制御メモリセルＲ２１，第３の外部ワード線
ＯＷＬ３と第３の制御メモリセルＲ３１，第４の外部ワ
ード線ＯＷＬ４と第４の制御メモリセルＲ４１が対応す
るので、図３４の回路に比べれば制御メモリセル自身を
テストすることが容易である。
【０２６２】｛第２９の実施例｝図３６は本発明の第２
９の実施例のメモリ回路のデータ制御回路２９を示す図
である。本実施例のデータ制御回路２９は、図４に示し
た第４の実施例のメモリ回路が内部ビット線ＢＬ１〜Ｂ
Ｌ５のいずれか２本分の不良を救済するものであったの
に対し、本実施例のメモリ回路は、内部ワード線ＷＬ１
〜ＷＬ５のいずれか２本分の不良を救済するよう構成さ
れたものである。すなわち、本実施例のデータ制御回路
２９は、外部ワード線ＯＷＬ１〜ＯＷＬ４のビット数
（４ビット）よりも２ビット多い（６ビット）本数のワ
ード線ＷＬ０〜ＷＬ５を供え、３接点型セレクタＳＥＬ
１〜ＳＥＬ４により、１ビットの外部ワード線（例えば
ＯＷＬ１）に接続される信号を隣接する３個のワード線
（例えばＷＬ０，ＷＬ１，ＷＬ２）の中から選択する。
各３接点セレクタは２個の制御メモリセルにより制御さ
れる（例えばＳＥＬ１はＲ１１とＲ１２により制御され
る）。
【０２６３】かかる構成により、ワード線２本分の不良
を救済できる。
【０２６４】例えば、第２の内部ワード線ＷＬ２と第３
の内部ワード線ＷＬ３そのものの故障（断線やショート
故障）や、第２の内部ワード線ＷＬ２および第３の内部
ワード線ＷＬ３に接続されたメモリセルＭ２１，Ｍ２
２，Ｍ２３，…，Ｍ３１，Ｍ３２，Ｍ３３，…に故障が
ある場合、図３６のように第１の外部ワード線ＯＷＬ１
と第０の内部ワード線ＷＬ０，第２の外部ワード線ＯＷ
Ｌ２と第１の内部ワード線ＷＬ１，第３の外部ワード線
ＯＷＬ３と第４の内部ワード線ＷＬ４，第４の外部ワー
ド線ＯＷＬ４と第５の内部ワード線ＷＬ５が夫々対応す
るようにセレクタＳＥＬ１〜ＳＥＬ４を切り替える。こ
の切り替えは制御メモリセル（Ｒ１１，Ｒ１２），（Ｒ
２１，Ｒ２２），（Ｒ３１，Ｒ３２），（Ｒ４１，Ｒ４
２）に対して（０，１），（０，１），（１，０），
（１，０）を書き込むことにより行われる。
【０２６５】なお、図３６では制御メモリセルＲ１１〜
Ｒ４１はリセット機能付きでもよいし、リセット機能な
しでもよい。リセット機能なしの場合は外部ワード線Ｏ
ＷＬ１，ＯＷＬ２，ＯＷＬ３，ＯＷＬ４を順にアクティ
ブにしながらビット線ＲＢＬ１，ＲＢＬ２から制御メモ
リセルＲ１１〜Ｒ４１に「０」を書き込むことによって
リセット動作を行う。
【０２６６】｛第３０の実施例｝図３７は第３０の実施
例として、図３６に示した第２９の実施例のロウ冗長制
御回路（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）９１をＣＭＯＳ回
路で構成した場合の具体的な回路図である。例えば、図
３６のようにセレクタＳＥＬ１〜ＳＥＬ４の切り替えが
行われて、制御メモリセル（Ｒ１１，Ｒ１２），（Ｒ２
１，Ｒ２２）（Ｒ３１，Ｒ３２），（Ｒ４１，Ｒ４２）
に対して値（０，１），（０，１），（１，０）（１，
０）が書き込まれた場合、図３６ではワード線ＷＬ２，
ＷＬ３は未接続状態となり不安定レベルになるなおそれ
がある。不安定レベルになれば、ＲＡＭが誤動作する。
【０２６７】このような事態を回避するために図３７で
は、ロウ冗長制御回路９１に対し、ワード線レベル固定
回路９５を付加している。
【０２６８】ワード線レベル固定回路９５については、
例えば、制御メモリセルＲ１１で制御されるＰチャネル
トランジスタ、制御メモリセルＲ３２で制御されるＰチ
ャネルトランジスタ、制御メモリセルＲ２１と制御メモ
リセルＲ２２の出力のＮＯＲ論理で制御されるＰチャネ
ルトランジスタの３個のトランジスタで構成される。
【０２６９】内部ワード線ＷＬ０〜ＷＬ５のドライバー
であるインバータ回路９６の入力がどの外部ワード線Ｏ
ＷＬ１〜ＯＷＬ４に対しても未接続状態になるときに、
この３個のトランジスタが全てＯＮ状態になり、そのイ
ンバータ回路９６の入力を「１」に固定する。この結果
ワード線はインアクティブな値「０」に固定される。こ
れによりＲＡＭの誤動作を回避できる。
【０２７０】図３８は上述したロウ冗長制御回路９１を
用いて構成したロウ冗長機能付きメモリ回路の全体の回
路例である。図３８中、符号９７は書き込みドライバお
よびセンスアンプ（以下、ＷＤ＆ＳＡと略す）、符号９
８はカラムセレクタ（ＣＯＬ−ＳＥＬ）である。メモリ
セルアレイ１１に関しては、ＷＤ＆ＳＡ９７とカラムセ
レクタ９８は１対１で対応している。
【０２７１】図３８では、制御メモリセルＲ１１〜Ｒ４
１に関しては、カラムセレクタを設けず、一対のビット
線ＲＢＬ１，ＲＢＬ２に対して夫々独立にＷＤ＆ＳＡ９
７を設けている。
【０２７２】したがって、一方のビット線ＲＢＬ１に関
連する制御メモリセルＲ１１，Ｒ２１，Ｒ３１，Ｒ４１
に対する制御データはＲＥＤ−ＤＩ１から、他方のビッ
ト線ＲＢＬ２に関連する制御メモリセルＲ１２，Ｒ２
２，Ｒ３２，Ｒ４２に対する制御データはＲＥＤ−ＤＩ
２から書き込む。
【０２７３】なお、図３８では、他方のビット線ＲＢＬ
２を示しているが、冗長度が「１」のロウ冗長制御回路
（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）９１（例えば図３３、図
３４、図３５）を用いる場合はこの信号は存在しない。
【０２７４】また、図３８では、冗長イネーブル信号線
ＲＥＤ−ＥＮから与えられる信号を示しているが、例え
ば図３３、図３４、図３６のように、ロウ冗長制御回路
９１の種類によってはこの信号は存在しない。
【０２７５】また、図３８ではリセット信号ＲＥＤ−Ｒ
ＥＳＥＴを示しているが、例えば、図３３や図３５、図
３６の回路でリセット機能なしの制御メモリセルを用い
る場合のように、カラム冗長制御回路（ＲＯＷ−ＲＥＤ
−ＣＴＲＬ）９１の種類によってはこの信号は存在しな
い。
【０２７６】なお、制御メモリセルＲ１１〜Ｒ４１をテ
ストするためには、図３８のように、これに対するセン
スアンプを設けることが望ましいが、不要な場合は削除
してもよい。この場合は、出力信号ＲＥＤ−ＤＯ１，Ｒ
ＥＤ−ＤＯ２も不要である。
【０２７７】｛第３１の実施例｝図３９は本発明の第３
１の実施例のメモリ回路を示す全体構成図である。な
お、図３９では図３８に示した第３０の実施例と同様の
機能を有する要素については同一符号を付している。本
実施例のメモリ回路は、図３８のロウ冗長機能付きＲＡ
Ｍを改良したものであり、冗長度が「２」以上の例えば
図３６に示したようなロウ冗長制御回路（ＲＯＷ−ＲＥ
Ｄ−ＣＴＲＬ）９１に対して使用されるものである。
【０２７８】一対のビット線ＲＢＬ１，ＲＢＬ２の選択
のためにカラムセレクタ（ＣＯＬ−ＳＥＬ２）１０１と
カラムデコーダ（ＣＯＬ−ＤＥＣ２）１０２が設けられ
ている。また、かかる構成に伴って、書き込みドライバ
およびセンスアンプ（ＷＤ＆ＳＡ）９７は図３８のもの
よりも１個削減されている。
【０２７９】図３９の如く、本実施例では、ビット線Ｒ
ＢＬ１，ＲＢＬ２の選択信号ＲＥＤ−ＣＯＬ−ＡＤＤＲ
は１本で済む。したがって、総合的には図３８の回路に
比べて２本の信号線が削減される。
【０２８０】｛第３２の実施例｝図４０は本発明の第３
２の実施例のメモリ回路を示す図である。なお、図４０
では図３９に示した第３１の実施例と同様の機能を有す
る要素については同一符号を付している。本実施例のデ
ータ制御回路２９は、ワード線関連の不良が３個以上の
場合にも対応できるようにロウ冗長機能付きＲＡＭの全
体の回路図である。
【０２８１】図３９に示した第３１の実施例では１個の
ロウデコーダ（ＲＯＷ−ＤＥＣ）２３に対して１個のロ
ウ冗長制御回路（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）９１が備
えられていたが、図４０では１個のロウデコーダ（ＲＯ
Ｗ−ＤＥＣ）２３に対して複数（２個）のロウ冗長制御
回路（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）９１が備えられてい
る。
【０２８２】これまでに説明したように１個のロウ冗長
制御回路（ＲＯＷ−ＲＥＤ−ＣＴＲＬ）９１でこれに接
続されるメモリセルアレイ１１内の最大２個のワード線
不良が救済できるので、複数のロウ冗長制御回路（ＲＯ
Ｗ−ＲＥＤ−ＣＴＲＬ）を設けることで３個以上のワー
ド線不良も救済することができる。具体的には、各ロウ
冗長制御回路９１に対するロウデコーダ２３からの外部
ワード線ＯＷＬが６４本ずつ（合計１２８本）として、
各ロウ冗長制御回路９１において２本分の内部ワード線
ＷＬに対する不良救済を行うため、１個のロウ冗長制御
回路９１につき６４＋２＝６６本（合計１３２本）の内
部ワード線ＷＬを接続できる。すなわち、本実施例で
は、１３２−１２８＝４本分のワード線不良の救済が可
能となる。
【０２８３】なお、本実施例では、第３１の実施例（図
３９）の回路を元に改良を加えているが、第３０の実施
例（図３８）の回路を元に改良を加えてもよい。
【０２８４】｛第３３の実施例｝ ＜構成＞図４１は本発明の第３３の実施例のメモリ回路
のロウ冗長制御用データ制御回路１００を示す図であ
る。なお、図４１では図１１に示した第８の実施例と同
様の機能を有する要素については同一符号を付してい
る。本実施例のデータ制御回路１００は、例えば第３０
の実施例（図３８）においてＲＢＬ２が省略された場合
のように、冗長度が「１」とされた例えば第２６の実施
例（図３３）のメモリ回路３０と、これに対するデータ
制御回路１００（制御メモリセル用データ発生回路）と
の接続関係を示す回路図である。
【０２８５】本実施例のデータ制御回路１００は、例え
ば４本の読出データ用端子ＤＯ＜ｉ＞の各値と期待値信
号ＥＸＰとを比較して制御用の値ＰＦを出力する期待値
比較手段１０５と、第８の実施例で説明したものと同様
の論理和回路３５およびフリップフロップ３３とを備え
る。
【０２８６】期待値比較手段１０５は、後述する第３４
の実施例、第３５の実施例または第３６の実施例のよう
な比較手段１０６と、第８の実施例で説明したものと同
様の論理積回路３２とから構成されている。
【０２８７】なお、フリップフロップ３３は非同期リセ
ット型でもよいし同期リセット型でもよい。
【０２８８】＜動作＞上記構成のデータ制御回路１００
の動作を説明する。まず、リセット信号ＦＦ−ＲＥＳＥ
ＴによりＦＦを「０」にリセットする。
【０２８９】次に、比較手段１０６は、期待値信号ＥＸ
Ｐとメモリ回路３０の読出データ用端子ＤＯ＜ｉ＞から
の出力を比較し、異なっていれば制御用の値ＰＦとして
「１」を出力する。この状態でコンペアイネーブル信号
ＣＭＰＥＮが「１」の時にクロック信号Ｔが与えられる
と、フリップフロップ３３には「１」がセットされる。
つまり、故障が検出されればフリップフロップ３３の出
力Ｑは「０」から「１」に変化する。
【０２９０】次に、図３３および図３８を参照しながら
図４１の回路全体の動作例を説明する。
【０２９１】（１） まず、図３３において、リセット
信号ＲＥＤ−ＲＥＳＥＴ等の手段によって制御メモリセ
ルＲ１１，Ｒ２１，Ｒ３１，Ｒ４１をリセットする。
【０２９２】（２） 次に、図４１において、リセット
信号ＦＦ−ＲＥＳＥＴ等の手段によってデータ制御回路
１００のフリップフロップ３３をリセットする。
【０２９３】（３） そして、図４１中の期待値信号Ｅ
ＸＰ、コンペアイネーブル信号ＣＭＰＥＮ、その他の所
定の信号ＷＥ，ＳＥＬ等を適切に制御し、図３３中の第
１の内部ワード線ＷＬ１に接続されているメモリセルＭ
１１，Ｍ１２，Ｍ１３，…をテストし、各メモリセルＭ
１１，Ｍ１２，Ｍ１３，…をテストする毎に、図４１中
のフリップフロップ３３のデータ出力端子Ｑからのデー
タ（制御用の値ＰＦ）を、対応する図３３中の制御メモ
リセルＲ１１に書き込む。
【０２９４】（４） こうして、ワード線を順にＷＬ
２，ＷＬ３，ＷＬ４と切り替えながら、上記（３）と同
様の動作を行う。
【０２９５】このように、本実施例では、例えば第２の
内部ワード線ＷＬ２自身の故障や第２の内部ワード線Ｗ
Ｌ２に接続されたメモリセルＭ２１，Ｍ２２，Ｍ２３，
…の故障の場合は、図３３に示したように、制御メモリ
セルＲ１１，Ｒ２１，Ｒ３１，Ｒ４１に「０」，
「１」，「１」，「１」が書き込まれる。したがって、
適切な冗長回路切替が行われる。
【０２９６】｛第３４の実施例｝図４２（ａ）は、図４
１に示した第３３の実施例のデータ制御回路１００内で
使用される比較手段１０６の一例（第３４の実施例）を
示すものである。本実施例の比較手段１０６は、すべて
のビット線について故障した場合についてのみ故障検出
を行うものであって、全読出データ用端子ＤＯ＜１＞〜
ＤＯ＜４＞に対応する４個の排他的論理和（Ｅｘ．Ｏ
Ｒ）回路３１ａ〜３１ｄと、全排他的論理和回路３１ａ
〜３１ｄを入力する論理積（ＡＮＤ）回路１０７とを備
える。
【０２９７】上記構成において、例えば図３３において
内部ワード線ＷＬ０〜ＷＬ５がグランドにショートする
ような故障の場合、この内部ワード線ＷＬ０〜ＷＬ５に
関連する全データ出力がフェイルする。
【０２９８】本実施例では、期待値信号ＥＸＰと各デー
タ出力ＤＯ＜１＞，ＤＯ＜２＞，ＤＯ＜３＞，ＤＯ＜４
＞を比較し、これが全て異なったときに制御用の値Ｐ１
が「１」になる。したがって、内部ワード線ＷＬ０〜Ｗ
Ｌ５のショート故障を検出することができる。
【０２９９】なお、全データ出力を比較対象とする必要
はない。例えば、ＤＯ＜４＞とＤＯ＜１＞が同時にフェ
イルした場合はワード線ＷＬ０〜ＷＬ５のショート故障
である可能性が高いことを考慮し、ＤＯ＜３＞とＤＯ＜
２＞に関する排他的論理和回路を削除してもよい。この
ようにすれば、回路規模を削減できる。
【０３００】｛第３５の実施例｝図４２（ｂ）は、図４
１に示した第３３の実施例のデータ制御回路１００内で
使用される比較手段１０６の一例（第３５の実施例）を
示す図である。なお、図４２（ｂ）では図４２（ａ）に
示した第３４の実施例と同様の機能を有する要素につい
ては同一符号を付している。本実施例の比較手段１０６
は、例えば図３３中のいずれかの内部ワード線ＷＬ０〜
ＷＬ５に接続されるメモリセルの故障を対象とするもの
であって、図４２（ａ）に示した第３４の実施例の論理
積回路１０７に代えて、４入力論理和（ＯＲ）回路１０
８が設けられている。
【０３０１】上記構成においては、メモリセルアレイ１
１中のいずれか１個のメモリセルに故障が発生した場合
に、対応するデータ出力のみがフェイルする。
【０３０２】本実施例では、各排他的論理和回路３１ａ
〜３１ｄによって期待値信号ＥＸＰと各読出データ用端
子ＤＯ＜１＞，ＤＯ＜２＞，ＤＯ＜３＞，ＤＯ＜４＞の
値とを比較し、１個以上異なったときに制御用の値ＰＦ
が「１」になる。したがって、メモリセルＭの故障を容
易に検出することができる。
【０３０３】｛第３６の実施例｝図４２（ｃ）は、図４
１に示した第３３の実施例のデータ制御回路１００内で
使用される比較手段１０６の一例（第３６の実施例）を
示すものである。本実施例の比較手段１０６は、ロウ冗
長制御回路９１とメモリセルアレイ１１との接続配線を
考えた場合に、ロウ冗長制御回路９１から最も遠く接続
されたメモリセルに関する読出データ用端子ＤＯ＜４＞
のみの故障検出を行う１個の排他的論理和（Ｅｘ．Ｏ
Ｒ）回路３１を設けたものである。
【０３０４】上記構成において、内部ワード線ＷＬ０〜
ＷＬ５の断線故障の場合、故障個所から先のメモリセル
はすべてフェイルする。したがって、ロウ冗長制御回路
９１およびロウデコーダ２３から最も遠いメモリセルの
みをテストすれば、断線故障を検出できる。すなわち、
ロウ冗長制御回路９１から最も遠いメモリセルの故障
は、ロウ冗長制御回路９１から最も遠い読出データ用端
子ＤＯ＜４＞を観測することにより検出されるので、図
４２（ｃ）のようにこのデータ出力（ＤＯ＜４＞）のみ
を比較対象とすればよい。
【０３０５】なお、図４２（ｃ）の回路では、内部ワー
ド線ＷＬ０〜ＷＬ５がグランドにショートするような故
障も検出できる。この目的で使用する場合は、ロウ冗長
制御回路９１から最も遠いデータ出力を比較対象とする
必要はなく、ＤＯ＜１＞等、どのデータ出力を比較対象
としてもよい。
【０３０６】なお、図４２（ｄ）のように図４２
（ａ），（ｂ），（ｃ）の機能を選択できるようにセレ
クタを付加してもよい。
【０３０７】｛第３７の実施例｝図４３は本発明の第３
７の実施例のメモリ回路のデータ制御回路１００を示す
図である。なお、図４３では図１８に示した第１３の実
施例と同様の機能を有する要素については同一符号を付
している。本実施例のデータ制御回路１００は、図１８
に示した第１３の実施例のものと類似の回路であるが、
図１８中の書込データ入力端子ＸＤＩ＜１＞〜ＸＤＩ＜
４＞およびセレクタ５７が省略されており、さらに、排
他的論理和回路３１に代えて第３４の実施例乃至第３６
の実施例のいずれかの比較手段１０６が設けられてい
る。
【０３０８】本実施例において、メモリ回路３０のＲＥ
Ｄ−ＣＯＬ−ＡＤＤＲ端子には外部からのＣＨＤＩＲ信
号が供給される。ＣＨＤＩＲ＝「１」の場合は、図３９
および図３６の一方のビット線ＲＢＬ１，ＣＨＤＩＲ＝
「０」の場合は他方のビット線ＲＢＬ２が選択される。
【０３０９】次に、データ制御回路１００の動作を説明
する。まず、リセット信号ＦＦ−ＲＥＳＥＴにより第２
のフリップフロップ６４，第１のフリップフロップ６１
を０にリセットする。ここで、比較手段１０６は、期待
値信号ＥＸＰとメモリ回路３０の読出データ用端子ＤＯ
＜１＞〜ＤＯ＜４＞を比較し、異なっていれば制御用の
値ＰＦとして「１」を出力する。この状態でコンペアイ
ネーブル信号ＣＭＰＥＮが「１」の時にクロック信号Ｔ
が与えられると、第１のフリップフロップ６１には
「１」がセットされ、その出力データＱ１が「１」にな
る。つまり、最初の故障が検出されれば第１のフリップ
フロップ６１の出力データＱ１は「０」から「１」に変
化する。
【０３１０】第１のフリップフロップ６１の出力データ
Ｑ１が「１」、制御用の値ＰＦが「１」、コンペアイネ
ーブル信号ＣＭＰＥＮが「１」の時にクロック信号Ｔが
与えられると、第２のフリップフロップ６４には「１」
がセットされ、その出力データＱ０が「１」になる。つ
まり、２番目の故障が検出されれば第２のフリップフロ
ップ６４の出力データＱ０は「０」から「１」に変化す
る。
【０３１１】第２のセレクタ６５は、信号ＣＨＤＩＲが
「０」の時は第２のフリップフロップ６４、信号ＣＨＤ
ＩＲが「１」の時は第１のフリップフロップ６１の出力
を、制御メモリセルＲ１１〜Ｒ４１（図３６）に対する
制御データとして選択する。
【０３１２】ＣＨＤＩＲ＝「１」に固定して使用する場
合は、図４１の回路と同様の動作が行え、１個のワード
線に関する故障を救済できる。しかしながら、ＣＨＤＩ
Ｒ＝「１」に固定した動作で救済が行えない場合、つま
り２個のワード線に関する故障の場合は、以下に示す動
作で救済する。ここではワード線のショートや断線の故
障を仮定しているので、カラムアドレスＣＯＬ−ＡＤＤ
Ｒは例えば「０」に固定してテストを行う。
【０３１３】図３６および図３９を参照しながら図４３
の回路全体の動作例を説明する。なお、ここではワード
線ＷＬ２とワード線ＷＬ３の故障を仮定して説明を行
う。
【０３１４】（１） 図３６において、リセット信号Ｒ
ＥＤ−ＲＥＳＥＴ等の手段により、制御メモリセルＲ１
１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ１２，Ｒ２２，Ｒ３
２，Ｒ４２をリセットする。
【０３１５】（２） 図４３において、データ制御回路
１００の第２のフリップフロップ６４および第１のフリ
ップフロップ６１をリセットする。
【０３１６】（３） 期待値信号ＥＸＰ、コンペアイネ
ーブル信号ＣＭＰＥＮ、その他の所定の信号ＷＥ等を適
切に制御し、図３６において、ＣＨＤＩＲ＝「０」の状
態で第４の内部ワードＷＬ４に接続されている通常動作
用メモリセル（Ｍ４１）をテストする。そして、図４３
において、第２のフリップフロップ６４のデータ出力端
子Ｑ０のデータ（制御用の値ＰＦ）を、対応する図３６
中の制御メモリセルＲ４２に書き込む。
【０３１７】（４） ワード線の対象を順にＷＬ３，Ｗ
Ｌ２，ＷＬ１と切り替えながら、すなわち制御メモリセ
ルを順にＲ３２，Ｒ２２，Ｒ１２と切り替えながら、上
述の（３）と同様の動作を行う。
【０３１８】上記の動作を行えば、内部ワード線ＷＬ
３，ＷＬ２関連のメモリセルＭ３１，Ｍ２１が不良と判
定された後で制御データが「１」に変化する。この結
果、Ｒ１２，Ｒ２２，Ｒ３２，Ｒ４２には「１」，
「１」，「０」，「０」が書き込まれる。この段階で、
第１の外部ワード線ＯＷＬ１は第０の内部ワード線ＷＬ
０に、第２の外部ワード線ＯＷＬ２は第１の内部ワード
線ＷＬ１に、第３の外部ワード線ＯＷＬ３は第３の内部
ワード線ＷＬ３に、第４の外部ワード線ＯＷＬ４は第４
の内部ワード線ＷＬ４に夫々接続され、第２の内部ワー
ド線ＷＬ２の不良は救済されている。
【０３１９】（５） 次に、データ制御回路１００の第
１のフリップフロップ６１をリセットする。
【０３２０】（６） 期待値信号ＥＸＰ、コンペアイネ
ーブル信号ＣＭＰＥＮ、その他の所定の信号ＷＥ等各信
号を適切に制御し、ＣＨＤＩＲ＝「１」の状態で、第１
の外部ワード線ＯＷＬ１に接続されているメモリセルＭ
０１をテスト（図３６）し、第１のフリップフロップ６
１の出力データＱ１（制御用の値ＰＦ）を対応する制御
メモリセルＲ１１に書き込む。
【０３２１】（７） 外部ワード線を順にＯＷＬ２，Ｏ
ＷＬ３，ＯＷＬ４と切り替えながら、すなわち、制御メ
モリセルを順にＲ２１，Ｒ３１，Ｒ４１と切り替えなが
ら、上述した（６）と同様の動作を行う。
【０３２２】この動作を行えば、メモリセルＭ３１が不
良と判定された後で制御データが「１」に変化する。こ
の結果、Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１には「０」，
「０」，「１」，「１」が書き込まれる。この段階で、
第１の外部ワード線ＯＷＬ１は第０の内部ワード線ＷＬ
０に、第２の外部ワード線ＯＷＬ２は第１の内部ワード
線ＷＬ１に、第３の外部ワード線ＯＷＬ３は第４の内部
ワード線ＷＬ４に、第４の外部ワード線ＯＷＬ４は第５
の内部ワード線ＷＬ５に夫々接続され、第２の内部ワー
ド線ＷＬ２および第３の内部ワード線ＷＬ３の不良は救
済される。
【０３２３】｛第３８の実施例｝図４４は本発明の第３
８の実施例のメモリ回路のデータ制御回路１００を示す
図である。なお、図４４では図１９に示した第１４の実
施例と同様の機能を有する要素については同一符号を付
している。本実施例のデータ制御回路１００は、図１９
に示した第１４の実施例のものと類似の回路であるが、
図１９中の書込データ入力端子ＸＤＩ＜１＞〜ＸＤＩ＜
４＞およびセレクタ５７が省略されており、さらに、排
他的論理和回路３１に代えて第３４の実施例乃至第３６
の実施例のいずれかの比較手段１０６が設けられてい
る。すなわち、第３７の実施例中のセレクタ６５に代え
て１個の論理和（ＯＲ）回路６７が用いられた構成とさ
れている。そして、ＣＨＤＩＲ＝「１」とすることによ
って、第２のフリップフロップ６４および第１のフリッ
プフロップ６１の両方が最初の故障を検出する。図４４
に比べて回路規模が小さい。
【０３２４】図４５は、本実施例において、カラム冗長
制御回路１２とロウ冗長制御回路ＲＯＷ−ＲＥＤ−ＣＴ
ＲＬを同時に適用した場合の冗長機能付きメモリ回路の
全体図である。図４５では図１７の回路と図３９の回路
を融合している。
【０３２５】図４５に示すように、冗長イネーブル信号
線ＲＥＤ−ＥＮから与えられる信号がカラム冗長制御回
路１２とロウ冗長制御回路９１の両方に存在する場合
は、この冗長イネーブル信号線ＲＥＤ−ＥＮは両冗長制
御回路１２，９１に共通に接続することができる。
【０３２６】カラム冗長制御回路１２の切替とロウ冗長
制御回路９１の切替を順に行う場合は、図４５に示すよ
うに、リセット信号ＲＥＤ−ＲＥＳＥＴ（ＲＥＤ−ＲＥ
ＳＥＴ−Ｒ，ＲＥＤ−ＲＥＳＥＴ−Ｃ）を各冗長制御回
路１２，９１について独立して供給させる。
【０３２７】どちらか一方のみで救済を行うのであれ
ば、リセット信号ＲＥＤ−ＲＥＳＥＴ−ＲとＲＥＤ−Ｒ
ＥＳＥＴ−Ｃは共通の接続線から供給してもよい。
【０３２８】｛第３９の実施例｝図４６は本発明の第３
９の実施例のメモリ回路のデータ制御回路１００を示す
図である。なお、図４６では図１８に示した第１３の実
施例と同様の機能を有する要素については同一符号を付
している。本実施例のデータ制御回路１００は、図４５
のようなカラム冗長制御回路ＣＯＬ−ＲＥＤ−ＣＴＲＬ
とロウ冗長制御回路ＲＯＷ−ＲＥＤ−ＣＴＲＬを同時に
適用したものである。本実施例のデータ制御回路１００
は、図１８に示した第１３の実施例のものと類似の回路
であるが、セレクタ６５からの出力がメモリ回路３０の
ＲＥＤ−ＤＩ端子に供給され、また、コンペアイネーブ
ル信号ＣＭＰＥＮがロウ冗長アドレス端子ＲＥＤ−ＲＯ
Ｗ−ＡＤＤＲだけでなくカラム冗長アドレス端子ＲＥＤ
−ＣＯＬ−ＡＤＤＲにも供給される点で、第１３の実施
例のものと異なる。
【０３２９】そして、本実施例では、図４２（ｃ）に示
した第３６の実施例の比較手段１０６を第３７の実施例
（図４３）のロウ冗長制御回路に適用したものである。
【０３３０】本実施例によると、４ビット目の書込デー
タ入力端子ＤＩ＜４＞および読出データ用端子ＤＯ＜４
＞に対応するデータ制御回路１００は、カラム冗長制御
回路１２とロウ冗長制御回路９１の両方のために兼用さ
れている。これにより、回路規模が削減できる。
【０３３１】図４７は図４６に示した回路と同じ機能で
あるが、信号ＣＨＤＩＲで制御されるセレクタ６５の代
わりに論理和（ＯＲ）回路６７が用いられており、ＣＨ
ＤＩＲ＝「１」とすることによって第２のフリップフロ
ップ６４および第１のフリップフロップ６１の両方が最
初の故障を検出する。本実施例では、図４７に比べて回
路規模が小さくなる。
【０３３２】｛第４０の実施例｝図４８は本発明の第４
０の実施例のメモリ回路のデータ制御回路２９，１００
を示す図である。なお、図４８では図４６に示した第３
９の実施例と同様の機能を有する要素については同一符
号を付している。本実施例のデータ制御回路１００は、
カラム冗長制御用データ制御回路２９とロウ冗長制御用
データ制御回路１００の各々について、図４６に示した
第３９の実施例と類似の回路を適用するものであるが、
カラム冗長制御用データ制御回路２９の排他的論理和回
路３１をロウ冗長制御用データ制御回路１００の期待値
比較手段の一部として流用し回路規模を削減したもので
ある。
【０３３３】なお、図４８中の符号１１０は、メモリ回
路３０の書込データ入力端子ＤＩ＜１＞〜ＤＩ＜４＞の
夫々に関する排他的論理和回路３１に接続される素子で
あって、かかる素子として論理積（ＡＮＤ）回路を用い
る場合は、第３４の実施例（図４２（ａ））の比較手段
１０６が構成される。一方、素子１１０として論理和
（ＯＲ）回路が使用される場合は、第３５の実施例（図
４２（ｂ））の比較手段１０６が構成される。
【０３３４】また、ロウ冗長制御用データ制御回路１０
０において、カラム冗長制御用データ制御回路２９のセ
レクタ５７に対応するセレクタは省略されている。
【０３３５】｛第４１の実施例｝図４９は本発明の第４
１の実施例のメモリ回路のデータ制御回路２９，１００
を示す図である。なお、図４９では図４８に示した第４
０の実施例と同様の機能を有する要素については同一符
号を付している。本実施例の回路は、図４８に示した第
４０の実施例と類似の回路であるが、カラム冗長制御用
データ制御回路２９の排他的論理和回路３１をロウ冗長
制御用データ制御回路１００の期待値比較手段の一部に
流用するとともに、カラム冗長制御用データ制御回路２
９の一個（２９Ｘ）をモード切替によってロウ冗長制御
用データ制御回路１００に流用するよう構成されてい
る。このときのモード切替は、外部からの制御信号ＣＯ
Ｌ−ＲＯＷによりセレクタ１１１を切り替えて行えばよ
い。
【０３３６】かかる構成により、図４８の回路に比べて
回路規模を削減することができる。
【０３３７】｛第４２の実施例｝ ＜構成＞図５０（ａ）は本発明の第４２の実施例のアド
レス指定回路を示す図である。本実施例のアドレス指定
回路は、第３０の実施例（図３８）または第３１の実施
例（図３９）で説明したロウ冗長機能付きメモリ回路の
ロウデコーダ（ＲＯＷ−ＤＥＣ）２３に対してアドレス
指定信号ＲＯＷ−ＡＤＤＲを与えるものである。すなわ
ち、本実施例のアドレス指定回路は、メモリ回路３０の
複数（４本）の外部ワード線ＯＷＬ１〜ＯＷＬ４に接続
され、当該外部ワード線をＯＷＬ１からＯＷＬ４に向け
て順次指定するものであって、予め設定された演算式に
基づいて、一定の周期を有する疑似的な乱数としての全
周期系列データを出力する全周期系列データ出力回路１
１５と、全周期系列データ出力回路１１５からの出力情
報に基づいて外部ワード線ＯＷＬ１〜ＯＷＬ４を順次指
定するデコーダ１１６と、を備える。
【０３３８】全周期系列データ出力回路１１５は、２ビ
ットの直列シフトレジスタ（ＳＲ）であって、左シフト
でシフトインするＳＩＬ端子と、右シフトでシフトイン
するＳＩＲ端子とを備えており、所定の乱数発生用論理
回路群（図示せず）からのデータ「０１１００」が周期
的にシフトインされる。これにより、全周期系列データ
出力回路１１５は、左シフト時（ＳＩＲ）には「００」
〜「１０」〜「１１」〜「０１」の順に２ビットデータ
をデコーダ１１６に与え、右シフト時（ＳＩＬ）には
「０１」〜「１１」〜「１０」〜「００」の順に２ビッ
トデータをデコーダ１１６に与える。
【０３３９】デコーダ１１６は、２ビット入力４ビット
出力デコーダであって、全周期系列データ出力回路１１
５からの２ビットデータを受けて、４本の外部ワード線
ＯＷＬ１〜ＯＷＬ４を順に指定するもので、図５１の如
く、全周期系列データ出力回路に接続される２ビット分
の入力端子ＡＸ０，ＡＸ１と、外部ワード線ＯＷＬ１〜
ＯＷＬ４に接続される４ビット分の出力端子Ｘ０，Ｘ
２，Ｘ３，Ｘ１と、入力端子ＡＸ０，ＡＸ１から与えら
れる２ビット値を出力端子Ｘ０，Ｘ２，Ｘ３，Ｘ１にか
かる４ビット値に変換する論理回路部１２１と、論理回
路部１２１からの４ビットの信号を出力端子Ｘ０，Ｘ
２，Ｘ３，Ｘ１の順序に並び替えるビット順序変換配線
１２２と、を備える。
【０３４０】論理回路部１２１は、４個のインバータ１
２４ａ〜１２４ｄおよび４個の論理積（ＡＮＤ）回路１
２５ａ〜１２５ｄから構成された一般的なものである。
ここで、論理回路部１２１は、入力端子ＡＸ０，ＡＸ１
に与えられる値について「００」〜「０１」〜「１０」
〜「１１」の順にデータが入力されると、最も右側の第
１の論理積回路１２５ａから最も左側の第４の論理積回
路１２５ｄに向けて順次値「１」を出力する。
【０３４１】ビット順序変換配線１２２は、論理回路部
１２１の最も右側の第１の論理積回路１２５ａから値
「１」を受けたとき（すなわち入力端子ＡＸ０，ＡＸ１
に値「００」が与えられたとき）には最も左側の出力端
子Ｘ０にデータを出力し、論理回路部１２１の右から２
番目の第２の論理積回路１２５ｂから値「１」を受けた
とき（すなわち入力端子ＡＸ０，ＡＸ１に値「０１」が
与えられたとき）には最も右側の出力端子Ｘ１にデータ
を出力し、論理回路部１２１の右から３番目の第３の論
理積回路１２５ｃから値「１」を受けたとき（すなわち
入力端子ＡＸ０，ＡＸ１に値「１０」が与えられたと
き）には右から３番目の出力端子Ｘ２にデータを出力
し、論理回路部１２１の最も左の第４の論理積回路１２
５ｄから値「１」を受けたとき（すなわち入力端子ＡＸ
０，ＡＸ１に値「１１」が与えられたとき）には右から
２番目の出力端子Ｘ３にデータを出力する。
【０３４２】＜動作＞上記構成のアドレス指定回路の動
作を説明する。外部ワード線ＯＷＬ１〜ＯＷＬ４に対し
てインクリメントを行う、すなわち、ＯＷＬ１〜ＯＷＬ
２〜ＯＷＬ３〜ＯＷＬ４の順にアドレッシングを行う場
合は、全周期系列データ出力回路１１５に対して「００
１１０」をＳＩＲ端子から右シフトでシフトインする。
このとき、全周期系列データ出力回路１１５からのアド
レス（ＡＸ１，ＡＸ０）は「００」，「１０」，「１
１」，「０１」の順に変化する。これを十進数で表すと
０番地、２番地、３番地、１番地の順に変化したことに
なる。０番地指定時は第０の出力端子Ｘ０、２番地指定
時は第２の出力端子Ｘ２、３番地指定時は第３の出力端
子Ｘ３、１番地指定時は第１の出力端子Ｘ１がアクティ
ブになる。
【０３４３】ここで、本実施例では、第１の外部ワード
線ＯＷＬ１を第０の出力端子Ｘ０に、第２の外部ワード
線ＯＷＬ２を第２の出力端子Ｘ２に、第３の外部ワード
線ＯＷＬ３を第３の出力端子Ｘ３に、第４の外部ワード
線ＯＷＬ４を第１の出力端子Ｘ１に夫々接続しているの
で、Ｘ０〜Ｘ２〜Ｘ３〜Ｘ１の順番でアドレス指定を行
っても、ＯＷＬ１〜ＯＷＬ２〜ＯＷＬ３〜ＯＷＬ４の順
に容易にインクリメントを行うことができる。したがっ
て、冗長回路切替のためのＲＡＭテスト時に全周期系列
をアドレッシングに用いた効率の良いテストを適用でき
る。具体的には、テスト用信号の削減やテストパターン
の削減の効果がある。
【０３４４】なお、外部ワード線に対してデクリメント
を行う、すなわち、ＯＷＬ４〜ＯＷＬ３〜ＯＷＬ２〜Ｏ
ＷＬ１の順にアドレッシングを行う場合は、全周期系列
データ出力回路１１５に対するデータ「０１１００」を
ＳＩＬ端子から左シフトでシフトインする。このとき、
全周期系列データ出力回路１１５から指定されるアドレ
ス（ＡＸ１，ＡＸ０）は「０１」，「１１」，「１
０」，「００」の順に変化する。これを十進数で表すと
１番地、３番地、２番地、０番地の順に変化したことに
なる。これによりデクリメントアドレッシングが実現さ
れる。なお、デクリメントアドレッシングが不要な場合
は双方向の直列シフトレジスタや双方向のスキャンパス
回路を用いる必要はない。
【０３４５】｛第４３の実施例｝図５２は本発明の第４
３の実施例のアドレス指定回路を示す図である。本実施
例のアドレス指定回路は、例えば第３２の実施例（図４
０）で説明したようなロウ冗長機能付きメモリ回路に対
応するものであって、デコーダ１１６として４入力１６
出力のものを用いるものである。
【０３４６】ここで、ロウアドレスＲＯＷ−ＡＤＤＲ
は、上位アドレス（ＡＸ３，ＡＸ２）用と下位アドレス
（ＡＸ１，ＡＸ０）用の２個の直列シフトレジスタ（全
周期系列データ出力回路）１１５ａ（ＳＲ１），１１５
ｂ（ＳＲ２）から供給される。この２個の直列シフトレ
ジスタは独立にシフト動作を制御できるように構成す
る。なお、２個の直列シフトレジスタはスキャンパス回
路であってもよい。
【０３４７】上位アドレス（ＡＸ３，ＡＸ２）は複数
（４個）のロウ冗長制御回路ＲＯＷ−ＲＥＤ−ＣＴＲＬ
−０〜３のうちの１個を選択するために用いる。例え
ば、（ＡＸ３，ＡＸ２）が（０，０）の時にＲＯＷ−Ｒ
ＥＤ−ＣＴＲＬ−０が、（ＡＸ３，ＡＸ２）が（０，
１）の時にＲＯＷ−ＲＥＤ−ＣＴＲＬ−１が、（ＡＸ
３，ＡＸ２）が（１，０）の時にＲＯＷ−ＲＥＤ−ＣＴ
ＲＬ−２が、（ＡＸ３，ＡＸ２）が（１，１）の時にＲ
ＯＷ−ＲＥＤ−ＣＴＲＬ−３が夫々選択される。すなわ
ち、本実施例では、上位アドレスによりロウ冗長制御回
路ＲＯＷ−ＲＥＤ−ＣＴＲＬ選択し、各ロウ冗長制御回
路ＲＯＷ−ＲＥＤ−ＣＴＲＬを制御し冗長回路切替を行
うことで、４個のワード線を持つＲＡＭが４個集まった
ものと考えて、それぞれのＲＡＭに対して冗長回路切替
を行うような制御を行う。
【０３４８】下位アドレス（ＡＸ１，ＡＸ０）は各ロウ
冗長制御回路内の複数ある外部ワード線ＯＷＬ１〜ＯＷ
Ｌ１６の内の１個を選択するために用いる。
【０３４９】全周期系列「００１１０」を第１のシフト
レジスタ１１５ａ（ＳＲ１）のＳＩＲ端子から右シフト
でシフトインする。このとき、アドレス（ＡＸ１，ＡＸ
０）は「００」〜「１０」〜「１１」〜「０１」の順に
変化する。
【０３５０】同様に全周期系列「００１１０」を第２の
シフトレジスタ１１５（ＳＲ２）のＳＩＲ端子から右シ
フトでシフトインする。このとき、アドレス（ＡＸ３，
ＡＸ２）は「００」〜「１０」〜「１１」〜「０１」の
順に変化する。
【０３５１】第１のシフトレジスタ１１５ａ（ＳＲ１）
によるアドレスが一巡した後で、第２のシフトレジスタ
１１５ｂ（ＳＲ２）によるアドレスを更新するという動
作を繰り返せば、アドレス（ＡＸ３，ＡＸ２，ＡＸ１，
ＡＸ０）は次のように変化する。
【０３５２】（０，０，０，０）〜（０，０，１，０）
〜（０，０，１，１）〜（０，０，０，１）〜（１，
０，０，０）〜（１，０，１，０）〜（１，０，１，
１）〜（１，０，０，１）〜（１，１，０，０）〜
（１，１，１，０）〜（１，１，１，１）〜（１，１，
０，１）〜（０，１，０，０）〜（０，１，１，０）〜
（０，１，１，１）〜（０，１，０，１） これを十進数で表すと０〜２〜３〜１〜８〜１０〜１１
〜９〜１２〜１４〜１５〜１３〜４〜６〜７〜５の順に
変化することになる。この順番でデコーダの出力Ｘ０、
Ｘ２、Ｘ３、Ｘ１、Ｘ８、Ｘ１０、Ｘ１１、Ｘ９、Ｘ１
２、Ｘ１４、Ｘ１５、Ｘ１３、Ｘ４、Ｘ６、Ｘ７、Ｘ５
を配置する。
【０３５３】このように構成すれば、ロウ冗長回路切替
のためのＲＡＭテスト時に全周期系列をアドレッシング
に用いた効率の良いテストを適用できる。具体的には、
テスト用信号の削減やテストパターンの削減の効果があ
る。
【０３５４】なお、逆順序でのアドレッシングを行う場
合は全周期系列「００１１０」を逆の順序でＳＩＬ端子
から左シフトインすればよい。
【０３５５】なお、複数のロウ冗長制御回路ＲＯＷ−Ｒ
ＥＤ−ＣＴＲＬはどのような順序で配置してもよい。図
５２のように全周期系列によって発生される順に並べて
もよいし、上位アドレスの昇順（ＲＯＷ−ＲＥＤ−ＣＴ
ＲＬ０〜１〜２〜３）に並べてもよい。
【０３５６】｛第４４の実施例｝図５３は本発明の第４
４の実施例のアドレス指定回路を示す図である。なお、
図５３では図５０（ａ）に示した第４２の実施例と同様
の機能を有する要素については同一符号を付している。
本実施例のアドレス指定回路は、図７、図８、図９また
は図１０に示したカラム冗長機能付メモリ回路に対応し
て使用されるものであって、第４２の実施例（図５０
（ａ））で説明したものと同様、２入力４出力のデコー
ダ１１６（カラムデコーダ）が使用されている。そし
て、デコーダ１１６と外部ビット線ＯＢＬ１〜ＯＢＬ４
との間には、カラムセレクタ１１７が接続されている。
【０３５７】本実施例において、外部ビット線ＯＢＬ１
〜ＯＢＬ４に対してインクリメント、すなわちＯＢＬ１
〜ＯＢＬ２〜ＯＢＬ３〜ＯＢＬ４の順にアドレッシング
を行う場合は、全周期系列「００１１０」をＳＩＲ端子
から右シフトでシフトインする。このとき、アドレス
（ＡＹ１，ＡＹ０）は「００」〜「１０」〜「１１」〜
「０１」の順に変化する。これを十進数で表すと０番
地、２番地、３番地、１番地の順に変化したことにな
る。そして、カラムセレクタ１１７によって、０番地指
定時はＹ０，２番地指定時はＹ２，３番地指定時はＹ
３，１番地指定時はＹ１がアクティブになる。Ｙ０によ
りＯＢＬ１，Ｙ２によりＯＢＬ２，Ｙ３によりＯＢＬ
３，Ｙ１によりＯＢＬ１〜ＢＬ４が選択される。
【０３５８】このように構成すれば、冗長回路切替のた
めのＲＡＭテスト時に全周期系列をアドレッシングに用
いた効率の良いテストを適用できる。
【０３５９】具体的には、テスト用信号の削減やテスト
パターンの削減の効果がある。
【０３６０】なお、外部ビット線ＯＢＬ１〜ＯＢＬ４に
対してデクリメント、すなわち、ＯＢＬ４〜ＯＢＬ３〜
ＯＢＬ２〜ＯＢＬ１の順にアドレッシングを行う場合
は、全周期系列「０１１００」をＳＩＬ端子から左シフ
トでシフトインする。このとき、アドレス（ＡＹ１，Ａ
Ｙ０）は「０１」，「１１」，「１０」，「００」の順
に変化する。これを十進数で表すと１番地、３番地、２
番地、０番地の順に変化したことになる。これによりデ
クリメントアドレッシングが実現される。なお、デクリ
メントアドレッシングが不要な場合は双方向の直列シフ
トレジスタや双方向のスキャンパス回路を用いる必要は
ない。
【０３６１】｛変形例｝ （１） 第１の実施例、第２の実施例、第３の実施例、
第４の実施例、第２０の実施例、第２６の実施例、第２
７の実施例、第２８の実施例および第２９の実施例にお
いて、制御メモリセルＣ１１〜Ｃ１４としてリセット機
能付きのものを使用していたが、これに代えて、リセッ
ト機能なしのものを使用してもよい。この場合、ワード
線ＲＷＬ１をアクティブにした時に外部ビット線ＯＢＬ
１〜ＯＢＬ４から全制御メモリセルＣ１１〜Ｃ１４に
「０」を書き込むことによってリセット動作を行う。リ
セット後は、全てのセレクタが入力「０」側に切り替わ
るので、第１の外部ビット線ＯＢＬ１と第１の内部ビッ
ト線ＢＬ１，第２の外部ビット線ＯＢＬ２と第２の内部
ビット線ＢＬ２，第３の外部ビット線ＯＢＬ３と第３の
内部ビット線ＢＬ３，第４の外部ビット線ＯＢＬ４と第
４の内部ビット線ＢＬ４が夫々対応する。
【０３６２】また、第２の実施例および第３の実施例等
において、必ずしも明確なリセット機能を持たない制御
メモリセルを用いても良い。例えば、電源投入時に制御
メモリセルＣ１１〜Ｃ１４が全て「０」にリセットされ
るようにメモリセル自身を設計しておいてもよい。例え
ば、制御メモリセル群１７の各制御メモリセルＣ１１〜
Ｃ１４を、例えばトランジスタのサイズを変えることに
よってデータの「０」、「１」に対して非対称になるよ
うに設計すれば、電源投入時に制御メモリセルＣ１１〜
Ｃ１４を全て「０」にリセットできる。
【０３６３】また、制御メモリセルＣ１１〜Ｃ１４を光
（紫外線）照射消去可能なプログラマブルＲＯＭ（ＵＶ
ＥＰＲＯＭ）用のメモリセルで構成してもよい。この場
合は、光照射によりリセット動作が可能である。
【０３６４】さらに、第３の実施例において、制御メモ
リセルＣ１１〜Ｃ１４としてリセット機能のないものを
使用する場合、各制御メモリセルＣ１１〜Ｃ１４のリセ
ットを行いたいときには、冗長イネーブル信号線ＲＥＤ
−ＥＮを「０」に設定し、セレクタ群１６のセレクタＳ
ＥＬ１〜ＳＥＬ４を「０」側に切り替えるとともに、ワ
ード線ＲＷＬ１をアクティブにし、外部ビット線ＯＢＬ
１〜ＯＢＬ４から制御メモリセルＣ１１〜Ｃ１４に
「０」を書き込むことによってリセット動作を行うこと
ができる。
【０３６５】また、第４の実施例において、リセット機
能のないものを使用する場合、ワード線ＲＷＬ１，ＲＷ
Ｌ２をアクティブにした時に外部ビット線ＯＢＬ１〜Ｏ
ＢＬ４から制御メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ
２４に「０」を書き込むことによってリセット動作を行
えばよい。
【０３６６】（２） 各実施例で説明したような制御デ
ータ発生回路を設けない場合でも、制御データの書き込
み手段さえあればカラム冗長制御回路やロウ冗長制御回
路を用いて冗長回路切替を行うことができる。
【０３６７】例えば、スキャンパス方式のテスト回路を
図４５のＲＡＭに適用すれば、メモリセルアレイ１１の
テストを行うことができる。このテスト結果をもとにス
キャンパスを用いて冗長回路切替用の制御データをカラ
ム冗長制御回路やロウ冗長制御回路に書き込むことがで
きる。この場合、ＲＡＭのテストや制御データの書き込
みのためのスキャンパスの動作が複雑になる。したがっ
て、マイクロコントローラやマイクロコンピュータなど
によって、このテストや冗長回路切替を制御すればよ
い。マイクロコントローラやマイクロコンピュータによ
り制御すればより高度なテストアルゴリズムをＲＡＭテ
ストに適用でき故障の検出率を高めることができ、より
適切な冗長回路切替が行える。
【０３６８】なお、本発明による制御データ発生機能付
きスキャンレジスタ（図１２、１５、２０、２１、２
２、２３、２４、２５、２８、２９、３１）を用いたス
キャンパス方式のテスト回路をマイクロコントローラや
マイクロコンピュータで制御してもよい。
【０３６９】また、スキャンパスにより制御メモリセル
Ｃ１１〜Ｃ１４、Ｒ内の制御データを読み出しこの情報
を圧縮して、マイクロコントローラやマイクロコンピュ
ータ内のプログラマブルＲＯＭ内に格納することもでき
る。電源投入時にこのＲＯＭのデータに応じてスキャン
パスを制御して再び制御メモリセルＣ１１〜Ｃ１４、Ｒ
に書き込めば、電源投入時に再テストすることなく冗長
回路切替が行える。
【０３７０】（３） 図７に示した第４の実施例では、
２本のワード線ＲＷＬ１，ＲＷＬ２を示しているが、例
えば図１、図２および図３のように冗長度が１のカラム
冗長制御回路１２を用いる場合は、１本のワード線ＲＷ
Ｌ１のみ設ければよい。
【０３７１】（４） 図７に示した第４の実施例では、
冗長イネーブル信号線ＲＥＤ−ＥＮを示しているが、例
えば図１、図２、図４の回路のように、カラム冗長制御
回路１２の種類によってはこの信号は存在しない。
【０３７２】（５） 図７に示した第４の実施例では、
リセット信号線ＲＥＤ−ＲＥＳＥＴを示しているが、例
えば、図１や図３、図４の回路でリセット機能なしの制
御メモリセルを用いる場合のように、カラム冗長制御回
路１２の種類によってはこの信号は存在しない。
【０３７３】（６） 図１１に示した第８の実施例にお
いて、内部ビット線ＢＬ１〜ＢＬ４の断線故障を検出し
て冗長回路切替を行うのであれば、内部ビット線ＢＬ１
〜ＢＬ４関連の全てのメモリセルＭ１１〜Ｍ１５，Ｍ２
１〜Ｍ２５，Ｍ３１〜Ｍ３５，…をテストする必要はな
い。例えば、図１中の第１の内部ビット線ＢＬ１に対し
てはＭ３１のみのテストでよく、一般に、各セレクタＳ
ＥＬ１〜ＳＥＬ４から最も遠いメモリセルＭ３１〜Ｍ３
５のみをテストすればよい。
【０３７４】（７） 図１４に示した第１０の実施例お
よび図１５に示した第１１の実施例では、シリアルシフ
ト動作により「０」をシフトインしてリセット動作を行
うことができるので、リセット信号ＦＦ−ＲＥＳＥＴお
よびこの信号が入力される論理積回路４１を削除しても
よい。このように論理積回路４１を削除する場合、非同
期リセット機能付きまたは同期リセット付きのいずれの
フリップフロップ４６，６１を用いてもよい。
【０３７５】また、第１１の実施例において、読出デー
タ出力端子ＸＤＯ＜ｉ＞からのデータ出力用第１のフリ
ップフロップ６１が不要な場合は、前段の２個のセレク
タ５１ａ，５１ｂを削除することができる。
【０３７６】（８） 第３４の実施例乃至第３６の実施
例の改良案として、図４２（ｄ）のように、図４２
（ａ），（ｂ），（ｃ）の機能を全て備え付け、さらに
これらの機能を選択するセレクタ１０９を付加してもよ
い。
【０３７７】（９） 第４０の実施例では、図４８中の
素子１１０として第３４の実施例（図４２（ａ））また
は第３５の実施例（図４２（ｂ））の比較手段１０６を
用いるものとして説明したが、図４２（ｄ）の比較手段
１０６を使用するものであってもよい。
【０３７８】（１０） 図５０（ａ）に示した第４２の
実施例では、４本の外部ワード線ＯＷＬ１〜ＯＷＬ４を
有するメモリ回路に対応して、２ビット入力４ビット出
力のデコーダ１１６を用いた例を説明したが、これに限
るものではなく、例えば、図５０（ｂ）のように、１６
本の外部ワード線ＯＷＬ１〜ＯＷＬ１６を有するメモリ
回路に対応して、４入力１６出力のデコーダ１１６を用
いてもよい。例えば、全周期系列として「０００１００
１１０１０１１１１００００」を用いる。
【０３７９】この全周期系列を４ビットのシフトレジス
タにシフトインすることによって発生するアドレスは、
「００００」〜「１０００」〜「１１００」〜「１１１
０」〜「１１１１」〜「０１１１」〜「１０１１」〜
「０１０１」〜「１０１０」〜「１１０１」〜「０１１
０」〜「００１１」〜「１００１」〜「０１００」〜
「００１０」〜「０００１」の順に変化するが、この順
番に対応してデコーダ１１６の出力端子を左からＸ０，
Ｘ８，Ｘ１２，Ｘ１４，Ｘ１５，Ｘ７，Ｘ１１，Ｘ５，
Ｘ１０，Ｘ１３，Ｘ６，Ｘ３，Ｘ９，Ｘ４，Ｘ２，Ｘ１
の順に配置し、外部ワード線ＯＷＬ１〜ＯＷＬ１６に順
番に接続しているので、インクリメント動作およびデク
リメント動作を容易に行うことができる。
【０３８０】
【発明の効果】本発明請求項１によると、第１の従来例
および第２の従来例のようにフューズをレーザ光線によ
って切断しなくても、制御メモリセル群の各制御メモリ
セル内に格納した値によってセレクタ群の各セレクタを
切り替えることで、適切な冗長回路の切り替えを行うこ
とができる。したがって、高価なレーザ装置を使用する
必要がなくなり、製造工程ラインの設備コストを低減で
きるだけでなく、極めて短時間で冗長回路の切り替えを
効率よく行うことができる。
【０３８１】本発明請求項２によると、制御メモリセル
群の制御メモリセルへデータを書き込む際、メモリセル
アレイのメモリセルにデータを書き込む際と同様に、外
部接続線からデータを与えることができる。したがっ
て、専用のデータ書き込み端子を設ける必要がなく、端
子数の増大を防止できる。
【０３８２】本発明請求項３によると、制御メモリセル
群の各制御メモリセルをメモリセルアレイの内部接続線
に夫々接続することで、制御メモリセル群とメモリセル
アレイとを隣接させて同一規格で同時に形成することが
でき、例えばメモリセルアレイの余剰列部分を制御メモ
リセル群として使用することができる。
【０３８３】この場合において、制御メモリセルの値に
よっては、セレクタの切り替えによって外部接続線と制
御メモリセルとが非接続状態になることがあり、このま
まの状態では、例えばメモリセルアレイの故障を修理し
た後であっても、永遠に外部接続線からデータを与えて
制御メモリセル群の各制御メモリセルにデータを格納し
直すことができなくなってしまい、セレクタの切り替え
が不可能になるおそれがある。しかしながら、請求項３
によると、スイッチ素子によって制御メモリセル群によ
る制御の許否を切り替え、セレクタを切り替えること
で、外部接続線からデータを与えて制御メモリセル群の
各制御メモリセルにデータを格納し直すことができる。
【０３８４】本発明請求項４によると、制御メモリセル
群の制御メモリセルによって、各外部接続線ごとに３値
のデータのうちの１値を選択的にセレクタ群の各セレク
タへ出力し、これにしたがって、セレクタ群の各セレク
タは、連続して隣合った３個の内部接続線を夫々選択的
に切り替えることができる。そうすると、内部接続線の
故障を最大２本まで救済できる。しかも、請求項１と同
様、高価なレーザ装置を使用する必要がなくなり、製造
工程ラインの設備コストを低減できるだけでなく、極め
て短時間で冗長回路の切り替えを効率よく行うことがで
きる。
【０３８５】本発明請求項５によると、請求項４のよう
な２ビット救済の冗長機能を有する場合に、制御メモリ
セル群の制御メモリセルへデータを書き込む際、メモリ
セルアレイのメモリセルにデータを書き込む際と同様
に、外部接続線からデータを与えることができる。した
がって、専用のデータ書き込み端子を設ける必要がな
く、端子数の増大を防止できる。
【０３８６】本発明請求項６によると、制御メモリセル
のセット動作またはリセット動作を、アドレス指定用の
デコーダの余剰端子を利用して行うことができ、専用の
制御回路によってセット動作またはリセット動作を行う
場合に比べて、回路効率を高めることができる。
【０３８７】本発明請求項７によると、制御メモリセル
のセット動作またはリセット動作を、専用デコーダを用
いて行うことができ、当該専用デコーダに与える信号の
管理等、制御が容易になる。
【０３８８】本発明請求項８によると、メモリセルアレ
イの少なくとも１の出力ポートにおける読出データが所
定の期待値に対して不一致である場合、期待値比較手段
によってその旨を判断し、その結果に基づいて、制御メ
モリセル群の制御メモリセルのデータ入力端子に与える
べき制御用の値を発生させることができる。このよう
に、故障データを自動的に検出して、メモリ回路の制御
を行うことができ、効率的な冗長切替を行うことができ
る。
【０３８９】本発明請求項９によると、メモリセルアレ
イのメモリセルへの書込データと、制御メモリセル群の
制御メモリセルへの制御用の値とを、第１の選択手段を
切り替えることで容易に選択して外部接続線へ与えるこ
とができ、制御メモリセル群に対する専用のデータ書き
込み端子を設ける必要がなく、端子数の増大を防止でき
る。
【０３９０】本発明請求項１０によると、第１の選択手
段で選択された一方の情報を、レジスタによって保持す
ることで、データの取扱いが便利になる。
【０３９１】本発明請求項１１によると、複数のデータ
制御回路を直列に接続してスキャンパスを形成する場合
に、データスキャン時には、第１の選択手段の切り替え
によって、当該データ制御回路に隣接する他のデータ制
御回路からの出力情報を選択して出力させることができ
る。これにより、スキャンデータの効率良い供給を行う
ことができる。
【０３９２】本発明請求項１２によると、第２の選択手
段によって、テスト時の書込データと、期待値比較手段
からの出力情報とを適宜選択して外部接続線へ出力させ
ることができる。これにより、メモリ回路に上述した多
種類の情報を入力するための夫々別個の専用入力端子を
設ける必要がなく、端子数の増大を防止できる。
【０３９３】本発明請求項１３によると、期待値比較手
段で発生された制御用の値と、メモリセルアレイのメモ
リセルからの読出データとの少なくとも２種類の情報
を、第１の選択手段によって選択してレジスタに格納
し、第２の選択手段によって、レジスタからの出力情報
と、メモリセルアレイのメモリセルへ書き込むための外
部からの書込データとの少なくとも２種類の情報を選択
し、外部接続線へ出力させることができる。これによ
り、メモリ回路に上述した多種類の情報を入力するため
の夫々別個の専用入力端子を設ける必要がなく、端子数
の増大を防止できる。
【０３９４】本発明請求項１４によると、第１の選択手
段によって、期待値比較手段で発生された制御用の値
と、メモリセルアレイのメモリセルからの読出データ
と、当該データ制御回路に隣接する他のデータ制御回路
からの出力情報との少なくとも３種類の情報を選択して
外部接続線へ出力することで、メモリ回路に上述した多
種類の情報を入力するための夫々別個の専用入力端子を
設ける必要がなく、端子数の増大を防止できる。
【０３９５】本発明請求項１５によると、第１の選択手
段によって、期待値比較手段で発生された制御用の値
と、メモリセルアレイからの読出データとの少なくとも
２種類の情報を選択し、第２の選択手段によって、第１
の選択手段およびレジスタからの出力情報とメモリセル
アレイへ書き込むための書込データとを選択させること
ができる。すなわち、１個のデータ制御回路で、書込デ
ータおよび読出データの両方を取り扱うことができ、夫
々専用の回路を用いる場合に比べて回路効率を高め得
る。この場合、特に、読出データに故障があるときに
は、第１の選択手段および第２の選択手段の切り替えに
よって、期待値比較手段で発生された制御用の値をメモ
リ回路の制御メモリセル群に与えることができるため、
容易に冗長制御を行うことができる。
【０３９６】本発明請求項１６によると、第２の選択手
段によって、メモリセルアレイのメモリセルへ書き込む
ための外部からの書込データと、レジスタからの出力情
報と、外部からのテストデータとの少なくとも３種類の
情報を選択し、外部接続線へ出力することで、メモリ回
路に上述した多種類の情報を入力するための夫々別個の
専用入力端子を設ける必要がなく、端子数の増大を防止
できる。
【０３９７】本発明請求項１７によると、複数のデータ
制御回路を直列に接続してスキャンパスを形成する場合
に、データスキャン時には、第２の選択手段の切り替え
によって、当該データ制御回路に隣接する他のデータ制
御回路からの出力情報を選択して出力させることができ
る。これにより、スキャンデータの効率良い供給を行う
ことができる。また、当該スキャンデータと、当該デー
タ制御回路内の第１の選択手段およびレジスタからの出
力情報と、メモリセルアレイのメモリセルへ書き込むた
めの外部からの書込データとを適宜選択して外部接続線
へ出力できるので、メモリ回路に上述した多種類の情報
を入力するための夫々別個の専用入力端子を設ける必要
がなく、端子数の増大を防止できる。
【０３９８】本発明請求項１８によると、期待値比較手
段によって、メモリセルアレイの少なくとも１の出力ポ
ートにおける読出データが所定の期待値に対して不一致
であるか否かを比較判断し、その比較結果に基づいて、
制御メモリセル群の制御メモリセルのデータ入力端子に
与えるべき制御用の値を発生させることができる。そし
て、かかる制御用の値に基づいて、制御データ発生手段
は、請求項５記載の２ビット冗長機能を有するメモリ回
路を適切に制御することができる。すなわち、メモリセ
ルアレイのメモリセルからの読出データが所定の期待値
に対して同一であるとの結果が得られたときに、期待値
比較手段によって、制御メモリセル群の制御メモリセル
に対して３値のデータのうちの第１の値を出力させるこ
とができる。また、期待値比較手段においてメモリセル
アレイのメモリセルからの読出データが所定の期待値に
対して不一致であるとの結果が最初に得られたときに、
期待値比較手段によって、制御メモリセル群の制御メモ
リセルに対して３値のデータのうちの第２の値を出力さ
せることができる。そして、期待値比較手段においてメ
モリセルアレイのメモリセルからの読出データが所定の
期待値に対して不一致であるとの結果が２回目に得られ
たときに、期待値比較手段によって、制御メモリセル群
の制御メモリセルに対して３値のデータのうちの第３の
値を出力させることができる。これによって、２ビット
の故障を容易に救済できる。
【０３９９】本発明請求項１９によると、１回目の故障
検出時には、第１のレジスタに制御用の値を格納し、こ
こからメモリ回路の制御メモリセル群にデータを与える
ことができる。また、２回目の故障検出時には、第１の
レジスタが既に不一致である旨の値を示しており、且
つ、期待値比較手段からの出力情報が不一致である旨の
値を示していることを不一致値出力手段によって検出
し、ここからの出力情報を第２のレジスタに格納した
後、メモリ回路の制御メモリセル群に与えることができ
る。これにより、メモリ回路の２ビットの故障を容易に
救済できる。
【０４００】本発明請求項２０によると、選択手段によ
って、外部から与えられまたは内部で発生されたテスト
データと、制御データ発生手段からの出力情報との少な
くとも２種類の情報を選択して外部接続線へ出力できる
ので、メモリ回路に上述した多種類の情報を入力するた
めの夫々別個の専用入力端子を設ける必要がなく、端子
数の増大を防止できる。
【０４０１】本発明請求項２１によると、メモリセルア
レイの行方向および列方向のうち他方の内部接続線に故
障が発生した場合には、メモリセルアレイの行方向およ
び列方向のうち一方の内部接続線のすべてに故障データ
が検出されるため、期待値比較手段からの出力情報とメ
モリ回路からの各読出データとを比較し、その結果、全
てのデータが異なっていると認められたときに、メモリ
セルアレイの行方向および列方向のうち他方の内部接続
線に故障が発生したものと判断し、以後、他方の内部接
続線について適切な切替制御を容易に行うことができ
る。
【０４０２】本発明請求項２２によると、第１の制御部
と第２の制御部とで期待値比較手段を共用しているの
で、回路規模を縮小できる。
【０４０３】本発明請求項２３によると、全周期系列デ
ータ出力回路によって、予め設定された演算式に基づい
て、一定の周期を有する疑似的な乱数としての全周期系
列データを出力し、デコーダの論理回路部において、入
力端子の入力ビット数の値を出力端子に対応する出力ビ
ット数の信号に変換した後、ビット順序変換配線によっ
て出力端子の順序に並び替えることができる。これによ
って、全周期系列データ出力回路から出力される全周期
系列データが乱数であるにもかかわらず、その順序に従
って、一端から他端の出力端子の方向へ順番に出力する
ことができる。したがって、テスト時等において容易に
データのインクリメントまたはデクリメントを行うこと
ができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例のメモリ回路を示す回
路図である。
【図２】 本発明の第２の実施例のメモリ回路を示す回
路図である。
【図３】 本発明の第３の実施例のメモリ回路を示す回
路図である。
【図４】 本発明の第４の実施例のメモリ回路を示す回
路図である。
【図５】 本発明の第４の実施例のメモリ回路における
メモリセルアレイの内部構成を示す回路図である。
【図６】 本発明の第４の実施例のメモリ回路における
冗長制御回路を示す回路図である。
【図７】 本発明の第４の実施例のメモリ回路の全体構
成を示す回路図である。
【図８】 本発明の第５の実施例のメモリ回路の全体構
成を示す回路図である。
【図９】 本発明の第６の実施例のメモリ回路の全体構
成を示す回路図である。
【図１０】 本発明の第７の実施例のメモリ回路の全体
構成を示す回路図である。
【図１１】 本発明の第８の実施例のデータ制御回路を
示す回路図である。
【図１２】 本発明の第９の実施例のデータ制御回路を
示す回路図である。
【図１３】 本発明の第９の実施例のデータ制御回路が
スキャンパスを形成している状態を示す回路図である。
【図１４】 本発明の第１０の実施例のデータ制御回路
を示す回路図である。
【図１５】 本発明の第１１の実施例のデータ制御回路
を示す回路図である。
【図１６】 本発明の第１１の実施例のデータ制御回路
がスキャンパスを形成している状態を示す回路図であ
る。
【図１７】 本発明の第１２の実施例のメモリ回路の全
体構成を示す回路図である。
【図１８】 本発明の第１３の実施例のデータ制御回路
を示す回路図である。
【図１９】 本発明の第１４の実施例のデータ制御回路
を示す回路図である。
【図２０】 本発明の第１５の実施例のデータ制御回路
を示す回路図である。
【図２１】 本発明の第１５の実施例のデータ制御回路
を示す回路図である。
【図２２】 本発明の第１６の実施例のデータ制御回路
を示す回路図である。
【図２３】 本発明の第１７の実施例のデータ制御回路
を示す回路図である。
【図２４】 本発明の第１８の実施例のデータ制御回路
を示す回路図である。
【図２５】 本発明の第１９の実施例のデータ制御回路
を示す回路図である。
【図２６】 本発明の第２０の実施例のメモリ回路を示
す回路図である。
【図２７】 本発明の第２０の実施例のメモリ回路にお
ける冗長制御回路を示す回路図である。
【図２８】 本発明の第２１の実施例のデータ制御回路
を示す回路図である。
【図２９】 本発明の第２２の実施例のデータ制御回路
を示す回路図である。
【図３０】 本発明の第２２の実施例のデータ制御回路
がスキャンパスを形成している状態を示す回路図であ
る。
【図３１】 本発明の第２３の実施例のデータ制御回路
を示す回路図である。
【図３２】 本発明の第２４の実施例および第２５の実
施例のメモリ回路のスキャンパスとしてのデータ制御回
路を示す回路図である。
【図３３】 本発明の第２６の実施例のメモリ回路を示
す回路図である。
【図３４】 本発明の第２７の実施例のメモリ回路を示
す回路図である。
【図３５】 本発明の第２８の実施例のメモリ回路を示
す回路図である。
【図３６】 本発明の第２９の実施例のメモリ回路を示
す回路図である。
【図３７】 本発明の第３０の実施例のメモリ回路にお
ける冗長制御回路を示す回路図である。
【図３８】 本発明の第３０の実施例のメモリ回路の全
体構成を示す回路図である。
【図３９】 本発明の第３１の実施例のメモリ回路の全
体構成を示す回路図である。
【図４０】 本発明の第３２の実施例のメモリ回路の全
体構成を示す回路図である。
【図４１】 本発明の第３３の実施例のデータ制御回路
を示す回路図である。
【図４２】 本発明の第３４の実施例、第３５の実施例
および第３６の実施例のデータ制御回路における期待値
比較手段を示す回路図である。
【図４３】 本発明の第３７の実施例のデータ制御回路
を示す回路図である。
【図４４】 本発明の第３８の実施例のデータ制御回路
を示す回路図である。
【図４５】 本発明の第３８の実施例のメモリ回路の全
体構成を示す回路図である。
【図４６】 本発明の第３９の実施例のデータ制御回路
を示す回路図である。
【図４７】 本発明の第３９の実施例のデータ制御回路
を示す回路図である。
【図４８】 本発明の第４０の実施例のデータ制御回路
を示す回路図である。
【図４９】 本発明の第４１の実施例のデータ制御回路
を示す回路図である。
【図５０】 本発明の第４２の実施例のアドレス指定回
路を示す回路図である。
【図５１】 本発明の第４３の実施例のアドレス指定回
路のデコーダの内部構成を示す回路図である。
【図５２】 本発明の第４３の実施例のアドレス指定回
路を示す回路図である。
【図５３】 本発明の第４４の実施例のアドレス指定回
路を示す回路図である。
【図５４】 第１の従来例のメモリ回路を示す回路図で
ある。
【図５５】 第２の従来例のメモリ回路を示す回路図で
ある。
【符号の説明】
１１ メモリセルアレイ、１２ カラム冗長制御回路、
１６ セレクタ群、１７ 制御メモリセル群、１８ａ〜
１８ｄ 論理積回路、２２ カラムセレクタ、２３ ロ
ウデコーダ、２９，１００ データ制御回路、３０ メ
モリ回路、３３フリップフロップ、３４ セレクタ、４
２ 第１の選択手段、４２ａ，４２ｂ，４２ｃ セレク
タ、４３ フリップフロップ、４４ 第２の選択手段、
４６，６１ フリップフロップ、４６ａ 第１のフリッ
プフロップ、４６ｂ 第２のフリップフロップ、４７
セレクタ、５１ 第１の選択手段、５１ａ，５１ｂ セ
レクタ、５２ 第２の選択手段、５２ａ〜５２ｃ セレ
クタ、５４ ロウデコーダ、５６ 制御データ発生手
段、５７ セレクタ、６１ 第１のフリップフロップ、
６１Ａ，６１Ｂ フリップフロップ、６４ 第２のフリ
ップフロップ、６５セレクタ、６９ 選択手段、６９
ａ，６９ｂ セレクタ、７１ 選択手段、７１Ａ，７１
Ｂ 選択手段、７１ａ〜７１ｆ セレクタ、７２ セレ
クタ、７４セレクタ、７８ 排他的論理和回路、７９
Ａ，７９Ｂ 読出データ対応回路、８７ インバータ、
９１ ロウ冗長制御回路、９５ ワード線レベル固定回
路、９６ インバータ回路、９８ カラムセレクタ、１
００ データ制御回路、１０５，１０６ 比較手段、１
０９ セレクタ、１１０ 素子、１１１ セレクタ、１
１５ 全周期系列データ出力回路、１１５ａ，１１５ｂ
シフトレジスタ、１１６ デコーダ、１１７ カラム
セレクタ、１２１ 論理回路部、１２２ ビット順序変
換配線、ＯＢＬ１〜ＯＢＬ４ 外部ビット線、ＢＬ１〜
ＢＬ４ 内部ビット線、ＯＷＬ１〜ＯＷＬ４ 外部ワー
ド線、ＷＬ１〜ＷＬ４ 内部ワード線、ＳＥＬ１〜ＳＥ
Ｌ４ セレクタ、Ｃ１１〜Ｃ１４ 制御メモリセル。

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが行列状に配列されて
    なるメモリセルアレイと、 前記メモリセルアレイの行方向および列方向の少なくと
    も一方の複数の内部接続線に接続され、外部から前記メ
    モリセルアレイに対してデータの授受を行うための複数
    の外部接続線と、 前記メモリセルアレイと前記外部接続線との間に介装さ
    れ、前記メモリセルアレイに故障が発生した際の少なく
    とも１個の故障データを補償するよう制御する冗長制御
    回路と、 を備え、 前記外部接続線の配線数は前記内部接続線の配線数より
    少なく設定され、 前記冗長制御回路は、 前記外部接続線と同数の制御メモリセルを有し、前記故
    障データを有する内部接続線を境として一方向側に配さ
    れた前記外部接続線に関し二値のうちの一方の値を記憶
    し、前記故障データを有する内部接続線を境として他方
    向側に配された前記外部接続線に関し二値のうちの他方
    の値を記憶する制御メモリセル群と、 前記制御メモリセル群の制御メモリセルに夫々対応づけ
    られた複数のセレクタを有し、前記制御メモリセル群に
    記憶された値に応じて、前記故障データを有する内部接
    続線と当該内部接続線に対応づけられた前記外部接続線
    との接続を外すとともに、前記故障データを有する内部
    接続線を境として一方向側に配された外部接続線を当該
    各外部接続線に対応づけられた内部接続線に接続し、且
    つ、前記故障データを有する内部接続線を境として他方
    向側に配された外部接続線を、当該各外部接続線に対応
    づけられた内部接続線に対して前記他方向側に隣接する
    他の内部接続線に順次切替接続するセレクタ群と、 を備えるメモリ回路。
  2. 【請求項２】 請求項１記載のメモリ回路であって、 前記制御メモリセル群の前記制御メモリセルのデータ入
    力端子は、夫々対応づけられた前記外部接続線または前
    記内部接続線に接続されたことを特徴とするメモリ回
    路。
  3. 【請求項３】 請求項１記載のメモリ回路であって、 前記制御メモリセル群の前記各制御メモリセルのデータ
    入力端子は、制御すべき前記セレクタ群の前記各セレク
    タが接続された前記外部接続線に対応づけられた前記内
    部接続線に夫々接続され、 前記制御メモリセル群の前記各制御メモリセルと前記セ
    レクタ群の前記各セレクタとの間に、前記制御メモリセ
    ル群による制御の許否を切り替えるスイッチ素子が夫々
    介装されることを特徴とするメモリ回路。
  4. 【請求項４】 複数のメモリセルが行列状に配列されて
    なるメモリセルアレイと、 前記メモリセルアレイの行方向および列方向の少なくと
    も一方の複数の内部接続線に接続され、外部から前記メ
    モリセルアレイに対してデータの授受を行うための複数
    の外部接続線と、 前記メモリセルアレイと前記外部接続線との間に介装さ
    れ、前記メモリセルアレイに故障が発生した際の２個の
    故障データを補償するよう制御する冗長制御回路と、 を備え、 前記外部接続線の配線数は前記内部接続線の配線数より
    ２個だけ少なく設定され、 前記冗長制御回路は、 前記各外部接続線に対応して設けられ、連続して隣合っ
    た３個の前記内部接続線を夫々選択的に切り替えるため
    の複数のセレクタからなるセレクタ群と、 前記セレクタ群の前記各セレクタの切替制御を行うよう
    前記各外部接続線ごとに３値のデータのうちの１値を選
    択的に記憶する複数の制御メモリセルからなる制御メモ
    リセル群と、 を備えるメモリ回路。
  5. 【請求項５】 請求項４記載のメモリ回路であって、 前記制御メモリセル群の前記制御メモリセルのデータ入
    力端子は、夫々対応づけられた前記外部接続線または前
    記内部接続線に接続されたことを特徴とするメモリ回
    路。
  6. 【請求項６】 請求項１、請求項３または請求項４記載
    のメモリ回路であって、 前記制御メモリセル群の前記制御メモリセルはセット端
    子を有するセット機能付き、またはリセット端子を有す
    るリセット機能付きのものが使用され、 前記制御メモリセルの前記セット端子または前記リセッ
    ト端子は、前記メモリセルアレイの行方向および列方向
    の他方の内部接続線を制御するデコーダの余剰端子に接
    続されることを特徴とするメモリ回路。
  7. 【請求項７】 請求項４記載のメモリ回路であって、 前記制御メモリセル群の前記制御メモリセルはセット端
    子を有するセット機能付き、またはリセット端子を有す
    るリセット機能付きのものが使用され、 前記制御メモリセルの前記セット端子または前記リセッ
    ト端子は、専用デコーダの制御端子に接続されることを
    特徴とするメモリ回路。
  8. 【請求項８】 請求項２記載のメモリ回路の前記各外部
    接続線ごとに設けられるデータ制御回路であって、前記
    メモリセルアレイの少なくとも１の出力ポートにおける
    読出データが所定の期待値に対して不一致であるか否か
    を比較判断し、その比較結果に基づいて、前記制御メモ
    リセル群の前記制御メモリセルの前記データ入力端子に
    与えるべき制御用の値を発生する期待値比較手段を有す
    るメモリ回路のデータ制御回路。
  9. 【請求項９】 請求項８記載のメモリ回路のデータ制御
    回路であって、前記期待値比較手段で発生された前記制
    御用の値と前記メモリセルアレイの前記メモリセルへ書
    き込むための外部からの書込データとの少なくとも２種
    類の情報を選択する第１の選択手段をさらに有するメモ
    リ回路のデータ制御回路。
  10. 【請求項１０】 請求項９記載のメモリ回路のデータ制
    御回路であって、前記第１の選択手段で選択された一方
    の情報を記憶するレジスタをさらに有するメモリ回路の
    データ制御回路。
  11. 【請求項１１】 請求項１０記載のメモリ回路のデータ
    制御回路であって、 前記第１の選択手段は、前記期待値比較手段で発生され
    た前記制御用の値と前記メモリセルアレイの前記メモリ
    セルへの外部からの前記書込データと当該データ制御回
    路に隣接する他のデータ制御回路からの出力情報との少
    なくとも３種類の情報を選択するよう接続されることを
    特徴とするメモリ回路のデータ制御回路。
  12. 【請求項１２】 請求項８記載のメモリ回路のデータ制
    御回路であって、当該データ制御回路内の前記レジスタ
    からの出力情報と外部からのテストデータとの少なくと
    も２種類の情報を選択する第２の選択手段をさらに有す
    るメモリ回路のデータ制御回路。
  13. 【請求項１３】 請求項２記載のメモリ回路の前記各外
    部接続線ごとに設けられるデータ制御回路であって、 前記メモリセルアレイの少なくとも１の出力ポートにお
    ける読出データが所定の期待値に対して不一致であるか
    否かを比較判断し、その比較結果に基づいて、前記制御
    メモリセル群の前記制御メモリセルの前記データ入力端
    子に与えるべき制御用の値を発生する期待値比較手段
    と、 前記期待値比較手段で発生された前記制御用の値と前記
    メモリセルアレイの前記メモリセルからの前記読出デー
    タとの少なくとも２種類の情報を選択する第１の選択手
    段と、 前記第１の選択手段で選択された情報を記憶するレジス
    タと、 前記レジスタからの出力情報と前記メモリセルアレイの
    前記メモリセルへ書き込むための外部からの前記書込デ
    ータとの少なくとも２種類の情報を選択するよう接続さ
    れる第２の選択手段と、 を備えるメモリ回路のデータ制御回路。
  14. 【請求項１４】 請求項１３記載のメモリ回路のデータ
    制御回路であって、前記第１の選択手段は、前記期待値
    比較手段で発生された前記制御用の値と前記メモリセル
    アレイの前記メモリセルからの読出データと当該データ
    制御回路に隣接する他のデータ制御回路からの出力情報
    との少なくとも３種類の情報を選択するよう接続される
    ことを特徴とするメモリ回路のデータ制御回路。
  15. 【請求項１５】 請求項２記載のメモリ回路の前記各外
    部接続線ごとに設けられるデータ制御回路であって、 前記メモリセルアレイの少なくとも１の出力ポートにお
    ける読出データが所定の期待値に対して不一致であるか
    否かを比較判断し、その比較結果に基づいて、前記制御
    メモリセル群の前記制御メモリセルの前記データ入力端
    子に与えるべき制御用の値を発生する期待値比較手段
    と、 前記期待値比較手段で発生された前記制御用の値と前記
    メモリセルアレイの前記メモリセルからの前記読出デー
    タとの少なくとも２種類の情報を選択する第１の選択手
    段と、 前記第１の選択手段で選択された情報を記憶する第１の
    レジスタと、 前記第１のレジスタからの出力情報と前記メモリセルア
    レイの前記メモリセルへ書き込むための外部からの前記
    書込データとの少なくとも２種類の情報を選択するよう
    接続される第２の選択手段と、 前記第２の選択手段で選択された情報を記憶する第２の
    レジスタと、 を備えるメモリ回路のデータ制御回路。
  16. 【請求項１６】 請求項１５記載のメモリ回路のデータ
    制御回路であって、前記第２の選択手段は、前記メモリ
    セルアレイの前記メモリセルへ書き込むための外部から
    の書込データと前記第１のレジスタからの出力情報と外
    部からの前記テストデータとの少なくとも３種類の情報
    を選択するよう構成されたメモリ回路のデータ制御回
    路。
  17. 【請求項１７】 請求項１５記載のメモリ回路のデータ
    制御回路であって、前記第２の選択手段は、当該データ
    制御回路内の前記第１のレジスタからの出力情報と当該
    データ制御回路に隣接する他のデータ制御回路からの出
    力情報と前記メモリセルアレイの前記メモリセルへ書き
    込むための外部からの書込データとの少なくとも３種類
    の情報を選択するよう構成されたメモリ回路のデータ制
    御回路。
  18. 【請求項１８】 請求項５記載のメモリ回路の前記各外
    部接続線ごとに設けられるデータ制御回路であって、 前記メモリセルアレイの少なくとも１の出力ポートにお
    ける読出データが所定の期待値に対して不一致であるか
    否かを比較判断し、その比較結果に基づいて、前記制御
    メモリセル群の前記制御メモリセルの前記データ入力端
    子に与えるべき制御用の値を発生する期待値比較手段
    と、 前記期待値比較手段において前記メモリセルアレイの前
    記メモリセルからの前記読出データが前記所定の期待値
    に対して同一であるとの結果が得られたときに、前記制
    御メモリセル群の前記制御メモリセルに対して前記３値
    のデータのうちの第１の値を出力し、前記期待値比較手
    段において前記メモリセルアレイの前記メモリセルから
    の前記読出データが前記所定の期待値に対して不一致で
    あるとの結果が最初に得られたときに、前記制御メモリ
    セル群の前記制御メモリセルに対して前記３値のデータ
    のうちの第２の値を出力し、前記期待値比較手段におい
    て前記メモリセルアレイの前記メモリセルからの前記読
    出データが前記所定の期待値に対して不一致であるとの
    結果が２回目に得られたときに、前記制御メモリセル群
    の前記制御メモリセルに対して前記３値のデータのうち
    の第３の値を出力する制御データ発生手段と、 を備えるメモリ回路のデータ制御回路。
  19. 【請求項１９】 請求項１８記載のメモリ回路のデータ
    制御回路であって、 前記制御データ発生手段は、 前記期待値比較手段からの出力情報が格納される第１の
    レジスタと、 前記第１のレジスタに格納された情報および前記期待値
    比較手段からの出力情報が共に、前記メモリセルアレイ
    の前記メモリセルからの前記読出データが所定の期待値
    に対して不一致である旨の値を示しているときにのみ当
    該不一致である旨の値を出力する不一致値出力手段と、 前記不一致値出力手段からの出力情報が格納される第２
    のレジスタと、 を備えるメモリ回路のデータ制御回路。
  20. 【請求項２０】 請求項１８記載のメモリ回路のデータ
    制御回路であって、外部から与えられまたは内部で発生
    されたテストデータと前記制御データ発生手段からの出
    力情報との少なくとも２種類の情報を選択する選択手段
    をさらに有するメモリ回路のデータ制御回路。
  21. 【請求項２１】 請求項２または請求項５記載のメモリ
    回路の前記各外部接続線ごとに設けられるデータ制御回
    路であって、前記メモリ回路が複数の読出データを出力
    するよう構成されている場合に、前記メモリセルアレイ
    の前記メモリセルからの全ての読出データが所定の期待
    値に対して不一致であるか否かを比較判断し、その比較
    結果に基づいて、前記制御メモリセル群の前記制御メモ
    リセルの前記データ入力端子に与えるべき制御用の値を
    発生する期待値比較手段を有するメモリ回路のデータ制
    御回路。
  22. 【請求項２２】 請求項２または請求項５記載のメモリ
    回路の前記メモリセルアレイの行方向および列方向の前
    記外部接続線に接続されるデータ制御回路であって、 前記メモリセルアレイの行方向および列方向のうち一方
    の外部接続線に接続される第１の制御部と、 前記メモリセルアレイの行方向および列方向のうち他方
    の外部接続線に接続される第２の制御部と、 を備え、 前記第１の制御部は、 前記メモリセルアレイの少なくとも１の出力ポートにお
    ける読出データが所定の期待値に対して不一致であるか
    否かを比較判断し、その比較結果に基づいて、前記制御
    メモリセル群の前記制御メモリセルの前記データ入力端
    子に与えるべき制御用の値を発生する期待値比較手段
    と、 前記期待値比較手段からの出力情報を格納して前記一方
    の外部接続線に出力する第１のレジスタと、 を備え、 前記第２の制御部は、前記第１の制御部の前記期待値比
    較手段からの出力情報を格納して前記他方の外部接続線
    に出力する第２のレジスタを有するメモリ回路のデータ
    制御回路。
  23. 【請求項２３】 請求項１乃至請求項７のいずれかに記
    載のメモリ回路の前記複数の外部接続線に接続され、前
    記メモリ回路の一端部から他端部に向かう方向に前記外
    部接続線を順次指定するアドレス指定回路であって、 予め設定された演算式に基づいて、一定の周期を有する
    疑似的な乱数としての全周期系列データを出力する全周
    期系列データ出力回路と、 前記全周期系列データ出力回路からの出力情報に基づい
    て前記外部接続線を順次指定するデコーダと、 を備え、 前記デコーダは、 前記全周期系列データ出力回路に接続される所定の入力
    ビット数の入力端子と、 前記外部接続線に接続され、前記全周期系列データ出力
    回路から出力される全周期系列データの順序に従って一
    端から他端の方向へ順次配列された所定の出力ビット数
    の出力端子と、 前記入力端子の前記入力ビット数の値を前記出力端子の
    前記出力ビット数の値に変換する論理回路部と、 前記論理回路部と前記出力端子の間に介装され、前記論
    理回路部からの前記所定の出力ビット数の信号を前記出
    力端子の順序に並び替えるビット順序変換配線と、 を備えることを特徴とするメモリ回路のアドレス指定回
    路。
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