JPH08335934A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH08335934A JPH08335934A JP7167028A JP16702895A JPH08335934A JP H08335934 A JPH08335934 A JP H08335934A JP 7167028 A JP7167028 A JP 7167028A JP 16702895 A JP16702895 A JP 16702895A JP H08335934 A JPH08335934 A JP H08335934A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- controlled oscillator
- output
- circuit
- constant voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 位相ジッタを小さくし、かつ同期捕捉時間を
短くすることができるＰＬＬ回路を提供することを目的
とする。 【構成】 ２つの信号の位相を比較する位相比較器１１
と、電圧制御発振器１３と、上記２つの信号の位相差が
所定の範囲内にあるか否かを判定する位相誤差判定回路
１５と、上記位相誤差判定回路１５からの出力信号に応
じて定電圧を発生する定電圧発生回路１６とを備える構
成により、位相ジッタが小さくなるように自然角周波数
ωn を大きく設定しても、位相差が所定の範囲内にない
場合には、定電圧を電圧制御発振器１３に与えて該電圧
制御発振器１３からの出力信号の位相を強制的にシフト
させるので同期捕捉時間を短くすることができる。
短くすることができるＰＬＬ回路を提供することを目的
とする。 【構成】 ２つの信号の位相を比較する位相比較器１１
と、電圧制御発振器１３と、上記２つの信号の位相差が
所定の範囲内にあるか否かを判定する位相誤差判定回路
１５と、上記位相誤差判定回路１５からの出力信号に応
じて定電圧を発生する定電圧発生回路１６とを備える構
成により、位相ジッタが小さくなるように自然角周波数
ωn を大きく設定しても、位相差が所定の範囲内にない
場合には、定電圧を電圧制御発振器１３に与えて該電圧
制御発振器１３からの出力信号の位相を強制的にシフト
させるので同期捕捉時間を短くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速に位相引き込みが
可能なＰＬＬ回路に関する。
可能なＰＬＬ回路に関する。
【０００２】
【従来の技術】図４は、従来のＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【０００３】図示のように、このＰＬＬ回路は、電圧制
御発振器（ＶＣＯ）１３と、この電圧制御発振器１３か
らの信号を分周する分周器１４と、入力信号と分周器１
４からの出力信号の位相を比較する位相比較器１１と、
位相比較器１１からの出力を平滑するループフィルタ１
２とを有するものである。
御発振器（ＶＣＯ）１３と、この電圧制御発振器１３か
らの信号を分周する分周器１４と、入力信号と分周器１
４からの出力信号の位相を比較する位相比較器１１と、
位相比較器１１からの出力を平滑するループフィルタ１
２とを有するものである。
【０００４】以下、このようなＰＬＬ回路の動作を簡単
に説明する。まず、電圧制御発振器１３からの出力信号
が分周器１４を通して入力信号とほぼ等しい周波数の信
号に変換されて、入力信号とともに位相比較器１１に入
力されて位相比較され、その位相差に応じた信号が出力
される。
に説明する。まず、電圧制御発振器１３からの出力信号
が分周器１４を通して入力信号とほぼ等しい周波数の信
号に変換されて、入力信号とともに位相比較器１１に入
力されて位相比較され、その位相差に応じた信号が出力
される。
【０００５】位相比較器１１からの出力信号は、ループ
フィルタ１２を通して電圧制御発振器１３に入力され、
この電圧制御発振器１３からの出力信号の周波数を制御
し、再び分周器１４を通して位相比較器１１にフィード
バックされる。この動作により、まず周波数引き込みが
行われ、次いで位相引き込みが行われ、所望の時間経過
後には、入力信号と周波数および位相が略等しい信号が
分周器１４の出力として得られる。
フィルタ１２を通して電圧制御発振器１３に入力され、
この電圧制御発振器１３からの出力信号の周波数を制御
し、再び分周器１４を通して位相比較器１１にフィード
バックされる。この動作により、まず周波数引き込みが
行われ、次いで位相引き込みが行われ、所望の時間経過
後には、入力信号と周波数および位相が略等しい信号が
分周器１４の出力として得られる。
【０００６】図５は、一例としてループフィルタ１２に
アクティブフィルタを用いた場合のステップ応答を示す
説明図である。
アクティブフィルタを用いた場合のステップ応答を示す
説明図である。
【０００７】ダンピング係数ξを定めると、応答特性は
ωn ｔにより一意に定められる。ここでωn は自然角周
波数である。そこで、応答特性がある範囲内に収束する
までの時間ｔを同期捕捉時間とすると、この同期捕捉時
間は、自然角周波数ωn に反比例することがわかる。
ωn ｔにより一意に定められる。ここでωn は自然角周
波数である。そこで、応答特性がある範囲内に収束する
までの時間ｔを同期捕捉時間とすると、この同期捕捉時
間は、自然角周波数ωn に反比例することがわかる。
【０００８】また、図６は、一例としてループフィルタ
１２にアクティブフィルタを用いた場合のダンピング係
数ξに対する規格化雑音帯域幅を示す説明図である。
１２にアクティブフィルタを用いた場合のダンピング係
数ξに対する規格化雑音帯域幅を示す説明図である。
【０００９】ダンピング係数ξを定めると、規格化雑音
帯域幅（Ｂn ／ωn ）は一意に決定する。ここで位相ジ
ッタの２乗平均値は雑音帯域幅Ｂn に比例するので、自
然角周波数ωn に比例することがわかる。
帯域幅（Ｂn ／ωn ）は一意に決定する。ここで位相ジ
ッタの２乗平均値は雑音帯域幅Ｂn に比例するので、自
然角周波数ωn に比例することがわかる。
【００１０】
【発明が解決しようとする課題】したがって、上記従来
例においては、同期捕捉時間を短くするとジッタが増
え、ジッタを小さくすると同期捕捉時間が長くなり、短
い同期捕捉時間と小さいなジッタの両者を満足すること
ができないという欠点があった。
例においては、同期捕捉時間を短くするとジッタが増
え、ジッタを小さくすると同期捕捉時間が長くなり、短
い同期捕捉時間と小さいなジッタの両者を満足すること
ができないという欠点があった。
【００１１】本発明は、位相ジッタを小さくし、かつ同
期捕捉時間を短くすることができるＰＬＬ回路を提供す
ることを目的とする。
期捕捉時間を短くすることができるＰＬＬ回路を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、２つの信号の
位相を比較する位相比較手段と、電圧制御発振手段と、
上記２つの信号の位相差が所定の範囲内にあるか否かを
判定する位相誤差判定手段と、上記位相誤差判定手段か
らの出力信号に応じて定電圧を発生する定電圧発生手段
とを備えるように構成する。
位相を比較する位相比較手段と、電圧制御発振手段と、
上記２つの信号の位相差が所定の範囲内にあるか否かを
判定する位相誤差判定手段と、上記位相誤差判定手段か
らの出力信号に応じて定電圧を発生する定電圧発生手段
とを備えるように構成する。
【００１３】
【作用】以上の構成により、位相ジッタが小さくなるよ
うに自然角周波数ωn を大きく設定しても、位相差が所
定の範囲内にない場合には、定電圧を電圧制御発振手段
に与えて該電圧制御発振器からの出力信号の位相を強制
的にシフトさせるので同期捕捉時間を短くすることがで
きる。すなわち、位相ジッタを小さくし、かつ同期捕捉
時間を短くすることができる。
うに自然角周波数ωn を大きく設定しても、位相差が所
定の範囲内にない場合には、定電圧を電圧制御発振手段
に与えて該電圧制御発振器からの出力信号の位相を強制
的にシフトさせるので同期捕捉時間を短くすることがで
きる。すなわち、位相ジッタを小さくし、かつ同期捕捉
時間を短くすることができる。
【００１４】
【実施例】図１は、本発明のＰＬＬ回路の第１実施例を
示すブロック図である。
示すブロック図である。
【００１５】このＰＬＬ回路は、電圧制御発振器（ＶＣ
Ｏ）１３と、この電圧制御発振器１３からの出力信号を
分周する分周器１４と、入力信号と分周器１４からの出
力信号との位相を比較する位相比較器１１と、この位相
比較器１１からの出力信号を平滑するループフィルタ１
２と、入力信号と分周器１４からの出力信号との位相誤
差が所望の範囲内にあるか否かを判定する位相誤差判定
回路１５と、位相誤差判定回路１５からの出力に応じて
定電圧を出力する定電圧出力回路１６と、ループフィル
タ１２の出力と定電圧出力回路１６の出力のうちの一方
を選択して出力する選択回路１７とを有する。
Ｏ）１３と、この電圧制御発振器１３からの出力信号を
分周する分周器１４と、入力信号と分周器１４からの出
力信号との位相を比較する位相比較器１１と、この位相
比較器１１からの出力信号を平滑するループフィルタ１
２と、入力信号と分周器１４からの出力信号との位相誤
差が所望の範囲内にあるか否かを判定する位相誤差判定
回路１５と、位相誤差判定回路１５からの出力に応じて
定電圧を出力する定電圧出力回路１６と、ループフィル
タ１２の出力と定電圧出力回路１６の出力のうちの一方
を選択して出力する選択回路１７とを有する。
【００１６】本構成において、入力信号は、位相比較器
１１並びに位相誤差検出回路１５に入力される。位相比
較器１１では、入力信号と電圧制御発振器１３からの出
力信号を分周器１４にて分周した信号が入力され、両者
の位相差に応じた信号が出力される。そして、位相比較
器１１からの出力は、ループフィルタ１２を通して選択
回路１７に入力される。なお、ループフィルタ１２とし
ては、通常ラグフィルタ、ラグリードフィルタ、アクテ
ィブフィルタなどが用いられる。
１１並びに位相誤差検出回路１５に入力される。位相比
較器１１では、入力信号と電圧制御発振器１３からの出
力信号を分周器１４にて分周した信号が入力され、両者
の位相差に応じた信号が出力される。そして、位相比較
器１１からの出力は、ループフィルタ１２を通して選択
回路１７に入力される。なお、ループフィルタ１２とし
ては、通常ラグフィルタ、ラグリードフィルタ、アクテ
ィブフィルタなどが用いられる。
【００１７】一方、位相誤差検出回路１５には入力信号
と電圧制御発振器１３からの出力信号を分周器１４にて
分周した信号が入力され、入力信号に対して分周器１４
からの出力が所望の位相差の範囲内か、範囲外で遅れ位
相か、範囲外で進み位相か判定される。
と電圧制御発振器１３からの出力信号を分周器１４にて
分周した信号が入力され、入力信号に対して分周器１４
からの出力が所望の位相差の範囲内か、範囲外で遅れ位
相か、範囲外で進み位相か判定される。
【００１８】そして、遅れ位相の場合には、定電圧発生
回路１６から電圧制御発振器１３からの出力信号の周波
数が高くなるような電圧を発生し、進み位相の場合に
は、定電圧発生回路１６から電圧制御発振器１３からの
出力信号の周波数が低くなるような電圧を発生する。ま
た、位相差が所望の位相差の範囲内であれば、選択回路
１７はループフィルタ１２からの信号を出力するように
選択し、位相差が所望の位相差の範囲外であれば、選択
回路１７は、定電圧発生回路１６からの信号を出力する
ように選択する。
回路１６から電圧制御発振器１３からの出力信号の周波
数が高くなるような電圧を発生し、進み位相の場合に
は、定電圧発生回路１６から電圧制御発振器１３からの
出力信号の周波数が低くなるような電圧を発生する。ま
た、位相差が所望の位相差の範囲内であれば、選択回路
１７はループフィルタ１２からの信号を出力するように
選択し、位相差が所望の位相差の範囲外であれば、選択
回路１７は、定電圧発生回路１６からの信号を出力する
ように選択する。
【００１９】次に、本実施例の動作について、図２に示
すタイミングチャートを用いて説明する。
すタイミングチャートを用いて説明する。
【００２０】まず、入力信号に対して分周器出力が遅れ
位相の場合、入力信号と分周器出力の位相差が位相誤差
検出回路１５にて範囲外で遅れ位相と判定されると、定
電圧発生回路１６から電圧制御発振器１３からの出力信
号の周波数が高くなるような電圧（図２において、正電
圧）が発生し、選択回路１７を通して電圧制御発振器１
３に入力される。
位相の場合、入力信号と分周器出力の位相差が位相誤差
検出回路１５にて範囲外で遅れ位相と判定されると、定
電圧発生回路１６から電圧制御発振器１３からの出力信
号の周波数が高くなるような電圧（図２において、正電
圧）が発生し、選択回路１７を通して電圧制御発振器１
３に入力される。
【００２１】これにより、電圧制御発振器１３の出力は
周波数が高くなり、位相が進む。そして、入力信号と分
周器出力の位相差が位相誤差検出回路１５にて範囲外で
遅れ位相と判定されている間は、この状態を維持する。
また、入力信号と分周器出力の位相差が位相誤差検出回
路１５にて範囲内と判定されると、選択回路１７はルー
プフィルタ１２からの信号を選択して電圧制御発振器１
３に出力し、従来のＰＬＬ回路と同様の動作を行う。
周波数が高くなり、位相が進む。そして、入力信号と分
周器出力の位相差が位相誤差検出回路１５にて範囲外で
遅れ位相と判定されている間は、この状態を維持する。
また、入力信号と分周器出力の位相差が位相誤差検出回
路１５にて範囲内と判定されると、選択回路１７はルー
プフィルタ１２からの信号を選択して電圧制御発振器１
３に出力し、従来のＰＬＬ回路と同様の動作を行う。
【００２２】一方、入力信号に対して分周器出力が進み
位相の場合、入力信号と分周器出力の位相差が位相誤差
検出回路１５にて範囲外で進み位相と判定されると、定
電圧発生回路１６から電圧制御発振器１３からの出力信
号の周波数が低くなるような電圧（図２において、負電
圧）が発生し、選択回路１７を通して電圧制御発振器１
３に入力される。
位相の場合、入力信号と分周器出力の位相差が位相誤差
検出回路１５にて範囲外で進み位相と判定されると、定
電圧発生回路１６から電圧制御発振器１３からの出力信
号の周波数が低くなるような電圧（図２において、負電
圧）が発生し、選択回路１７を通して電圧制御発振器１
３に入力される。
【００２３】これにより、電圧制御発振器１３の出力は
周波数が低くなり、位相が遅れる。そして、入力信号と
分周器出力の位相差が位相誤差検出回路１５にて範囲外
で進み位相と判定されている間は、この状態を維持す
る。また、入力信号と分周器出力の位相差が位相誤差検
出回路１５にて範囲内と判定されると、選択回路１７は
ループフィルタ１２からの信号を選択して電圧制御発振
器１３に出力し、従来のＰＬＬ回路と同様の動作を行
う。
周波数が低くなり、位相が遅れる。そして、入力信号と
分周器出力の位相差が位相誤差検出回路１５にて範囲外
で進み位相と判定されている間は、この状態を維持す
る。また、入力信号と分周器出力の位相差が位相誤差検
出回路１５にて範囲内と判定されると、選択回路１７は
ループフィルタ１２からの信号を選択して電圧制御発振
器１３に出力し、従来のＰＬＬ回路と同様の動作を行
う。
【００２４】したがって、ＰＬＬ回路の位相ジッタを小
さくするために、自然角周波数を小さく設定しても、同
期捕捉時間を短くすることがでできる。
さくするために、自然角周波数を小さく設定しても、同
期捕捉時間を短くすることがでできる。
【００２５】図３は、本発明のＰＬＬ回路の第２実施例
を示すブロック図である。
を示すブロック図である。
【００２６】なお、図３において、上記第１実施例と同
様の要素については、同一符号を付している。
様の要素については、同一符号を付している。
【００２７】本実施例は、ループフィルタ１２の出力信
号と定電圧発生回路１６の出力信号とを加算手段１８に
て加算し、これを電圧制御発振器１３に入力する点が上
記第１実施例と異なる。
号と定電圧発生回路１６の出力信号とを加算手段１８に
て加算し、これを電圧制御発振器１３に入力する点が上
記第１実施例と異なる。
【００２８】本実施例において、位相誤差判定回路１５
により入力信号と分周器１４からの信号との位相差が所
定の範囲内の場合、定電圧発生回路１６からの出力電圧
をゼロに設定することにより、選択回路１７を設けるこ
となく、上記第１実施例と同様の作用効果が得られる。
により入力信号と分周器１４からの信号との位相差が所
定の範囲内の場合、定電圧発生回路１６からの出力電圧
をゼロに設定することにより、選択回路１７を設けるこ
となく、上記第１実施例と同様の作用効果が得られる。
【００２９】また、上記第１、第２実施例において、電
圧制御発振器１３からの出力を分周回路１４を通して位
相比較器１１および位相誤差判定回路１５に入力してい
るが、電圧制御発振器１３からの出力を直接位相比較器
１１および位相誤差判定回路１５に入力しても良い。
圧制御発振器１３からの出力を分周回路１４を通して位
相比較器１１および位相誤差判定回路１５に入力してい
るが、電圧制御発振器１３からの出力を直接位相比較器
１１および位相誤差判定回路１５に入力しても良い。
【００３０】また、位相誤差判定回路１５は、位相比較
器１１から出力される位相差信号を用いて判定を行うよ
うに構成しても良い。
器１１から出力される位相差信号を用いて判定を行うよ
うに構成しても良い。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
入力信号と電圧制御発振器出力または分周器を通した出
力との位相差が所定の範囲外の場合には、定電圧を電圧
制御発振器に強制的に入力するように構成したので、Ｐ
ＬＬ回路の位相ジッタを小さくするために、自然角周波
数を小さく設定しても、同期捕捉時間を短くすることが
できるという効果がある。
入力信号と電圧制御発振器出力または分周器を通した出
力との位相差が所定の範囲外の場合には、定電圧を電圧
制御発振器に強制的に入力するように構成したので、Ｐ
ＬＬ回路の位相ジッタを小さくするために、自然角周波
数を小さく設定しても、同期捕捉時間を短くすることが
できるという効果がある。
【図１】本発明の第１実施例を示すブロック図である。
【図２】上記第１実施例の動作を示すタイミングチャー
トである。
トである。
【図３】本発明の第２実施例を示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】ループフィルタのステップ応答の一例を示す説
明図である。
明図である。
【図６】ループフィルタのダンピング係数に対する規格
化雑音帯域幅を示す説明図である。
化雑音帯域幅を示す説明図である。
１１…位相比較器、 １２…ループフィルタ、 １３…電圧制御発振器、 １４…分周器、 １５…位相誤差判定回路、 １６…定電圧出力回路、 １７…選択回路、 １８…加算手段。
Claims (1)
- 【請求項１】 ２つの信号の位相を比較する位相比較手
段と；入力電圧に応じて出力周波数が可変である電圧制
御発振手段と；上記２つの信号の位相差が所定の範囲内
にあるかいなかを判定する位相誤差判定手段と；上記位
相誤差判定手段からの出力信号に応じて定電圧を発生す
る定電圧発生手段と；を有することを特徴とするＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167028A JPH08335934A (ja) | 1995-06-08 | 1995-06-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167028A JPH08335934A (ja) | 1995-06-08 | 1995-06-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335934A true JPH08335934A (ja) | 1996-12-17 |
Family
ID=15842058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7167028A Pending JPH08335934A (ja) | 1995-06-08 | 1995-06-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510119B1 (ko) * | 1997-05-21 | 2005-11-25 | 삼성전자주식회사 | 디지털 pll 회로와 그 방법 |
-
1995
- 1995-06-08 JP JP7167028A patent/JPH08335934A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510119B1 (ko) * | 1997-05-21 | 2005-11-25 | 삼성전자주식회사 | 디지털 pll 회로와 그 방법 |
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