JPH08335960A - ディジタル復調器 - Google Patents
ディジタル復調器Info
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- JPH08335960A JPH08335960A JP7141545A JP14154595A JPH08335960A JP H08335960 A JPH08335960 A JP H08335960A JP 7141545 A JP7141545 A JP 7141545A JP 14154595 A JP14154595 A JP 14154595A JP H08335960 A JPH08335960 A JP H08335960A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 ディジタル伝送分野に使用するディジタル復
調器において、Ｉ信号とＱ信号のレベル差を補正してビ
ット誤り率を小さくすることを目的とする。 【構成】 第一の乗算器２４の出力とＩ信号出力端子３
８の間と、第二の乗算器２５とＱ信号出力端子３９との
間に自動利得制御回路３３，３４を挿入すると共に、前
記Ｉ信号出力端子３８の出力と前記Ｑ信号出力端子３９
の出力をそれぞれ積分器３０，３１を介して比較器３２
の入力に接続し、この比較器３２の出力を前記自動利得
制御回路３３，３４の制御端子に接続した構成としたも
のである。従って、Ｉ，Ｑ信号のレベル制御ができるの
で、Ｉ，Ｑ信号レベルが互いに等しくなるように補正さ
れ、ビット誤り率を小さくすることができる。
調器において、Ｉ信号とＱ信号のレベル差を補正してビ
ット誤り率を小さくすることを目的とする。 【構成】 第一の乗算器２４の出力とＩ信号出力端子３
８の間と、第二の乗算器２５とＱ信号出力端子３９との
間に自動利得制御回路３３，３４を挿入すると共に、前
記Ｉ信号出力端子３８の出力と前記Ｑ信号出力端子３９
の出力をそれぞれ積分器３０，３１を介して比較器３２
の入力に接続し、この比較器３２の出力を前記自動利得
制御回路３３，３４の制御端子に接続した構成としたも
のである。従って、Ｉ，Ｑ信号のレベル制御ができるの
で、Ｉ，Ｑ信号レベルが互いに等しくなるように補正さ
れ、ビット誤り率を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送分野に
使用されるディジタル復調器に関するものである。
使用されるディジタル復調器に関するものである。
【０００２】
【従来の技術】以下、従来のディジタル復調器について
説明する。
説明する。
【０００３】従来のディジタル復調器は、図３に示すよ
うに入力端子１と、この入力端子１の信号が接続された
増幅器２と、この増幅器２の出力が接続された分配器３
と、この分配器３の一方の出力が一方の入力に接続され
た第一の乗算器４と、この第一の乗算器４の出力が接続
されたバッファ回路５と、このバッファ回路５の出力が
接続されたＩ信号出力端子６と、前記分配器３の他方の
出力が一方の入力に接続された第二の乗算器７と、この
第二の乗算器７の出力が接続されたバッファ回路８と、
このバッファ回路８の出力が接続されたＱ信号出力端子
９と、前記第一の乗算器４の出力と前記第二の乗算器７
の出力が各々入力されるキャリア再生装置であるコスタ
スループ１０と、このコスタスループ１０の出力が接続
されたループフィルタ１１と、このループフィルタ１１
の出力が接続された電圧制御発振器１２と、この電圧制
御発振器１２の出力が前記第一の乗算器４の他方の入力
に接続されると共に、この電圧制御発振器１２の出力と
前記第二の乗算器７の他方の入力との間にはπ／２位相
器１３が接続されていた。
うに入力端子１と、この入力端子１の信号が接続された
増幅器２と、この増幅器２の出力が接続された分配器３
と、この分配器３の一方の出力が一方の入力に接続され
た第一の乗算器４と、この第一の乗算器４の出力が接続
されたバッファ回路５と、このバッファ回路５の出力が
接続されたＩ信号出力端子６と、前記分配器３の他方の
出力が一方の入力に接続された第二の乗算器７と、この
第二の乗算器７の出力が接続されたバッファ回路８と、
このバッファ回路８の出力が接続されたＱ信号出力端子
９と、前記第一の乗算器４の出力と前記第二の乗算器７
の出力が各々入力されるキャリア再生装置であるコスタ
スループ１０と、このコスタスループ１０の出力が接続
されたループフィルタ１１と、このループフィルタ１１
の出力が接続された電圧制御発振器１２と、この電圧制
御発振器１２の出力が前記第一の乗算器４の他方の入力
に接続されると共に、この電圧制御発振器１２の出力と
前記第二の乗算器７の他方の入力との間にはπ／２位相
器１３が接続されていた。
【０００４】以下に従来のディジタル復調器の動作を説
明する。入力端子１から入力された信号は、分配器３を
通って、一方が第一の乗算器４へ、他方が第二の乗算器
７へ入力される。これらの乗算器４，７では、コスタス
ループ１０によって位相制御され、その出力は電圧制御
発振器１２の信号と乗算される。このとき、第二の乗算
器７側については、π／２の位相器１３を通った信号が
注入されるため、Ｉ信号出力端子６のＩ信号１４に対
し、出力端子９のＱ信号１５は、π／２位相差を持たせ
て出力することができる。これらのＩ信号１４、Ｑ信号
１５は、検出回路を通って処理されるわけであるが、こ
のときの検出能力の評価モードとして、一般にビット当
たりの誤り率による評価方法（以降ＢＥＲと記す）が用
いられている。
明する。入力端子１から入力された信号は、分配器３を
通って、一方が第一の乗算器４へ、他方が第二の乗算器
７へ入力される。これらの乗算器４，７では、コスタス
ループ１０によって位相制御され、その出力は電圧制御
発振器１２の信号と乗算される。このとき、第二の乗算
器７側については、π／２の位相器１３を通った信号が
注入されるため、Ｉ信号出力端子６のＩ信号１４に対
し、出力端子９のＱ信号１５は、π／２位相差を持たせ
て出力することができる。これらのＩ信号１４、Ｑ信号
１５は、検出回路を通って処理されるわけであるが、こ
のときの検出能力の評価モードとして、一般にビット当
たりの誤り率による評価方法（以降ＢＥＲと記す）が用
いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、各々の乗算器４，７に入力される
電圧制御発振器１２のレベル差及び、乗算器４，７自体
の特性差等によりＩ信号１４とＱ信号１５との間にレベ
ル差が生じる事がある。そうすると、Ｉ信号１４とＱ信
号１５のレベル差により、復調時のＢＥＲが劣化すると
いう問題があった。この詳細を図４を用いて説明する。
図４はＩ信号１４とＱ信号１５のレベル差とＣ／Ｎの固
定劣化との関係を示す。これは、ＱＰＳＫ変調の場合の
計算値であり、Ｑ信号１５に対して、Ｉ信号１４のレベ
ルを変えていったときのＣ／Ｎ固定劣化量を示してい
る。Ｃ／Ｎ固定劣化量は、レベル差１０％で、Ｃ／Ｎ固
定劣化量約１ｄＢ有り、Ｃ／Ｎ固定劣化の厳しいシステ
ムにおいては、重要な課題となっている。
うな従来の構成では、各々の乗算器４，７に入力される
電圧制御発振器１２のレベル差及び、乗算器４，７自体
の特性差等によりＩ信号１４とＱ信号１５との間にレベ
ル差が生じる事がある。そうすると、Ｉ信号１４とＱ信
号１５のレベル差により、復調時のＢＥＲが劣化すると
いう問題があった。この詳細を図４を用いて説明する。
図４はＩ信号１４とＱ信号１５のレベル差とＣ／Ｎの固
定劣化との関係を示す。これは、ＱＰＳＫ変調の場合の
計算値であり、Ｑ信号１５に対して、Ｉ信号１４のレベ
ルを変えていったときのＣ／Ｎ固定劣化量を示してい
る。Ｃ／Ｎ固定劣化量は、レベル差１０％で、Ｃ／Ｎ固
定劣化量約１ｄＢ有り、Ｃ／Ｎ固定劣化の厳しいシステ
ムにおいては、重要な課題となっている。
【０００６】本発明は、このような問題点を解決するも
ので、Ｉ信号と、Ｑ信号のレベル差を補正して、ビット
誤り率の低いディジタル復調器を提供することを目的と
するものである。
ので、Ｉ信号と、Ｑ信号のレベル差を補正して、ビット
誤り率の低いディジタル復調器を提供することを目的と
するものである。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のディジタル復調器は、第一の乗算器の出力と
Ｉ信号出力端子及び第二の乗算器とＱ信号出力端子との
間にそれぞれ自動利得制御回路を挿入すると共に、前記
Ｉ信号出力端子の信号と前記Ｑ信号出力端子の信号をそ
れぞれ積分器を介して比較器の入力に接続し、この比較
器の出力を前記自動利得制御回路の制御端子にそれぞれ
接続した構成としたものである。
に本発明のディジタル復調器は、第一の乗算器の出力と
Ｉ信号出力端子及び第二の乗算器とＱ信号出力端子との
間にそれぞれ自動利得制御回路を挿入すると共に、前記
Ｉ信号出力端子の信号と前記Ｑ信号出力端子の信号をそ
れぞれ積分器を介して比較器の入力に接続し、この比較
器の出力を前記自動利得制御回路の制御端子にそれぞれ
接続した構成としたものである。
【０００８】
【作用】この構成により、Ｉ信号出力端子に出力される
信号と、Ｑ信号出力端子に出力される信号が比較器で比
較されて、この比較器の出力でそれぞれの自動利得制御
回路の利得が制御されて、そのレベル差が補正されるの
で、ビット誤り率が低減する。
信号と、Ｑ信号出力端子に出力される信号が比較器で比
較されて、この比較器の出力でそれぞれの自動利得制御
回路の利得が制御されて、そのレベル差が補正されるの
で、ビット誤り率が低減する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は、本発明の一実施例におけるディジ
タル復調器のブロック図である。図１において、２１は
チューナであり、このチューナ２１は、５０ＭＨｚから
１２０ＭＨｚの信号を４４ＭＨｚに変換している。な
お、本実施例では、変調信号としてＱＰＳＫ変調を使用
している。２２は増幅器であり、１５ｄＢ程のゲインを
持っている。２３は分配器であり、信号を２波に分配し
ている。２４，２５の乗算器、２６はキャリア再生装置
であるコスタスループ、２７はループフィルタであり、
２８は電圧制御発振器である。２９はπ／２位相器であ
り、この位相器２９は、抵抗とコンデンサで構成されて
いる。３０，３１は積分器であり、Ｉ，Ｑ信号をＤＣレ
ベルに変換している。３２は比較器であり、３３，３４
は加算器で構成された自動利得制御回路である。また、
３５，３６はバッファ回路であり、３７は入力端子、３
８はＩ信号出力端子、３９はＱ信号出力端子である。そ
して、入力端子３７からＩ信号出力端子３８、Ｑ信号出
力端子３９までの回路はＩＣ４０に内蔵されている。そ
してこれらの各回路の接続は、入力端子３７と、この入
力端子３７の出力が接続された増幅器２２と、この増幅
器２２の出力が接続された分配器２３と、この分配器２
３の一方の出力が一方の入力に接続された第一の乗算器
２４と、この第一の乗算器２４の出力が一方の入力に接
続された自動利得制御回路３３と、この自動利得制御回
路３３の出力が接続されたバッファ回路３５と、このバ
ッファ回路３５の出力が接続されたＩ信号出力端子３８
と、前記分配器２３の他方の出力が一方の入力に接続さ
れた第二の乗算器２５と、この第二の乗算器２５の出力
が一方の入力に接続された自動利得制御回路３４と、こ
の自動利得制御回路３４の出力が接続されたバッファ回
路３６と、このバッファ回路３６の出力が接続されたＱ
信号出力端子３９と、前記自動利得制御回路３３，３４
の出力が各々入力されるキャリア再生装置であるコスタ
スループ２６と、このコスタスループ２６の出力が接続
されたループフィルタ２７と、このループフィルタ２７
の出力が接続された電圧制御発振器２８と、この電圧制
御発振器２８の出力が前記第一の乗算器２４の他方の入
力に接続されると共に、この電圧制御発振器２８の出力
と前記第二の乗算器２５の他方の入力との間にπ／２位
相器２９を接続している。またバッファ回路３５とバッ
ファ回路３６の出力をそれぞれ積分器３０，３１を介し
て比較器３２の入力に接続し、この比較器３２の出力を
前記自動利得制御回路３３，３４の他方の入力である制
御端子にそれぞれ接続した構成としたものである。
タル復調器のブロック図である。図１において、２１は
チューナであり、このチューナ２１は、５０ＭＨｚから
１２０ＭＨｚの信号を４４ＭＨｚに変換している。な
お、本実施例では、変調信号としてＱＰＳＫ変調を使用
している。２２は増幅器であり、１５ｄＢ程のゲインを
持っている。２３は分配器であり、信号を２波に分配し
ている。２４，２５の乗算器、２６はキャリア再生装置
であるコスタスループ、２７はループフィルタであり、
２８は電圧制御発振器である。２９はπ／２位相器であ
り、この位相器２９は、抵抗とコンデンサで構成されて
いる。３０，３１は積分器であり、Ｉ，Ｑ信号をＤＣレ
ベルに変換している。３２は比較器であり、３３，３４
は加算器で構成された自動利得制御回路である。また、
３５，３６はバッファ回路であり、３７は入力端子、３
８はＩ信号出力端子、３９はＱ信号出力端子である。そ
して、入力端子３７からＩ信号出力端子３８、Ｑ信号出
力端子３９までの回路はＩＣ４０に内蔵されている。そ
してこれらの各回路の接続は、入力端子３７と、この入
力端子３７の出力が接続された増幅器２２と、この増幅
器２２の出力が接続された分配器２３と、この分配器２
３の一方の出力が一方の入力に接続された第一の乗算器
２４と、この第一の乗算器２４の出力が一方の入力に接
続された自動利得制御回路３３と、この自動利得制御回
路３３の出力が接続されたバッファ回路３５と、このバ
ッファ回路３５の出力が接続されたＩ信号出力端子３８
と、前記分配器２３の他方の出力が一方の入力に接続さ
れた第二の乗算器２５と、この第二の乗算器２５の出力
が一方の入力に接続された自動利得制御回路３４と、こ
の自動利得制御回路３４の出力が接続されたバッファ回
路３６と、このバッファ回路３６の出力が接続されたＱ
信号出力端子３９と、前記自動利得制御回路３３，３４
の出力が各々入力されるキャリア再生装置であるコスタ
スループ２６と、このコスタスループ２６の出力が接続
されたループフィルタ２７と、このループフィルタ２７
の出力が接続された電圧制御発振器２８と、この電圧制
御発振器２８の出力が前記第一の乗算器２４の他方の入
力に接続されると共に、この電圧制御発振器２８の出力
と前記第二の乗算器２５の他方の入力との間にπ／２位
相器２９を接続している。またバッファ回路３５とバッ
ファ回路３６の出力をそれぞれ積分器３０，３１を介し
て比較器３２の入力に接続し、この比較器３２の出力を
前記自動利得制御回路３３，３４の他方の入力である制
御端子にそれぞれ接続した構成としたものである。
【００１１】以上のように構成されたディジタル復調器
について、以下にその動作を説明する。ＩＦの入力端子
３７から入力された信号は、ＩＦの増幅器２２を通って
分配器２３に注入される。分配器２３に注入された信号
は２波に分配されてそれぞれ第一の乗算器２４と、第二
の乗算器２５に入力される。この乗算器２４，２５で
は、コスタスループ２６で位相制御された電圧制御発振
器２８の信号が乗算される。この電圧制御発振器２８
は、ＩＦの周波数と同じ４４ＭＨｚで発振されている。
なお第二の乗算器２５側にはπ／２位相器２９を挿入し
ており、これにより、第一の乗算器２４と第二の乗算器
２５の出力信号は、π／２の位相差をもった信号が出力
されることとなる。この出力信号であるＩ，Ｑ信号は、
各々積分器３０，３１を通ってＤＣ信号に変換され、そ
のＤＣ信号レベルを比較する位相比較器３２に入力され
る。この位相比較器３２の出力は平衡出力となってお
り、一方が自動利得制御回路３３の制御入力端子に入力
されるとともに、反転された他方の出力は、自動利得制
御回路３４の制御入力端子へ注入され、レベルの制御を
行っている。この位相比較器３２を平衡出力にすること
により、より安定したレベル制御を実現している。
について、以下にその動作を説明する。ＩＦの入力端子
３７から入力された信号は、ＩＦの増幅器２２を通って
分配器２３に注入される。分配器２３に注入された信号
は２波に分配されてそれぞれ第一の乗算器２４と、第二
の乗算器２５に入力される。この乗算器２４，２５で
は、コスタスループ２６で位相制御された電圧制御発振
器２８の信号が乗算される。この電圧制御発振器２８
は、ＩＦの周波数と同じ４４ＭＨｚで発振されている。
なお第二の乗算器２５側にはπ／２位相器２９を挿入し
ており、これにより、第一の乗算器２４と第二の乗算器
２５の出力信号は、π／２の位相差をもった信号が出力
されることとなる。この出力信号であるＩ，Ｑ信号は、
各々積分器３０，３１を通ってＤＣ信号に変換され、そ
のＤＣ信号レベルを比較する位相比較器３２に入力され
る。この位相比較器３２の出力は平衡出力となってお
り、一方が自動利得制御回路３３の制御入力端子に入力
されるとともに、反転された他方の出力は、自動利得制
御回路３４の制御入力端子へ注入され、レベルの制御を
行っている。この位相比較器３２を平衡出力にすること
により、より安定したレベル制御を実現している。
【００１２】図２は、本発明の他の実施例におけるディ
ジタル復調器のブロック図である。本実施例においては
図２に示すように入力端子５１と、この入力端子５１の
信号が接続された増幅器５２と、この増幅器５２の出力
が接続された分配器５３と、この分配器５３の一方の出
力が一方の入力に接続された第一の乗算器５４と、この
第一の乗算器５４の出力が接続されたバッファ回路５５
と、このバッファ回路５５の出力が接続されたＩ信号出
力端子５６と、前記分配器５３の他方の出力が一方の入
力に接続された第二の乗算器５７と、この第二の乗算器
５７の出力が接続されたバッファ回路５８と、このバッ
ファ回路５８の出力が接続されたＱ信号出力端子５９
と、前記第一の乗算器５４の出力と前記第二の乗算器５
７の出力が各々入力されるコスタスループ６０と、この
コスタスループ６０の出力が接続されたループフィルタ
６１と、このループフィルタ６１の出力が接続された電
圧制御発振器６２と、この電圧制御発振器６２の出力が
前記第一の乗算器５４の他方の入力に接続されると共
に、電圧制御発振器６２の出力と前記第二の乗算器５７
の他方の入力との間にπ／２位相器６３が接続されてい
る。また、Ｉ信号出力端子５６の出力には４ｂｉｔのＡ
／Ｄコンバータ６４が接続され、その出力はＩ信号のデ
ィジタル出力端子６５に接続されるとともに、論理和回
路６６の入力に接続されている。この論理和回路６６の
出力は積分回路６７を介して、比較器６８の一方の入力
に接続されている。一方Ｑ信号の出力端子５９の出力も
同様に４ｂｉｔのＡ／Ｄコンバータ６９に接続され、そ
の出力はＱ信号のディジタル出力端子７０に接続される
とともに、論理和回路７１に接続されている。この論理
和回路７１の出力は積分回路７２を介して前記比較器６
８の他方の入力に接続されている。そして、この比較器
６８の出力は前記Ａ／Ｄコンバータ６９の基準入力端子
に接続されている。
ジタル復調器のブロック図である。本実施例においては
図２に示すように入力端子５１と、この入力端子５１の
信号が接続された増幅器５２と、この増幅器５２の出力
が接続された分配器５３と、この分配器５３の一方の出
力が一方の入力に接続された第一の乗算器５４と、この
第一の乗算器５４の出力が接続されたバッファ回路５５
と、このバッファ回路５５の出力が接続されたＩ信号出
力端子５６と、前記分配器５３の他方の出力が一方の入
力に接続された第二の乗算器５７と、この第二の乗算器
５７の出力が接続されたバッファ回路５８と、このバッ
ファ回路５８の出力が接続されたＱ信号出力端子５９
と、前記第一の乗算器５４の出力と前記第二の乗算器５
７の出力が各々入力されるコスタスループ６０と、この
コスタスループ６０の出力が接続されたループフィルタ
６１と、このループフィルタ６１の出力が接続された電
圧制御発振器６２と、この電圧制御発振器６２の出力が
前記第一の乗算器５４の他方の入力に接続されると共
に、電圧制御発振器６２の出力と前記第二の乗算器５７
の他方の入力との間にπ／２位相器６３が接続されてい
る。また、Ｉ信号出力端子５６の出力には４ｂｉｔのＡ
／Ｄコンバータ６４が接続され、その出力はＩ信号のデ
ィジタル出力端子６５に接続されるとともに、論理和回
路６６の入力に接続されている。この論理和回路６６の
出力は積分回路６７を介して、比較器６８の一方の入力
に接続されている。一方Ｑ信号の出力端子５９の出力も
同様に４ｂｉｔのＡ／Ｄコンバータ６９に接続され、そ
の出力はＱ信号のディジタル出力端子７０に接続される
とともに、論理和回路７１に接続されている。この論理
和回路７１の出力は積分回路７２を介して前記比較器６
８の他方の入力に接続されている。そして、この比較器
６８の出力は前記Ａ／Ｄコンバータ６９の基準入力端子
に接続されている。
【００１３】以上のように構成されたディジタル復調器
について、以下にその動作を説明する。第一の実施例と
同様に出力されたＩ，Ｑ信号を４ｂｉｔＡ／Ｄコンバー
タ６４，６９を用いて、ディジタル信号に変換される。
このＡ／Ｄコンバータ６４，６９の出力の上位２ｂｉｔ
をロジックＩＣで構成された論理和回路６６，７１を用
いて論理和をとる。この信号を積分器６７，７２を通し
て、それぞれＤＣ電圧に変換されて、比較器６８に入力
される。この比較器６８の出力はＩ信号または、Ｑ信号
側のＡ／Ｄコンバータの基準端子に接続することによ
り、自動利得制御回路が構成される。
について、以下にその動作を説明する。第一の実施例と
同様に出力されたＩ，Ｑ信号を４ｂｉｔＡ／Ｄコンバー
タ６４，６９を用いて、ディジタル信号に変換される。
このＡ／Ｄコンバータ６４，６９の出力の上位２ｂｉｔ
をロジックＩＣで構成された論理和回路６６，７１を用
いて論理和をとる。この信号を積分器６７，７２を通し
て、それぞれＤＣ電圧に変換されて、比較器６８に入力
される。この比較器６８の出力はＩ信号または、Ｑ信号
側のＡ／Ｄコンバータの基準端子に接続することによ
り、自動利得制御回路が構成される。
【００１４】以上のように本実施例によれば、Ｉ，Ｑ信
号のレベル制御ができるので、Ｉ，Ｑ信号レベルが等し
くなるように補正でき、ビット誤り率を低くすることが
できる。
号のレベル制御ができるので、Ｉ，Ｑ信号レベルが等し
くなるように補正でき、ビット誤り率を低くすることが
できる。
【００１５】なお、本実施例では、変調方式をＱＰＳＫ
変調としたが、ＱＡＭ，ＱＰＲ変調等の直交位相変調方
式であれば、同様な効果が得られる。
変調としたが、ＱＡＭ，ＱＰＲ変調等の直交位相変調方
式であれば、同様な効果が得られる。
【００１６】なお、図１の第一の実施例において比較器
３２の出力を平衡出力では無く、不平衡出力としても同
様な効果が得られる。なお、図２の第二の実施例におい
ても比較器６８の出力を不平衡出力ではなく、平衡出力
にしても同様な効果が得られる。また、Ａ／Ｄコンバー
タ６５，６９には、４ｂｉｔのＤ／Ａコンバータを使用
しているが、他のｂｉｔのＤ／Ａコンバータでも同様な
効果が得られる。
３２の出力を平衡出力では無く、不平衡出力としても同
様な効果が得られる。なお、図２の第二の実施例におい
ても比較器６８の出力を不平衡出力ではなく、平衡出力
にしても同様な効果が得られる。また、Ａ／Ｄコンバー
タ６５，６９には、４ｂｉｔのＤ／Ａコンバータを使用
しているが、他のｂｉｔのＤ／Ａコンバータでも同様な
効果が得られる。
【００１７】
【発明の効果】以上のように本発明によるディジタル復
調器は、第一の乗算器の出力とＩ信号出力端子及び第二
の乗算器とＱ信号出力端子との間にそれぞれ自動利得制
御回路を挿入すると共に、前記Ｉ信号出力端子の信号と
前記Ｑ信号出力端子の信号をそれぞれ積分器を介して比
較器の入力に接続し、この比較器の出力を前記自動利得
制御回路の制御端子にそれぞれ接続した構成としたもの
である。従って、Ｉ信号出力端子に出力される信号と、
Ｑ信号出力端子に出力される信号が比較器で比較され
て、この比較器の出力でそれぞれの自動利得制御回路の
利得が制御されて、そのレベル差が補正されるので、ビ
ット誤り率が低減する。
調器は、第一の乗算器の出力とＩ信号出力端子及び第二
の乗算器とＱ信号出力端子との間にそれぞれ自動利得制
御回路を挿入すると共に、前記Ｉ信号出力端子の信号と
前記Ｑ信号出力端子の信号をそれぞれ積分器を介して比
較器の入力に接続し、この比較器の出力を前記自動利得
制御回路の制御端子にそれぞれ接続した構成としたもの
である。従って、Ｉ信号出力端子に出力される信号と、
Ｑ信号出力端子に出力される信号が比較器で比較され
て、この比較器の出力でそれぞれの自動利得制御回路の
利得が制御されて、そのレベル差が補正されるので、ビ
ット誤り率が低減する。
【図１】本発明の第一の実施例によるディジタル復調器
のブロック図
のブロック図
【図２】本発明の第二の実施例によるディジタル復調器
のブロック図
のブロック図
【図３】従来のディジタル復調器のブロック図
【図４】Ｉ信号、Ｑ信号のレベル差とＣ／Ｎの固定劣化
量の計算値を示す特性図
量の計算値を示す特性図
２２ 増幅器 ２３ 分配器 ２４ 第一の乗算器 ２５ 第二の乗算器 ２６ コスタスループ ２７ ループフィルタ ２８ 電圧制御発振器 ２９ π／２位相器 ３０ 積分器 ３１ 積分器 ３２ 比較器 ３３ 自動利得制御回路 ３４ 自動利得制御回路 ３５ バッファ回路 ３６ バッファ回路 ３７ 入力端子 ３８ Ｉ信号出力端子 ３９ Ｑ信号出力端子
Claims (2)
- 【請求項１】 入力端子と、この入力端子の信号が供給
される分配器と、この分配器の一方の出力が一方の入力
に接続された第一の乗算器と、この第一の乗算器の出力
が供給されるＩ信号出力端子と、前記分配器の他方の出
力が一方の入力に接続された第二の乗算器と、この第二
の乗算器の出力が供給されるＱ信号出力端子と、前記Ｉ
信号出力端子と前記Ｑ信号出力端子の出力が各々入力さ
れるキャリア再生装置と、このキャリア再生装置の出力
が接続されたループフィルタと、このループフィルタの
出力が接続された電圧制御発振器と、この電圧制御発振
器の出力が前記第一の乗算器の他方の入力に接続される
と共に、この電圧制御発振器の出力と前記第二の乗算器
の他方の入力との間にπ／２位相器を備え、前記第一の
乗算器の出力と前記Ｉ信号出力端子及び前記第二の乗算
器と前記Ｑ信号出力端子との間にそれぞれ自動利得制御
回路を挿入すると共に、前記Ｉ信号出力端子の信号と前
記Ｑ信号出力端子の信号をそれぞれ積分器を介して比較
器の入力に接続し、この比較器の出力を前記自動利得制
御回路の制御端子にそれぞれ接続したディジタル復調
器。 - 【請求項２】 入力端子と、この入力端子の信号が供給
される分配器と、この分配器の一方の出力が一方の入力
に接続された第一の乗算器と、この第一の乗算器の出力
が供給される第一のＡ／Ｄコンバータと、この第一のＡ
／Ｄコンバータの出力が供給される第一の積分器と、前
記分配器の他方の出力が一方の入力に接続される第二の
乗算器と、この第二の乗算器の出力が供給される第二の
Ａ／Ｄコンバータと、この第二のＡ／Ｄコンバータの出
力が供給される第二の積分器と、この第二の積分器の出
力と前記第一の積分器の出力を比較し、その比較結果を
前記第一のＡ／Ｄコンバータあるいは、第二のＡ／Ｄコ
ンバータにフィードバックする比較器と、前記第一の乗
算器の出力と前記第二の乗算器の出力が各々入力される
キャリア再生装置と、このキャリア再生装置の出力が接
続されたループフィルタと、このループフィルタの出力
が接続された電圧制御発振器と、この電圧制御発振器の
出力が前記第一の乗算器の他方の入力に接続されると共
に、この電圧制御発振器の出力と前記第二の乗算器の他
方の入力との間に設けられたπ／２位相器と、前記第一
のＡ／Ｄコンバータの出力が接続されたＩ信号出力端子
と、前記第二のＡ／Ｄコンバータの出力が接続されたＱ
信号出力端子とを備えたディジタル復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141545A JPH08335960A (ja) | 1995-06-08 | 1995-06-08 | ディジタル復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141545A JPH08335960A (ja) | 1995-06-08 | 1995-06-08 | ディジタル復調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335960A true JPH08335960A (ja) | 1996-12-17 |
Family
ID=15294467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141545A Pending JPH08335960A (ja) | 1995-06-08 | 1995-06-08 | ディジタル復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335960A (ja) |
-
1995
- 1995-06-08 JP JP7141545A patent/JPH08335960A/ja active Pending
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