JPH08336114A - 画像処理装置のライン変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 放送方式の違いによる画素構成の違いをブロ
ック単位で変換する画像処理装置のライン変換回路に関
し、簡易な構成で変換スピ−ドの高速化を図ることを目
的とする。 【構成】 画素ブロックを構成する各ラインの画素デ−
タをライン毎に交互に一時的に格納する第１および第２
のラインバッファと、格納した画素デ−タに対する画像
メモリ上でのラインアドレスに応じて決まるライン変換
のための演算係数を設定する演算係数設定手段と、一方
のラインバッファに画素データが書き込まれるのと同時
に他方のラインバッファの相当する位置の画素デ−タを
読み出して両ラインバッファの各々の画素データに対す
る演算係数を用いて演算する演算手段と、演算手段で生
成された画素データをブロック単位で画像メモリに格納
するためのアドレス信号を発生するメモリアドレス生成
手段とを設けてなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データをブロック
単位で処理する画像処理装置において、画像デ−タの送
り側と受け側の放送方式の違いによる画素構成の違い
を、ブロック単位で変換するライン変換回路に関する。

【０００２】

【従来の技術】一般に、例えばＮＴＳＣ方式の画素構成
の画像データをＰＡＬ方式で表示する場合、図２３に示
すように、画像メモリ上のデータを変えることなく、画
像メモリから隣り合う２ラインの画素を読み出し、直線
補間により演算して出力する。ＰＡＬ方式からＮＴＳＣ
方式に変換する場合も同様である。図２４は、ＮＴＳＣ
方式のラインＡ〜ＥとＰＡＬ方式のラインａ〜ｆとの間
でライン変換するための演算回路における演算式を示
す。

【０００３】しかし、ＮＴＳＣ方式の画素構成の画像デ
ータをＰＡＬ方式の画素構成の画像データに変換する場
合は、ライン数が増える変換であるため、ＮＴＳＣ方式
の原画データが変換後のデータに埋められてしまうた
め、同一メモリ上での変換は困難である。そこで、図２
５に示すように、演算回路の前段に２ライン分のライン
バッファを設け、このラインバッファの２ライン間で演
算を行い、その結果をＰＡＬ方式の画像メモリに書き込
む。なお、ＰＡＬ方式からＮＴＳＣ方式への変換はライ
ン数が減る変換であるため、原画データが消されること
がないので同一メモリ上での変換が可能である。

【０００４】ところで、例えばカラ−静止画像符号化標
準であるＪＰＥＧのブロックインターリーブ方式のよう
に、画像デ−タをブロック（複数ｍ×ｎ画素）単位で扱
い、しかも輝度Ｙ、色差ＣＢ，ＣＲ（ＹＵＶコンポーネ
ントの場合）の各成分別に時間的に交互に処理するよう
な画像処理装置では、ＮＴＳＣ方式とＰＡＬ方式との間
で画素構成の変換を行う場合、１マクロブロックライン
分のブロック／ライン変換用のブロックバッファが必要
である。図２６に、「Ｙ：Ｕ：Ｖ＝２：１：１」ブロッ
クインターリーブ方式のＮＴＳＣデ−タをＰＡＬデ−タ
に変換する場合の構成を示す。

【０００５】

【発明が解決しようとする課題】しかし、図２６に示す
従来の構成では、ＪＰＥＧコ−デックで復号した画像デ
ータを、画素構成を変換して画像メモリ上に展開するよ
うな場合、１マクロブロックライン分の大容量のブロッ
クバッファを必要とするため、装置のコストアップの要
因となり好ましくない。

【０００６】しかも、１マクロブロックライン分のデー
タが揃うまで変換することができないため、データ処理
のスループットが低下し、変換スピードが要求されるア
プリケーションでは適用できない。この不都合を解決す
るためにデュアルポートバッファ等を使用すると、装置
にかかるコストがさらに上昇するなどの不都合が生ず
る。

【０００７】本発明の目的は、ブロック単位で画像デ−
タを処理する際に、放送方式の違いによるライン変換を
簡易な構成で実現すると共に、変換スピ−ドの高速化を
図ることが可能なライン変換回路を提供することにあ
る。

【０００８】

【課題を解決するための手段】本願の第１の発明に係る
画像処理装置のライン変換回路は、複数ｍ×ｎ画素の画
素デ−タからなる画素ブロック単位で映像信号の成分別
に水平方向に連続して画像デ−タの処理を行い画像メモ
リに格納する画像処理装置において、画素ブロックを構
成する各ラインの画素デ−タをライン毎に交互に一時的
に格納する第１および第２のラインバッファと、ライン
バッファに格納した画素デ−タに対する画像メモリ上で
のラインアドレスに応じて決まるライン変換のための演
算係数を設定する演算係数設定手段と、第１および第２
のラインバッファの一方のラインバッファに画素データ
が書き込まれるのと同時に他方のラインバッファの相当
する位置の画素デ−タを読み出して第１および第２のラ
インバッファの各々の画素データに対する演算係数を用
いて演算する演算手段と、演算手段で生成された画素デ
ータをブロック単位で画像メモリに格納するためのアド
レス信号を発生するメモリアドレス生成手段とを設けて
なる。

【０００９】本願の第２の発明に係る画像処理装置のラ
イン変換回路は、複数ｍ×ｎ画素の画素デ−タからなる
画素ブロック単位で映像信号の成分別に水平方向と垂直
方向に交互に画像デ−タの処理を行い画像メモリに格納
する画像処理装置において、画素ブロックを構成する各
ラインの画素デ−タをライン毎に交互に一時的に格納す
る第１および第２のラインバッファと、ラインバッファ
に格納した画素デ−タに対する画像メモリ上でのライン
アドレスに応じて決まるライン変換のための演算係数を
設定する演算係数設定手段と、ブロック単位で演算係数
設定手段のポイント値を保持するポインタバッファと、
第１および第２のラインバッファの一方のラインバッフ
ァに画素データが書き込まれるのと同時に他方のライン
バッファの相当する位置の画素デ−タを読み出して第１
および第２のラインバッファの各々の画素データに対す
る演算係数を用いて演算する演算手段と、演算手段で生
成された画素データをブロック単位で画像メモリに格納
するためのアドレス信号を発生するメモリアドレス生成
手段とを設けてなる。

【００１０】

【作用】本願発明の構成によれば、例えばＪＰＥＧコー
デック等のように、成分（例えばＹ，ＣＢ，ＣＲ）別、
かつブロック（例えば８×８画素）単位で画像データが
順次出力されるような場合、最初のブロックを構成する
１ライン（８画素）が第１のラインバッファに書き込ま
れ、次の１ライン（８画素）が第２のラインバッファに
書き込まれると同時に、第１のラインバッファの相当す
るアドレスの画素データを読み出し、予め演算係数設定
手段により設定された各々の画素に対する演算係数との
演算を行うことにより、ライン数変換後の画素データを
生成し、画像メモリに格納する。

【００１１】これにより、従来のように１マクロブロッ
クライン分の大容量のブロックバッファを必要とせず、
最小限のラインバッファのみの構成でライン変換を行う
ことができる。しかも、データの流れを止めることなく
連続して変換処理することができるため、変換における
スループットの低下もない。

【００１２】加えて、本願の第２の発明の構成によれ
ば、例えばＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブロ
ックインターリーブ方式のように、水平方向と垂直方向
のブロックが交互に処理されるような場合のライン変換
も可能である。

【００１３】

【実施例】図１は、本発明による画像処理装置のライン
変換回路の第１の実施例を示すブロック図である。本実
施例は、ＪＰＥＧのブロックインターリーブ方式による
画像データをデコードするＪＰＥＧコーデック１、切り
換えスイッチ２、第１および第２のラインバッファ３お
よび４、ラインバッファ３および４への書き込みおよび
読み出しアドレスの生成を行うラインバッファ・アドレ
スカウンタ５、ＪＰＥＧコーデック１からデータの読み
出し／書き込みを行うためのＲ／Ｗクロックの生成を行
うＲ／Ｗクロック生成部６、演算係数の設定等を行う演
算係数レジスタ制御部７、演算回路８、第１のラインバ
ッファ３に対応する演算係数レジスタ９、第２のライン
バッファ４に対応する演算係数レジスタ１０を備え、演
算回路８の出力がメモリアドレス生成部１１の制御のも
とに画像メモリ１２に格納される構成となっている。

【００１４】次に、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：
１」ブロックインターリーブ方式のデータをデコードし
て得られるＮＴＳＣ方式の画像データを、本実施例の構
成によるライン変換回路の入力としてＰＡＬ方式の画素
構成の画像デ−タに変換する場合の動作について説明す
る。

【００１５】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：１」ブ
ロックインターリーブ方式のデータは、図２に示すよう
に、１マクロブロックがＹ０，Ｙ１，ＣＢ，ＣＲの４つ
の成分ブロックから構成され、各成分ブロックは８×８
画素（８ライン×８ドット）から構成される。説明の便
宜のためにＹ０ブロック内の各ラインにＹ０Ｌ０〜Ｙ０
Ｌ７、Ｙ１ブロックの各ラインにＹ１Ｌ０〜Ｙ１Ｌ７、
ＣＢブロックの各ラインにＣＢＬ０〜ＣＢＬ７、ＣＲブ
ロックの各ラインにＣＲＬ０〜ＣＲＬ７という符号を付
ける。また、各ライン内の水平方向の画素には順にＨ０
〜Ｈ７という符号を付ける。

【００１６】初期状態では演算係数レジスタ制御部７内
の演算係数レジスタポインタ、ラインバッファ・アドレ
スカウンタ５は共にゼロとなっている。また、切り換え
スイッチ２はラインバッファ３側に接続されている。以
後、次の手順でライン変換動作を行う。

【００１７】まず、Ｒ／Ｗクロック生成部６からＪＰＥ
Ｇコーデック１に対し、復号された画像データの１バイ
トの読み出しクロックを出力する（手順１）。次いで、
ＪＰＥＧコーデック１から読み出されたラインＹ０Ｌ０
内の画素データＨ０をラインバッファ３のアドレス０に
書き込む。以後、順次同様の動作を繰り返し、ラインＹ
０Ｌ０内の画素デ−タＨ１〜Ｈ７をラインバッファ３の
アドレス１〜７に書き込む。こうしてＹ０ブロックの１
ラインＹ０Ｌ０内の画素デ−タＨ０〜Ｈ７のラインバッ
ファ３への書き込みを終了する。この段階でラインバッ
ファ・アドレスカウンタ５のカウント値は７から０に、
演算係数レジスタ９および１０のポインタのポイント値
は０となっている（手順２）。

【００１８】演算係数レジスタ９および１０のポイント
値が０のとき、ラインバッファ３に書き込まれたデータ
は、演算回路８で演算を行わないでそのまま読み出す。
これが最初の出力ラインＹ０ＰＬ０となる（手順３）。
以上の動作を図３に示す。

【００１９】次いで、図４に示すように、切り換えスイ
ッチ２をラインバッファ４側に切り換え、前述の手順１
〜２と同様にラインバッファ４のアドレス０に次のライ
ンＹ０Ｌ１の画素データＨ０を書き込む。同時にライン
バッファ３のアドレス０のデータであるラインＹ０Ｌ０
の画素デ−タＨ０（以下、デ−タＹ０Ｌ０−Ｈ０、とい
う）を読み出し、それぞれのデータを演算回路８に入力
する（手順４）。

【００２０】演算回路８では、演算係数レジスタ９およ
び１０のポインタは０であるので、演算係数レジスタ９
のレジスタ０にある係数Ａ０が読み出され、手順４で得
られたデータＹ０Ｌ０−Ｈ０と乗算を取り、デ−タＹ０
Ｌ０−Ｈ０ａを生成する。一方、手順４で得られたデー
タＹ０Ｌ１−Ｈ０は、演算係数レジスタ１０のレジスタ
０にある係数Ｂ０と乗算を取り、デ−タＹ０Ｌ１−Ｈ０
ａを生成する。そして演算結果であるデ−タＹ０Ｌ０−
Ｈ０ａとデ−タＹ１Ｌ０−Ｈ０ａとを加算して出力デ−
タＹ０ＰＬ１−Ｈ０を生成する（手順５）。

【００２１】次いで、手順４の動作を繰り返し、ライン
Ｙ０Ｌ１の画素デ−タＨ１〜Ｈ７をラインバッファ４の
アドレス１〜７に書き込むと同時に、ラインバッファ３
のアドレス１〜７のデ−タＹ０Ｌ０−Ｈ１〜Ｈ７を読み
出し、演算回路８で手順５と同様の演算を行い出力デー
タＹ０ＰＬ１−Ｈ１〜Ｈ７を生成し、出力ラインＹ０Ｐ
Ｌ１を出力する（手順６）。

【００２２】次いで、図５に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが１になり、
ラインバッファ・アドレスカウンタ５のカウント値が７
から０になる。そして、手順２〜４と同様にラインＹ０
Ｌ２の画素デ−タＨ０〜Ｈ７をラインバッファ３に書き
込み、出力ラインＹ０ＰＬ２を出力する（手順７）。

【００２３】次いで、図６に示すように、切り換えスイ
ッチ２がラインバッファ４側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが２になる。
そして、手順２〜４と同様にラインＹ０Ｌ３の画素デ−
タＨ０〜Ｈ７をラインバッファ４に書き込み、出力ライ
ンＹ０ＰＬ３を出力する（手順８）。

【００２４】次いで、図７に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが３になる。
そして、手順２〜４と同様にラインＹ０Ｌ４の画素デ−
タＨ０〜Ｈ７をラインバッファ３に書き込み、出力ライ
ンＹ０ＰＬ４を出力する（手順９）。

【００２５】次いで、図８に示すように、切り換えスイ
ッチ２がラインバッファ４側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが４になる。
そして、手順２〜４と同様にラインＹ０Ｌ５の画素デ−
タＨ０〜Ｈ７をラインバッファ４に書き込み、出力ライ
ンＹ０ＰＬ５を出力する（手順１０）。

【００２６】ここで、演算係数レジスタ制御部７の演算
係数レジスタポインタが０に戻るので、図９に示すよう
に、手順３と同様に手順１０で書き込んだラインＹ０Ｌ
５の画素デ−タを読み出し、演算回路８で演算を行わな
いで出力する。これが出力ラインＹ０ＰＬ６となる（手
順１１）。

【００２７】この時点で、前述した図２４に示す演算の
全てが終了したことになる。以後はこの繰り返しとな
る。しかし、１ブロックのラインデータは、まだライン
Ｙ０Ｌ６とラインＹ０Ｌ７とが残っているので、次に、
これを使ってライン数変換を行う。

【００２８】まず、図１０に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、ラインＹ０Ｌ
６の画素デ−タをラインバッファ３に書き込むと同時
に、ラインバッファ４からラインＹ０Ｌ５の画素データ
を読み出し、演算係数レジスタ９および１０のレジスタ
０で示される演算係数Ａ０，Ｂ０を用いて演算回路８で
演算を行い、出力ラインＹ０ＰＬ７を出力する（手順１
２）。

【００２９】次いで、図１１に示すように、切り換えス
イッチ２がラインバッファ４側に設定され、演算係数レ
ジスタ制御部７の演算係数レジスタポインタが１にな
る。そして、ラインＹ０Ｌ７の画素デ−タをラインバッ
ファ４に書き込むと同時に、ラインバッファ３からライ
ンＹ０Ｌ６の画素データを読み出し、演算係数レジスタ
９および１０のレジスタ１で示される演算係数Ａ１，Ｂ
１を用いて演算回路８で演算を行いラインＹ０ＰＬ８を
出力する（手順１３）。

【００３０】以上で、図２に示すＹ０ブロックのライン
変換が終了する。この時点でラインバッファ・アドレス
カウンタ５のカウント値は８にセットされ、演算係数レ
ジスタポインタは０にリセットされる。また、切り換え
スイッチ２はラインバッファ３側に切り換えられる。

【００３１】以後、Ｙ１ブロック、ＣＢブロック、ＣＲ
ブロックのそれぞれに対して手順１〜１３と同様の処理
を行うことによって、変換後の出力ラインＹ１ＰＬ０〜
Ｙ１ＰＬ７、出力ラインＣＢＰＬ０〜ＣＢＰＬ７および
出力ラインＣＲＰＬ０〜ＣＲＰＬ７を順次生成し出力す
る。

【００３２】ラインバッファ・アドレスカウンタ５は１
ブロックの処理ごとに８づつインクリメントされるた
め、この１マクロブロックの処理が終了した時点では、
その値は３２となっている。すなわち、ラインバッファ
・アドレスカウンタ５の値は１ブロックごとに８づつ、
１マクロブロックでは３２づつカウントアップされ、演
算係数レジスタポインタは０〜４をループカウントする
（ＮＴＳＣ方式からＰＡＬ方式へ変換する場合）。

【００３３】このようにして、ＪＰＥＧコーデック１よ
り読み出された１マクロブロックラインの画像データの
変換が終了すると、演算係数レジスタポインタの値（こ
の場合は３）をレジスタの一部にあるポインタバッファ
（図示せず）に保存する。この時点で、ラインバッファ
４は第１マクロブロックラインを構成する各ブロックの
変換前の最下位ラインＬ７のデータが残されていること
になる。

【００３４】次に、第２マクロブロックラインのデータ
を変換する場合は次のような動作を行う。まず、演算係
数レジスタポインタにポインタバッファに保存した値を
読み出してセットする。次に、ＪＰＥＧコーデック１か
ら第２マクロブロックラインの最初のマクロブロックの
ラインＹ０Ｌ０の画素デ−タＨ０〜Ｈ７を読み出し、ラ
インバッファ３に書き込む。これに並行してラインバッ
ファ４に格納されているアドレス０〜７の画素データを
順次読み出し、各々のデータに対して前述した演算係数
レジスタポインタ（ここでは３）の示すレジスタにセッ
トされた係数Ａ３，Ｂ３を用いて演算を行い、ラインＹ
０ＰＬ９を生成する（手順１４）。

【００３５】次に、第２マクロブロックラインの次のラ
インＹ０Ｌ１の画素デ−タＨ０〜Ｈ７をラインバッファ
３に書き込むと同時に、ラインバッファ４のデータＹ０
Ｌ０−Ｈ０〜Ｈ７を読み出し、演算係数レジスタ９およ
び１０に格納された係数Ａ４およびＢ４を使って演算を
行いラインＹ０ＰＬ１０を出力する（手順１５）。

【００３６】以後、手順１〜１３と同様の処理を行い、
ライン変換を実行する。各ブロックの変換が終わる度
に、ポインタバッファの値を再度演算係数レジスタポイ
ンタにセットし、次のブロックの処理にかかる。こうし
て、第２マクロブロックラインの変換がすべて終了する
と、第３マクロブロックライン、第４マクロブロックラ
イン、…、というようにＪＰＥＧコーデック１のデータ
フォーマットに従って順次変換処理を行って行く。これ
によりブロック単位でのライン変換処理が終了する。

【００３７】次に、本発明による画像処理装置のライン
変換回路の第２の実施例について説明する。本実施例
は、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」のブロック
インターリーブ方式のように、ライン方向のサンプリン
グ比率が異なるブロック（１つの画像を構成するブロッ
ク数が異なるブロック）が混在して入力されるような場
合の実施例である。

【００３８】図１２は、本発明の第２の実施例を示すブ
ロック図で、ＪＰＥＧコーデック２１、切り換えスイッ
チ２２、第１および第２のラインバッファ２３および２
４、ラインバッファ２３および２４への書き込みおよび
読み出しアドレスの生成を行うラインバッファ・アドレ
スカウンタ２５、ＪＰＥＧコーデック２１からデータの
読み出し／書き込みを行うためのＲ／Ｗクロックの生成
を行うＲ／Ｗクロック生成部２６、演算係数の設定等を
行う演算係数レジスタ制御部２７、演算回路２８、第１
のラインバッファ２３に対応する第１の演算係数レジス
タ２９、第２のラインバッファ４に対応する第２の演算
係数レジスタ３０、演算係数レジスタ２９および３０の
ポインタの値を保持しておくためのポインタバッファ３
１を備え、演算回路２８の出力がメモリアドレス生成部
３２の制御のもとに画像メモリ３３に格納される構成と
なっている。

【００３９】次に、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：
１」ブロックインターリーブ方式のデータを復号して得
られるＮＴＳＣ方式の画像デ−タを、本実施例の構成に
よるライン変換回路の入力としてＰＡＬフォーマットの
画素構成に変換する場合の動作について説明する。

【００４０】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブ
ロックインターリーブ方式のデータは、図１３に示すよ
うに、１マクロブロックがＹ０，Ｙ１，Ｙ２，Ｙ３，Ｃ
Ｂ，ＣＲの６つの成分ブロックから構成され、各成分ブ
ロックは８×８画素（８ライン×８ドット）から構成さ
れる。説明の便宜のためにＹ０ブロック内の各ラインに
Ｙ０Ｌ０〜Ｙ０Ｌ７、Ｙ１ブロックの各ラインにＹ１Ｌ
０〜Ｙ１Ｌ７、Ｙ２ブロックの各ラインにＹ２Ｌ０〜Ｙ
２Ｌ７、Ｙ３ブロックの各ラインにＹ３Ｌ０〜Ｙ３Ｌ
７、ＣＢブロックの各ラインにＣＢＬ０〜ＣＢＬ７、Ｃ
Ｒブロックの各ラインにＣＲＬ０〜ＣＲＬ７という符号
を付ける。また、各ライン内の水平方向の画素には順に
Ｈ０〜Ｈ７という符号を付ける。

【００４１】初期状態では演算係数レジスタ制御部２７
内の演算係数レジスタポインタおよびポインタバッファ
３１内のすべてのアドレスの値、ラインバッファ・アド
レスカウンタ２５がすべて０となっている。また、切り
換えスイッチ２はラインバッファ２３側に接続されてい
る。以後、次の手順でライン変換動作が行われる。

【００４２】まず、Ｒ／Ｗクロック生成部２６からＪＰ
ＥＧコーデック２１に対し復号された画像データの１バ
イトの読み出しクロックが出力される（手順２１）。読
み出されたデータＹ０Ｌ０−Ｈ０をラインバッファ２３
のアドレス０に書き込む。以後、順次同様の動作を繰り
返し、デ−タＹ０Ｌ０−Ｈ１〜Ｈ７をラインバッファ２
３のアドレス１〜７に書き込む。これによってＹ０ブロ
ック内の１ラインの書き込みが終了する。この段階でラ
インバッファ・アドレスカウンタ２５の値は７から０
に、演算係数レジスタ２９および３０のポインタは０と
なっている（手順２２）。

【００４３】次に、演算係数レジスタ２９および３０の
ポインタの値が０のとき、ラインバッファ２３に書き込
まれたデータは、演算回路２８で演算を行わずに読み出
す。これが、ライン変換回路の最初の出力ラインＹ０Ｐ
Ｌ０となる（手順２３）。

【００４４】次に、切り換えスイッチ２をラインバッフ
ァ２４側に切り換え、手順２１〜２２と同様にラインバ
ッファ２４のアドレス０に次のラインのデータＹ０Ｌ１
−Ｈ０を書き込むと同時に、ラインバッファ２３のアド
レス０のデータＹ０Ｌ０−Ｈ０を読み出し、それぞれの
データを演算回路２８に入力する（手順２４）。

【００４５】演算回路２８では、演算係数レジスタ２９
および３０のポインタは０であるので、演算係数レジス
タ２９のレジスタ０にある係数が読み出され、手順２４
で得られたデータＹ０Ｌ０−Ｈ０と乗算をとりデ−タＹ
０Ｌ０−Ｈ０ａを生成する。一方、手順２４で得られた
データＹ０Ｌ１−Ｈ０は演算係数レジスタ３０のレジス
タ０にある係数と乗算を取りデ−タＹ０Ｌ１−Ｈ０ａを
生成する。そして、演算結果であるデ−タＹ０Ｌ０−Ｈ
０ａとデ−タＹ１Ｌ０−Ｈ０ａを加算して出力デ−タＹ
０ＰＬ１−Ｈ０を生成する（手順２５）。

【００４６】次いで、手順２４と同様にデ−タＹ０Ｌ１
−Ｈ１〜Ｈ７をラインバッファ２４のアドレス１〜７に
書き込むと同時に、ラインバッファ２３のアドレス１〜
７のデ−タＹ０Ｌ０−Ｈ１〜Ｈ７を読み出し演算回路２
８に入力する。そして、手順２５と同様の演算を行って
出力データＹ０ＰＬ１−Ｈ１〜Ｈ７を生成し、出力ライ
ンＹ０ＰＬ１を出力する（手順２６）。

【００４７】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは１に、ラインバッファ・アドレス
カウンタ２５は７から０になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ２の画素デ−タをラインバッフ
ァ２３に書き込み、出力ラインＹ０ＰＬ２を出力する
（手順２７）。

【００４８】次いで、切り換えスイッチ２２がラインバ
ッファ２４側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは２になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ３の画素デ−タをラインバッフ
ァ２４に書き込み、出力ラインＹ０ＰＬ３を出力する
（手順２８）。

【００４９】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは３になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ４の画素デ−タをラインバッフ
ァ２３に書き込み、出力ラインＹ０ＰＬ４を出力する
（手順２９）。

【００５０】次いで、切り換えスイッチ２２がラインバ
ッファ２４側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは４になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ５の画素デ−タをラインバッフ
ァ２４に書き込み、出力ラインＹ０ＰＬ５を出力する
（手順３０）。

【００５１】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは０に戻る。レジスタポインタが０
に戻ると、手順２３と同様に手順３０で書き込んだライ
ンＹ０Ｌ５の画素デ−タを読み出し、演算回路２８で演
算を行わないで出力する。これが出力ラインＹ０ＰＬ６
となる。この時点で、図２４に示す演算のすべてが終了
したことになる。以後は、この繰り返しとなる。しか
し、１ブロックのラインデータは、まだラインＹ０Ｌ６
とラインＹ０Ｌ７が残っているので、次にこれを使って
ライン数変換を行う（手順３１）。

【００５２】ラインＹ０Ｌ６の画素デ−タをラインバッ
ファ２３に書くと同時に、ラインバッファ２４からライ
ンＹ０Ｌ５の画素デ−タを読み出し、演算係数レジスタ
２９および３０のレジスタ０で示される演算係数Ａ０，
Ｂ０を用いて演算回路２８で演算を行い、出力ラインＹ
０ＰＬ７を出力する（手順３２）。

【００５３】次いで、ラインＹ０Ｌ７の画素デ−タをラ
インバッファ２４に書くと同時に、ラインバッファ２３
からラインＹ０Ｌ６の画素データを読み出し、演算係数
レジスタ２９，３０のレジスタ１で示される演算係数Ａ
1 ，Ｂ1 を用いて演算回路２８で演算を行い、出力ライ
ンＹ０ＰＬ８を出力する（手順３３）。

【００５４】以上で、Ｙ０ブロックのライン変換が終了
する。この時点でラインバッファ・アドレスカウンタ２
５は８にセットされ、演算係数レジスタポインタはポイ
ンタバッファ３１のアドレス０に保存した後、０にリセ
ットされる。また、切り換えスイッチ２はラインバッフ
ァ２３側に設定される。

【００５５】次いで、Ｙ１ブロックに対して手順２１〜
３３と同様の処理を行い、出力ラインＹ１ＰＬ０〜Ｙ１
ＰＬ７を生成する。ここで、ラインバッファ・アドレス
カウンタ２５の値は０に戻る。前述した第１の実施例で
は、この値は１６となっている。すなわち、次のＣＢブ
ロックのラインデ−タのバッファリングをアドレス１６
から使用するということであった。図１４に、出力ライ
ンＹ１ＰＬ８の生成手順を示す（手順３４）。

【００５６】次に、演算係数レジスタポインタの値（こ
こでは０）をポインタバッファ３１のアドレス１に格納
し、切り換えスイッチ２２をラインバッファ２３側に切
り換える。そして、次のＹ２ブロックは次のように処理
される。

【００５７】まず、図１５に示すように、ポインタバッ
ファ３１のアドレス０の値Ｐ０を演算係数レジスタ２９
および３０の演算係数レジスタポインタにセットする。
これにより、Ｙ０ブロックのラインＹ０Ｌ７の変換を行
った時点の演算係数レジスタポインタの値（この場合
３）が復元される。次に、ＪＰＥＧコーデック２１から
Ｙ２ブロックの最初のラインデータＹ２Ｌ０−Ｈ０〜Ｈ
７を読み出し、ラインバッファ２３に書き込む。これに
並行してラインバッファ２４に格納されているアドレス
０〜７のデータＹ０Ｌ７−Ｈ０〜Ｈ７を順次読み出し、
各々のデータに対して前述した演算係数レジスタポイン
タにセットされた演算係数Ａ３，Ｂ３を使用して演算回
路２８で演算を行い、出力ラインＹ２ＰＬ０を出力する
（手順３５）。

【００５８】次に、図１６に示すように、切り換えスイ
ッチ２２がラインバッファ２４側に設定され、演算係数
レジスタ２９，３０のレジスタポインタは４になる。そ
して、デ−タＹ２Ｌ１−Ｈ０〜Ｈ７をラインバッファ２
４に書き込むと同時にラインバッファ２３のデータＹ２
Ｌ０−Ｈ０〜Ｈ７を読み出し、演算係数レジスタ２９，
３０に格納された演算係数Ａ４，Ｂ４を使って演算を行
い、出力ラインＹ２ＰＬ１を生成する（手順３６）。

【００５９】以後、ラインＹ２Ｌ２〜Ｙ２Ｌ７に対して
同様の処理を行い、出力ラインＹ２ＰＬ２〜Ｙ２ＰＬ９
を生成する。図１７に出力ラインＹ２ＰＬ９の生成過程
を示す（手順３７）。この時点で、演算係数レジスタポ
インタの値（この場合は０）はポインタバッファ３１の
アドレス０に格納される。また、ラインバッファ・アド
レスカウンタ２５は８になる。

【００６０】次に、Ｙ３ブロックを変換するために、図
１８に示すように、Ｙ２ブロックの場合と同様にポイン
タバッファ３１のアドレス１の値（この場合３）Ｐ１を
演算係数レジスタポインタにセットする。そして、デ−
タＹ３Ｌ０−Ｈ０〜Ｈ７をラインバッファ２３に書き込
むと同時にラインバッファ２４のデータＹ１Ｌ７−Ｈ０
〜Ｈ７を読み出し、演算係数レジスタ２９および３０に
格納された係数Ａ３，Ｂ３を使って演算を行い、出力ラ
インＹ３ＰＬ０を生成する（手順３８）。

【００６１】次に、図１９に示すように、切り換えスイ
ッチ２２がラインバッファ２４側に設定され、デ−タＹ
３Ｌ１−Ｈ０〜Ｈ７をラインバッファ２４に書き込むと
同時にラインバッファ２３のデータＹ３Ｌ０−Ｈ０〜Ｈ
７を読み出し、演算係数レジスタ２９および３０に格納
された演算係数Ａ４，Ｂ４を使って演算を行い、出力ラ
インＹ３ＰＬ１を出力する（手順３９）。

【００６２】以後、ラインＹ３Ｌ２〜Ｙ３Ｌ７に対して
同様の処理を行い、出力ラインＹ３ＰＬ２〜Ｙ３ＰＬ９
を生成する。図２０に出力ラインＹ３ＰＬ９の生成過程
を示す（手順４０）。この時点で、演算係数レジスタポ
インタの値（この場合０）はポインタバッファ３１のア
ドレス１に格納される。また、ラインバッファ・アドレ
スカウンタ２５は１６になる。

【００６３】次に、ＣＢブロックの変換を行う前に、ポ
インタバッファ３１のアドレス２の値（この場合、初期
値の０）を演算係数レジスタポインタに設定する。その
後、ラインＣＢＬ０〜ＣＢＬ７に対して同様の処理を行
い、出力ラインＣＢＰＬ０〜ＣＢＰＬ８を生成する。そ
して、次の演算係数レジスタポインタの値（ここでは
３）をポインタバッファ３１のアドレス２に保存する。
図２１に出力ラインＣＢＰＬ８の生成過程を示す（手順
４１）。

【００６４】次に、手順４１と同様にＣＲブロックを変
換する。すなわち変換を行う前にポインタバッファ３１
のアドレス３の値（この場合、初期値の０）を演算係数
レジスタポインタに設定する。その後、ラインＣＲＬ０
〜ＣＲＬ７に対して同様の処理を行い、出力ラインＣＲ
ＰＬ０〜ＣＲＰＬ８を生成する。そして、次の演算係数
レジスタポインタの値（ここでは３）をポインタバッフ
ァ３１のアドレス３に保存する。図２２に出力ラインＣ
ＲＰＬ８の生成過程を示す（手順４２）。

【００６５】これで最初の１マクロブロックのライン変
換が終了する。以後、手順２１〜４２と同様の処理を繰
り返し行うことにより、以降のデータを生成する。これ
によりブロック単位でのライン変換処理が可能となる。

【００６６】なお、ここではＪＰＥＧの「Ｙ：Ｕ：Ｖ＝
４：１：１」のブロックインターリーブ方式の復号デー
タを画像メモリに格納する場合の変換処理について説明
したが、この変換回路に入力されるデータは、例えばＪ
ＰＥＧの「Ｙ：Ｕ：Ｖ＝４：２：２」や「Ｙ：Ｕ：Ｖ＝
４：４：４」など、画像の垂直方向のブロックが交互に
送られて来る場合でも、また、第１の実施例のように水
平方向のブロックが連続して入力されるような場合でも
変換が可能である。

【００６７】ただし、演算係数レジスタポインタの値を
１ブロックの処理が終わる毎に保存しておかなければな
らず、そのためのバッファおよび制御回路が第１の実施
例に比べて増えてしまうため、第１の実施例のような入
力に限定される場合は、第１の実施例の構成を使うのが
好ましい。

【００６８】また、前述の実施例では、ＮＴＳＣ方式の
画像デ−タからＰＡＬ方式の画像デ−タへの変換につい
て説明したが、いずれの場合の構成でもＰＡＬ方式の画
像デ−タからＮＴＳＣ方式の画像デ−タへの変換も可能
である。この場合、演算係数レジスタの設定値をＰＡＬ
方式からＮＴＳＣ方式への演算係数に設定し、演算係数
レジスタポインタのカウント値を０〜５に設定する必要
がある。

【００６９】

【発明の効果】本発明によれば、従来必要とした１マク
ロブロックライン分の記憶容量を有するブロックバッフ
ァに代えて２ライン分のラインバッファのみで済み、コ
ストダウンおよび回路規模の削減が可能となるという効
果がある。

【００７０】また、従来は１マクロブロックライン分の
データが揃うまでライン変換ができなかったのに対し、
本発明では１ブロック内の２ラインが揃った時点で順次
変換を行うことができるため、変換に伴うデータ処理の
スピードを大幅に改善することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：１」ブロッ
クインターリーブ方式のマクロブロックの構成を示す図
である。

【図３】本発明の手順１〜３の説明図である。

【図４】本発明の手順４〜６の説明図である。

【図５】本発明の手順７の説明図である。

【図６】本発明の手順８の説明図である。

【図７】本発明の手順９の説明図である。

【図８】本発明の手順１０の説明図である。

【図９】本発明の手順１１の説明図である。

【図１０】本発明の手順１２の説明図である。

【図１１】本発明の手順１３の説明図である。

【図１２】本発明の第２の実施例を示すブロック図であ
る。

【図１３】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブロ
ックインターリーブ方式のマクロブロックの構成を示す
図である。

【図１４】本発明の手順３４の説明図である。

【図１５】本発明の手順３５の説明図である。

【図１６】本発明の手順３６の説明図である。

【図１７】本発明の手順３７の説明図である。

【図１８】本発明の手順３８の説明図である。

【図１９】本発明の手順３９の説明図である。

【図２０】本発明の手順４０の説明図である。

【図２１】本発明の手順４１の説明図である。

【図２２】本発明の手順４２の説明図である。

【図２３】ＮＴＳＣ／ＰＡＬ変換の概略図である。

【図２４】ＮＴＳＣ／ＰＡＬ変換の直線補間の演算を説
明する説明図である。

【図２５】ラインバッファを用いた従来のライン変換の
動作を説明する説明図である。

【図２６】「Ｙ：Ｕ：Ｖ＝２：１：１」ブロックインタ
ーリーブ方式の場合の従来のライン変換の動作を説明す
る説明図である。

【符号の説明】

１，２１ ＪＰＥＧコ−デック ２，２２ 切り換えスイッチ ３，２３ 第１のラインバッファ ４，２４ 第２のラインバッファ ５，２５ ラインバッファ・アドレスカウンタ ６，２６ Ｒ／Ｗクロック生成部 ７，２７ 演算係数レジスタ制御部 ８，２８ 演算回路 ９，２９ 第１の演算係数レジスタ １０，３０ 第２の演算係数レジスタ １１，３２ メモリアドレス生成部 １２，３３ 画像メモリ ３１ ポインタバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ｍ×ｎ画素の画素デ−タからなる画
   素ブロック単位で映像信号の成分別に水平方向に連続し
   て画像デ−タの処理を行い画像メモリに格納する画像処
   理装置において、 前記画素ブロックを構成する各ラインの画素デ−タをラ
   イン毎に交互に一時的に格納する第１および第２のライ
   ンバッファと、 前記ラインバッファに格納した前記画素デ−タに対する
   前記画像メモリ上でのラインアドレスに応じて決まるラ
   イン変換のための演算係数を設定する演算係数設定手段
   と、 前記第１および第２のラインバッファの一方のラインバ
   ッファに前記画素データが書き込まれるのと同時に他方
   のラインバッファの相当する位置の前記画素デ−タを読
   み出して前記第１および第２のラインバッファの各々の
   前記画素データに対する前記演算係数を用いて演算する
   演算手段と、 前記演算手段で生成された前記画素データをブロック単
   位で前記画像メモリに格納するためのアドレス信号を発
   生するメモリアドレス生成手段と、を備えることを特徴
   とする画像処理装置のライン変換回路。
2. 【請求項２】 複数ｍ×ｎ画素の画素デ−タからなる画
   素ブロック単位で映像信号の成分別に水平方向と垂直方
   向に交互に画像デ−タの処理を行い画像メモリに格納す
   る画像処理装置において、 前記画素ブロックを構成する各ラインの画素デ−タをラ
   イン毎に交互に一時的に格納する第１および第２のライ
   ンバッファと、 前記ラインバッファに格納した前記画素デ−タに対する
   前記画像メモリ上でのラインアドレスに応じて決まるラ
   イン変換のための演算係数を設定する演算係数設定手段
   と、 前記ブロック単位で前記演算係数設定手段のポイント値
   を保持するポインタバッファと、 前記第１および第２のラインバッファの一方のラインバ
   ッファに前記画素データが書き込まれるのと同時に他方
   のラインバッファの相当する位置の前記画素デ−タを読
   み出して前記第１および第２のラインバッファの各々の
   前記画素データに対する前記演算係数を用いて演算する
   演算手段と、 前記演算手段で生成された前記画素データをブロック単
   位で前記画像メモリに格納するためのアドレス信号を発
   生するメモリアドレス生成手段と、を備えることを特徴
   とする画像処理装置のライン変換回路。