JPH0833720B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像表示装置に関し、特に、表示画面にカー
ソルを表示する表示制御装置に関する。

〔従来の技術〕

CRTディスプレイを表示機器として使用し、メモリ
（例えばダイナミックメモリを用いたリフレッシュメモ
リ）に格納された文章（以下テキストと呼ぶ）、図形・
画像（以下グラフィックと呼ぶ）等の情報を表示する機
能は、表示処理装置の重要な機能の１つである。

最近では、パーソナルコンピュータ、ワードプロセッ
サおよびキャプテンシステムを始めとするニューメディ
ア関連機器が一般家庭へ普及し、さらに、OA機器等ビジ
ネスに関連した分野も含めて、マンマシンインタフェー
スとしての表示処理の重要性がますます高まってきてお
り、また同時に画面表示形態も多様化してきている。

従来、この種の表示装置では、テキスト、グラフィッ
クなどの画面上に表示すべき情報をリフレッシュメモリ
に格納しておき、それをCRTの走査タイミングに同期し
て順次読み出して映像信号に変換しCRTに供給すること
により表示する方法が採られている。

特に、多様化しつつある画面表示形態のなかで、前述
のテキスト画面やグラフィック画面を複数の領域に分割
して表示することは、テキスト画面とグラフィック画面
を混在させて同時に表示したり、１台のコンソールで複
数のタスクを実行させる等の応用で不可欠の機能となっ
ており、より見易くかつ操作性の良い画面表示が望まれ
ている。

このような表示画面の表示情報に対して、キーボード
等から挿入、削除や変更といった編集を行なう時には、
表示画面上にカーソルを表示して、ポインティング・デ
バイスとして使用するのが一般的である。さらに、単に
カーソルパターンをそのまま表示するだけでなく、本来
の表示情報と明確に区別させる手法として、一定時間間
隔でパターンを点滅（以下ブリンクと呼ぶ）させる方式
が一般に採用されている。

第９図は上述した従来の表示装置の一例を示すブロッ
ク図である。

第９図の装置では、マイクロプロセッサ101はシステ
ムバス102を経由してシステム全体の動作を制御し、メ
インメモリ103にマイクロプロセッサ101が実行するプロ
グラムや処理データを記憶させ、周辺制御回路106を介
してキーボード107や外部記憶のディスク装置108にイン
タフェースし、表示制御回路105を介してリフレッシュ
メモリ104の表示データを操作して所望のCRT表示を行な
い、各種の処理機能を実現している。表示制御回路105
は、自身で発生する表示タイミングに同期してリフレッ
シュメモリ104に対するアドレスを発生する。読み出し
た表示データは、ビデオ信号発生回路109で並列−直列
変換して直列映像信号を発生してCRT110に供給してい
る。

第10図は従来の表示制御装置におけるカーソル表示回
路を示すブロック図である。

カーソルアドレスレジスタ201は、マイクロプロセッ
サ101から書込み可能で、カーソルを表示すべき位置に
ある表示データのメモリ格納アドレスを記憶する。表示
アドレス生成回路202は、第９図の表示制御回路105が発
生する表示タイミング情報に基づいて第９図のリフレッ
シュメモリ104の表示アドレスを生成する。カーソルア
ドレスレジスタ201と表示アドレス生成回路202の出力は
比較回路203に入力され、両者が一致したタイミングに
カーソル発生タイミング信号208を発生する。また、カ
ーソルオン期間指定レジスタ204とカーソルオフ期間指
定レジスタ205は、マイクロプロセッサ101から書込み可
能で、カーソルのブリンク動作における点灯時間間隔と
消滅時間間隔をそれぞれ記憶する。カーソル表示タイミ
ング生成回路206は、カーソルオン期間指定レジスタ204
とカーソルオフ期間指定レジシタ205の設定データに基
づいて時間カウント動作を行なうとともに、カーソル表
示信号209を制御してカーソルパターン発生回路207を駆
動する。カーソルパターン発生回路207から出力された
カーソル表示パターンは、第９図のビデオ信号発生回路
109で表示データと合成され、CRT110に出力される。

〔発明が解決しようとする問題点〕

上述した従来の表示制御装置は、以下のような欠点が
ある。

（１）前述のような分割画面表示時に、分割された画面
の個々にわたって一様な形態のカーソルを１個しか表示
できないため、例えば、似たような複数の画面を同時に
表示させてキーボードから表示データの編集を行なおう
とした場合にこれらの画面の判別をしたり、データを書
き込むことができない画面領域にカーソルを移動させた
場合の警告などの面で操作性が悪いものとなっていた。

（２）一方、カーソル表示を分割された画面の個々に対
応させて制御するためには、表示領域判別のための専用
の複雑なハードウエアが必要であり、システム全体が大
規模になり経済的でない。また、汎用のマイクロプロセ
ッサによりこのような分割画面におけるカーソル表示の
制御を行なわせようとすると、分割画面における個々の
画面の表示アドレスや表示領域の管理のための複雑な処
理が必要であり、マイクロプロセッサの負担が増大する
とともに画面応答速度が低下してしまう。

本発明の目的は、このような分割画面表示時のカーソ
ル表示の操作性を改善し、表示システム全体の性能を向
上させ、マイクロプロセッサの負担を最小にしながら、
応答性が良く、また経済性のよい表示制御装置を提供す
ることにある。

〔問題点を解決するための手段〕

本発明の表示制御装置は、 キャラクタコードデータが格納されているリフレッシ
ュメモリと、 該リフレッシュメモリのアドレスおよびCRTディスプ
レイの同期信号を出力し、また、キャラクタ行のラスタ
アドレスをカウントして出力するとともに、該カウント
の桁上りを割込み信号として出力するラスタカウンタを
含むタイミング制御回路と、 キャラクタパターンを記憶し、前記リフレッシュメモ
リから読出されたキャラクタコードデータおよび前記ラ
スタアドレスに基づいて前記キャラクタパターンが読出
されるキャラクタジェネレータと、 カーソルの表示形態を記憶する書き変え可能な制御フ
ラグと、 カーソルのCRTにおける表示位置情報を記憶するカー
ソルアドレスレジスタと、前記タイミング制御回路から
出力された表示アドレス情報と前記カーソルアドレスレ
ジスタの表示位置情報とを比較し、両者が一致するとカ
ーソル発生タイミング信号を出力する比較回路と、 該カーソル発生タイミング信号を出力され、かつ前記
制御フラグが所定の状態のときにカーソル表示パターン
を発生するカーソル表示回路と、 前記キャラクタパターンと前記カーソル表示パターン
とを入力し合成してビデオ信号としてCRTディスプレイ
に送出するビデオ信号発生回路と、 前記タイミング制御回路からの割込み信号が入力する
と、所定のキャラクタ行において、前記制御フラグの内
容を書き換える割込み処理を行うマイクロプロセッサ
と、 該マイクロプロセッサが実行する前記割込み処理のプ
ログラムが格納されるプログラムメモリとを有する。

〔作用〕

本発明は、カーソルの表示形態を指定する情報を記憶
する制御フラグを設け、表示タイミングに同期して起動
されるプログラムにより、所望の表示領域において前記
制御フラグの内容を書き換える処理を実行するだけで、
従来のハードウエアを大幅に削減しながら容易に高機能
なカーソル表示制御を実現できるようにしたものであ
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の表示制御装置の第１の実施例のブロ
ック図である。

第１図の装置は、システム全体の動作をマイクロプロ
セッサ１で制御し、プログラムメモリ２にマイクロプロ
セッサ１が実行するプログラムを、データメモリ３にマ
イクロプロセッサ１の処理データを記憶させ、マルチプ
レクサ６を介してリフレッシュメモリ７の表示データを
操作して所望のCRT表示を実現している。リフレッシュ
メモリ７には、表示情報としてキャラクタコードデータ
が格納されている。タイミング制御回路５は自身で発生
する表示タイミングに同期して、リフレッシュメモリ７
に対する表示アドレス510と、キャラクタジェネレータ
８に対するラスタアドレス58と、ビデオ信号発生回路９
に対する表示タイミング信号と、CRT10に対する同期信
号511とを発生する。リフレッシュメモリ７から読み出
されたキャラクタコードデータ701はキャラクタジェネ
レータ８に供給され、キャラクタジェネレータ８から前
記ラスタアドレス58に基づいて文字などのキャラクタパ
ターン801が読み出される。このキャラクタパターン801
はビデオ信号発生回路９に供給され、ビデオ信号901と
して前記同期信号511と共にCRT10に送出される。アドレ
スデコーダ４は、マイクロプロセッサ１が後述するライ
ンカウンタ55、制御フラグ13の内容を読み書きする際に
それぞれストローブ信号41、42を出力する。マルチプレ
クサ６は同期信号511のブランキング期間中にはリフレ
ッシュメモリ７のアドレスをマイクロプロセッサ１のア
ドレスバス11に切り換え、リフレッシュメモリ７のデー
タを書き換え可能にする。ブランキング期間以外ならば
タイミング発生回路５からの表示アドレス510の出力が
接続される。データメモリ３にはプログラムで処理する
変数として、キーボード入力等によって得た、カーソル
表示の有無を指定する制御フラグ13の内容を示すブリン
クビットBL、カーソルのブリンク周期のうち点灯時間を
示すオンカウント数ONCと消滅時間を示すオフカウント
数OFFC、カーソルのブリンク同期時間のカウント数を記
憶するフィールドカウント数FC、分割画面におけるカー
ソルのブリンク有効領域を示すブリンク開始ライン位置
BSPとブリンク終了ライン位置BEP、一画面フィールドの
総行数を示すトータルライン数TNが割りつけられてい
る。

第２図は第１図に示したタイミング制御回路５の詳細
なブロック図である。OSC51はキャラクタパターンをCRT
10にシリアルに送出するためのドットクロック57を発生
し、ドットカウンタ52はドットクロック57に基づいて１
キャラクタの横ドット数をカウントする。キャラクタカ
ウンタ53はドットカウンタ52の桁上がりに基づいて１水
平走査線中のキャラクタ数をカウントする。ラスタカウ
ンタ54はキャラクタカウンタ53の桁上がりに基づいて１
キャラクタ行のラスタアドレスをカウントする。ラスタ
カウンタ54の桁上がり出力は割り込み信号59としてマイ
クロプロセッサ１に供給される。ラインカウンタ55はラ
スタカウンタ54の桁上がりに基づいて１表示画面のキャ
ラクタ行数をカウントし、またストローブ信号41により
選択されマイクロプロセッサ１から読み出し可能であ
る。アドレス生成回路56はキャラクタカウンタ53とライ
ンカウンタ55の出力より表示アドレス510を生成してリ
フレッシュメモリ７と後述するカーソル表示回路20に供
給する。また、ラスタカウンタ54の出力はラスタアドレ
ス58としてキャラクタジェネレータ８に供給される。同
期信号発生回路512は、ドットクロック57に基づいて水
平走査、垂直走査の同期信号510を生成してCRT10に供給
する。

第３図は第１図に示した制御フラグ13、カーソル表示
回路20の詳細なブロック図である。制御フラグ13は１ビ
ットのレジスタで、カーソル表示の有無の状態を格納す
る。また、マイクロプロセッサ１から書き込み可能でス
トローブ信号42により選択される。カーソルアドレスレ
ジスタ21は、マイクロプロセッサ１から書込み可能で、
カーソルを表示すべき位置にある表示データのリフレッ
シュメモリ７における格納アドレスを記憶する。カーソ
ルアドレスレジスタ21の出力は、アドレス生成回路56か
らのリフレッシュメモリ７の表示アドレス510の出力と
ともに比較回路22に入力され、両者が一致したタイミン
グにカーソル発生タイミング信号23をアクティブにす
る。カーソル発生タイミング信号23は、アンド回路24に
よる制御フラグ13の出力とのアンド論理の結果、カーソ
ル表示信号25となり、カーソル表示信号25がアクティブ
のタイミングにカーソルパターン発生回路26を駆動す
る。カーソルパターン発生回路26から出力された矩形、
下線などのカーソル表示パターン27は、第１図のビデオ
信号発生回路９でキャラクタパターン801と合成され、C
RT10に出力される。

第４図はラスタカウンタ54からの割込み信号59によっ
て１行毎に起動されるマイクロプロセッサ１の割込みプ
ログラム処理のフローチャートである。第４図により１
個のカーソルをブリンクして表示するための制御フラグ
13の更新の処理について説明する。

まず、ラインカウンタ55の内容を読み出し、一画面のト
ータルライン数TNと比較して（ステップ61）、一致して
いるかどうか判定し（ステップ62）一致していなけれ
ば、続いてラインカウンタ55のラインカウント値とブリ
ンク開始ライン位置BSPおよびブリンク終了ライン位置B
EPとの比較を行ない（ステップ63）、ブリンク有効領域
か否かを判別する（ステップ64）。ブリンク有効領域で
なければ、制御フラグ13をセットし（ステップ65）、ブ
リンク有効領域ならば、ブリンクビットBLの内容を制御
フラグ13へ設定（ステップ66）した後割込みプログラム
処理を終了し、メインプログラム処理に復帰する。一
方、ラインカウンタ55の内容とトータルライン数TNとが
一致していれば、フィールドカウント数FCを−１デクリ
メントする（ステップ67）。フィールドカウント数FCが
ゼロかどうか判定し（ステップ68）、ゼロでなければブ
リンクビットBLの内容を制御フラグ13へ設定した後（ス
テップ66）、割込みプログラム処理を終了し、メインプ
ログラム処理に復帰する。また、フィールドカウント数
FCがゼロならば、ブリンクビットBLの状態をチェックす
る（ステップ69）。ブリンクビットBLがリセット状態か
どうか判定し（ステップ70）、セット状態ならばフィー
ルドカウント数FCにオフカウント数OFFCを設定し（ステ
ップ71）、ブリンクビットBLをリセットした後（ステッ
プ72）、ブリンクビットBLの内容を制御フラグ13へ設定
（ステップ66）して割込みプログラム処理を終了し、メ
インプログラム処理に復帰する。一方、ブリンクビット
BLがリセット状態ならば、フィールドカウント数FCにオ
ンカウント数ONCを設定し（ステップ73）、ブリンクビ
ットBLをセットした後（ステップ74）ブリンクビットBL
の内容を制御フラグ13へ設定（ステップ66）して割込み
プログラム処理を終了し、メインプログラム処理に復帰
する。

以上の一連の処理により、第５図に示すように、複数
の分割画面の中の現在編集操作を行なっている画面（以
下アクティブ画面と呼ぶ）の表示位置に応じたブリンク
開始ライン位置BSPおよびブリンク終了ライン位置BEPを
設定するだけで、カーソルがアクティブ画面領域内に存
在する時にのみブリンク動作し、アクティブ画面領域以
外ならば点灯状態に固定されて表示するようになる。

また、第６図に示すように、オンカウント数ONCとオ
フカウント数OFFCにそれぞれ適当な値を設定することに
よりブリンク動作の周期および点灯時間と消滅時間との
比を任意に変更してカーソルを表示させることができ
る。

この際のマイクロプロセッサ１の処理としては、割込
みによる単純な比較、演算、転送のみであり、処理時間
は極めて短い。

次に、本発明の第２の実施例について説明する。

第２の実施例の表示制御装置のブロック図は、第１
図、第２図および第３図に示した第１の実施例のブロッ
ク図と同じであり、その動作については第１の実施例と
同じであるのでその詳細な説明は省略する。

データメモリ３にはプログラムで処理する変数とし
て、キーボード入力等によって得たカーソル表示の有無
を指定する制御フラグ13の内容を分割画面Ａ、分割画面
Ｂ、分割画面Ｃの表示領域に応じてそれぞれ示すブリン
クビットBLA、BLB、BLC、カーソルのブリンク周期のう
ちそれぞれの点灯時間を示すオンカウント数ONCA、ONC
B、ONCCとそれぞれの消滅時間を示すオフカウント数OFF
CA、OFFCB、OFFCC、カーソルのブリンク周期時間のそれ
ぞれのカウント数を記憶するフィールドカウント数FC
A、FCB、FCC、分割画面Ａ、分割画面Ｂ、分割画面Ｃ毎
に表示するカーソルの表示メモリアドレス位置をそれぞ
れ示すカーソルＡ表示アドレスCDA、カーソルＢ表示ア
ドレスCDB、カーソルＣ表示アドレスCDC、分割画面Ａ、
分割画面Ｂ、分割画面Ｃそれぞれの表示開始行位置を示
す画面Ａ開始位置SPA、画面Ｂ開始位置SPB、画面Ｃ開始
位置SPC、一画面フィールドの総行数を示すトータルラ
イン数TNが割りつけられている。

第７図はラスタカウンタ54からの割込み信号59によっ
て１行毎に起動されるマイクロプロセッサ１の割込みプ
ログラム処理のフローチャートである。第７図により、
複数のカーソルをブリンクして表示するための制御フラ
グ13とカーソルアドレスレジスタ21の更新の処理につい
て説明する。

まず、ラインカウンタ55の内容を読み出し、一画面の
トータルライン数TNと比較し（ステップ81）、一致して
いるかどうか判定し（ステップ82）、一致していなけれ
ばラインカウンタ55のラインカウント値と画面Ａ開始位
置SPA、画面Ｂ開始位置SPB、画面Ｃ開始位置SPCとの比
較を行ない（ステップ83）、現在の行が画面Ａ表示領域
か画面Ｂ表示領域か画面Ｃ表示領域かを判別する（ステ
ップ84）。画面Ａ表示領域ならば、カーソルアドレスレ
ジスタ21にカーソルＡ表示アドレスCDAを設定し（ステ
ップ85）、制御フラグ13にブリンクビットBLAの内容を
設定した（ステップ86）後割込みプログラム処理を終了
し、メインプログラム処理に復帰する。画面Ｂ表示領域
ならば、カーソルアドレスレジスタ21にカーソルＢ表示
アドレスCDBを設定し（ステップ87）、制御フラグ13に
ブリンクビットBLBの内容を設定した（ステップ88）後
割込みプログラム処理を終了し、メインプログラム処理
に復帰する。画面Ｃ表示領域ならば、カーソルアドレス
レジスタ21にカーソルＣ表示アドレスCDCを設定し（ス
テップ89）、制御フラグ13にブリンクビットBLCの内容
を設定した（ステップ90）後割込みプログラム処理を終
了し、メインプログラム処理に復帰する。一方、ステッ
プ82でラインカウンタ55の内容とトータルライン数TNと
が一致していれば、カーソルＡ、Ｂ、Ｃそれぞれについ
てブリンクビットBLA、BLB、BLCの更新の処理を行なう
が、個々のカーソルについての処理内容は、処理変数名
が３種のカーソルでそれぞれ異なることを除いては、第
４図に示した第１の実施例の割込みプログラム処理のフ
ローチャートにおけるステップ67からステップ74までの
一連の手続きと同様であるので、ここではカーソルＡ、
Ｂ、ＣそれぞれについてカーソルＡブリンク処理（ステ
ップ91）、カーソルＢブリンク処理（ステップ92）、カ
ーソルＣブリンク処理（ステップ93）と示すことにして
その詳細な説明は省略する。カーソルＡブリンク処理
（ステップ91）、カーソルＢブリンク処理（ステップ9
2）、カーソルＣブリンク処理（ステップ93）によりブ
リンクビットBLA、BLB、BLCの更新の処理を行なった後
割込みプログラム処理を終了し、メインプログラム処理
に復帰する。

以上の一連の処理により、表示画面上に複数の分割画
面が存在する時に、個々の分割画面にカーソルを１個ず
つそれぞれ１対１に対応させて同時に表示させるととも
に、それぞれのカーソルについて独立してブリンク動作
の周期および点灯時間と消滅時間との比を制御して表示
させる。

第８図は３種類のカーソルについてそれぞれブリンク
動作の周期および点灯時間と消滅時間との比を異なる条
件で指定した時のカーソルブリンク動作のタイミング図
である。

上述の実施例では、分割されたデキスト画面における
１個あるいは複数個のカーソルのブリンク動作について
示したが、カーソルのカラー表示やグラフィック画面に
おけるグラフィックカーソルの表示についても、本発明
の装置を用いれば簡単に同様の制御が実現できることは
容易に類推できるところである。

〔発明の効果〕

以上説明したように本発明は、分割画面表示時のカー
ソル表示の操作性を改善し、また高度なカーソル制御機
能を備えた表示制御装置を提供することができ、また、
マイクロプロセッサによる簡単な処理により、高度な表
示処理もそのための特別な専用ハードウエアを必要とせ
ずに実現できる等、ハードウエアを共用化し、最小限の
ハードウエアで安価な融通性の高い表示制御装置を提供
することができる効果もある。

【図面の簡単な説明】

第１図は本発明の表示制御装置の第１の実施例のブロッ
ク図、第２図は第１図のタイミング制御回路５の詳細な
ブロック図、第３図は第１図の制御フラグ13とカーソル
表示回路20の詳細なブロック図、第４図は第１の実施例
の割込みプログラム処理のフローチャート、第５図は第
１の実施例における表示例の図、第６図は第１の実施例
におけるカーソルブリンク動作のタイミング図、第７図
は本発明の第２の実施例の割込みプログラム処理のフロ
ーチャート、第８図は第７図の実施例におけるカーソル
ブリンク動作のタイミング図、第９図は従来の表示制御
装置の構成図、第10図は従来の表示装置におけるカーソ
ル表示回路のブロック図である。 １……マイクロプロセッサ、２……プログラムメモリ、
３……データメモリ、４……アドレスデコーダ、５……
タイミング制御回路、６……マルチプレクサ、７……リ
フレッシュメモリ、８……キャラクタジェネレータ、９
……ビデオ信号発生回路、10……CRT、11……アドレス
バス、12……データバス、13……制御フラグ、20……カ
ーソル表示回路、21……カーソルアドレスレジスタ、22
……比較回路、23……カーソル発生タイミング信号、24
……アンド回路、25……カーソル表示信号、26……カー
ソルパターン発生回路、27……カーソル表示パターン、
41,42……ストローブ信号、51……OSC、52……ドットカ
ウンタ、53……キャラクタカウンタ、54……ラスタカウ
ンタ、55……ラインカウンタ、56……アドレス生成回
路、57……ドットクロック、58……ラスタアドレス、59
……割込み信号。 510……表示アドレス、511……同期信号、512……同期
信号発生回路、701……キャラクタコードデータ、801…
…キャラクタパターン、901……ビデオ信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】キャラクタコードデータが格納されている
   リフレッシュメモリと、 該リフレッシュメモリのアドレスおよびCRTディスプレ
   イの同期信号を出力し、また、キャラクタ行のラスタア
   ドレスをカウントして出力するとともに、該カウントの
   桁上りを割込み信号として出力するラスタカウンタを含
   むタイミング制御回路と、 キャラクタパターンを記憶し、前記リフレッシュメモリ
   から読み出されたキャラクタコードデータおよび前記ラ
   スタアドレスに基づいて前記キャラクタパターンが読出
   されるキャラクタジェネレータと、 カーソルの表示形態を記憶する書き変え可能な制御フラ
   グと、 カーソルのCRTにおける表示位置情報を記憶するカーソ
   ルアドレスレジスタと、前記タイミング制御回路から出
   力された表示アドレス情報と前記カーソルアドレスレジ
   スタの表示位置情報とを比較し、両者が一致するとカー
   ソル発生タイミング信号を出力する比較回路と、 該カーソル発生タイミング信号が出力され、かつ前記制
   御フラグが所定の状態のときにカーソル表示パターンを
   発生するカーソル表示回路と、 前記キャラクタパターンと前記カーソル表示パターンと
   を入力し合成してビデオ信号としてCRTディスプレイに
   送出するビデオ信号発生回路と、 前記タイミング制御回路からの割込み信号が入力する
   と、所定のキャラクタ行において、前記制御フラグの内
   容を書き換える割込み処理を行うマイクロプロセッサ
   と、 該マイクロプロセッサが実行する前記割込み処理のプロ
   グラムが格納されるプログラムメモリとを有する表示制
   御装置。
2. 【請求項２】前記制御フラグは１ビットであり、前記割
   込み処理により前記制御フラグは第１の論理状態または
   第２の論理状態に書き換えられ、前記カーソル表示回路
   は前記カーソル発生タイミング信号が出力されかつ前記
   制御フラグが第１の論理状態のときにはカーソル表示パ
   ターンを発生し、前記制御フラグが第２の論理状態のと
   きには前記カーソル表示パターンを発生しないことを特
   徴とする特許請求の範囲第１項記載の表示制御回路。