JPH0514312B2 - - Google Patents
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- JPH0514312B2 JPH0514312B2 JP58082285A JP8228583A JPH0514312B2 JP H0514312 B2 JPH0514312 B2 JP H0514312B2 JP 58082285 A JP58082285 A JP 58082285A JP 8228583 A JP8228583 A JP 8228583A JP H0514312 B2 JPH0514312 B2 JP H0514312B2
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- display
- memory
- graphic
- data
- blink
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明はグラフイツクデイスプレイ装置に関
し、特に図形を簡単かつ高速でブリンク処理でき
るようにした図形ブリンク方法に係るものであ
る。
し、特に図形を簡単かつ高速でブリンク処理でき
るようにした図形ブリンク方法に係るものであ
る。
〈従来技術〉
一般にグラフイツクデイスプレイ装置は、
CRT表示画面の各ドツトと１対１で対応するデ
イスプレイメモリを備え、このデイスプレイメモ
リの図形パターンをラスター走査に同期して読出
し、該パターンを表示駆動回路へ送ることによつ
て表示画面上に所定の図形を映出させるものであ
る。
CRT表示画面の各ドツトと１対１で対応するデ
イスプレイメモリを備え、このデイスプレイメモ
リの図形パターンをラスター走査に同期して読出
し、該パターンを表示駆動回路へ送ることによつ
て表示画面上に所定の図形を映出させるものであ
る。
また、前記デイスプレイメモリに図形パターン
を書込む場合には、図形データが記憶されたデー
タメモリより中央制御部（CPU）の制御に基い
て所定の図形データを取出してグラフイツクデイ
スプレイコントローラ（GDC）に供給し、該
GDCで図形ドツトパターンに展開して該パター
ンをデイスプレイメモリへ導入させるものであ
る。
を書込む場合には、図形データが記憶されたデー
タメモリより中央制御部（CPU）の制御に基い
て所定の図形データを取出してグラフイツクデイ
スプレイコントローラ（GDC）に供給し、該
GDCで図形ドツトパターンに展開して該パター
ンをデイスプレイメモリへ導入させるものであ
る。
このようにして、表示画面に表示された図形パ
ターンについて、オペレータ等に注目させる意味
でブリンクさせることが行われている。
ターンについて、オペレータ等に注目させる意味
でブリンクさせることが行われている。
従来、図形パターンをブリンクする場合に上記
デイスプレイメモリに記憶するパターンをブリン
ク用に、即ち、対応のパターンに相当するドツト
を“１”と“０”にブリンクサイクル毎に、書替
えるという複雑な処理を行なうものであつた。
デイスプレイメモリに記憶するパターンをブリン
ク用に、即ち、対応のパターンに相当するドツト
を“１”と“０”にブリンクサイクル毎に、書替
えるという複雑な処理を行なうものであつた。
〈目的〉
本発明は複雑な処理を行なうことなく、簡単か
つ高速にブリンク処理ができるようにしたもので
あり、特に複数画面分のデイスプレイメモリとこ
の複数のデイスプレイメモリからのドツトデータ
に基いて取出される図形パターンについてのブリ
ンクの有無を示すデータを保持したテーブルを備
えることを特徴とする。
つ高速にブリンク処理ができるようにしたもので
あり、特に複数画面分のデイスプレイメモリとこ
の複数のデイスプレイメモリからのドツトデータ
に基いて取出される図形パターンについてのブリ
ンクの有無を示すデータを保持したテーブルを備
えることを特徴とする。
〈実施例〉
第１図にはデータ処理装置のブロツク図を示し
ており、１０はデータ処理装置の中央制御回路
（CPU）であつて、データバス２０に接続されて
いる。
ており、１０はデータ処理装置の中央制御回路
（CPU）であつて、データバス２０に接続されて
いる。
このCPU１０は上記データバス２０の接続さ
れ予めプログラムデータを記憶しているプログラ
ムメモリ１１のプログラムに基づいて制御され
る。
れ予めプログラムデータを記憶しているプログラ
ムメモリ１１のプログラムに基づいて制御され
る。
１２はデータメモリであり、上記データバス２
０に接続され、CPU１０によつて制御される各
種バツフア、フラツグ等が形成されている。
０に接続され、CPU１０によつて制御される各
種バツフア、フラツグ等が形成されている。
又、このデータバス２０には、以下説明するグ
ラフイツクデイスプレイコントロールユニツト１
３（GDC）および図形パターンのブリンクのた
めの論理／テーブル回路１５が接続されている。
ラフイツクデイスプレイコントロールユニツト１
３（GDC）および図形パターンのブリンクのた
めの論理／テーブル回路１５が接続されている。
前記GDC１３は例えば日本電気社製のμPD２
２０として一般に知られており、CPU１０から
データバス２０を通して供給される図形情報を対
応の図形ドツトパターンに展開し、デイスプレイ
メモリ１４に導入するものである。
２０として一般に知られており、CPU１０から
データバス２０を通して供給される図形情報を対
応の図形ドツトパターンに展開し、デイスプレイ
メモリ１４に導入するものである。
このデイスプレイメモリ１４は、DM0，DM1，
DM2，DM3の４画面分に相当するメモリ構成で
なつており、各メモリDM0〜3にはCPU１０から
の制御によつて、各々独立的につまり夫々所定の
制御に基づいてドツトパターンが記憶されると共
に、上記GDC１３によつてCRT１６のラスター
走査に同期して、各々同時にアクセスされ、対応
のドツトデータが読み出される。
DM2，DM3の４画面分に相当するメモリ構成で
なつており、各メモリDM0〜3にはCPU１０から
の制御によつて、各々独立的につまり夫々所定の
制御に基づいてドツトパターンが記憶されると共
に、上記GDC１３によつてCRT１６のラスター
走査に同期して、各々同時にアクセスされ、対応
のドツトデータが読み出される。
論理／テーブル回路１５は具体的には第２図に
示す回路構成でなるが、概要としてはCPU１０
の制御によつてデータバス２０を介して送られて
くる色情報及び図形ブリンク情報を各論理条件に
応じてテーブルに記憶し、またラスター走査に同
期してデイスプレイメモリ１４の４画面から読出
されたドツトデータの論理によつて対応のテーブ
ルを選択し、色及びブリンクの有無を決定するも
のである。
示す回路構成でなるが、概要としてはCPU１０
の制御によつてデータバス２０を介して送られて
くる色情報及び図形ブリンク情報を各論理条件に
応じてテーブルに記憶し、またラスター走査に同
期してデイスプレイメモリ１４の４画面から読出
されたドツトデータの論理によつて対応のテーブ
ルを選択し、色及びブリンクの有無を決定するも
のである。
CRT１６は例えば14インチの768ドツト×550
ドツトの表示画面となつており、上記GDC１３
からの水平同期信号（HSYNC）および垂直同期
信号（VSYNC）によつてラスター走査される。
ドツトの表示画面となつており、上記GDC１３
からの水平同期信号（HSYNC）および垂直同期
信号（VSYNC）によつてラスター走査される。
上記データバス２０には図示していないが、キ
ーボード装置、各種端末装置がインタフエイスユ
ニツトを介して接続されている。
ーボード装置、各種端末装置がインタフエイスユ
ニツトを介して接続されている。
次に第２図に示した上記論理／テーブル回路１
５の具体例について説明する。
５の具体例について説明する。
３４はテーブルメモリであり、ラツチ回路３３
からのアドレスデータによつてアクセスされる。
このアドレスデータによつてアクセスされる１つ
のロケーシヨンには、３原色による色情報と、ブ
リンク情報が記憶されている。本例では４ビツト
のアドレスによつて16ロケーシヨン設けられてい
る。従つて、16色の表現が可能となり、又16通り
の図形パターン状態に応じてブリンクの有無を指
定することができる。
からのアドレスデータによつてアクセスされる。
このアドレスデータによつてアクセスされる１つ
のロケーシヨンには、３原色による色情報と、ブ
リンク情報が記憶されている。本例では４ビツト
のアドレスによつて16ロケーシヨン設けられてい
る。従つて、16色の表現が可能となり、又16通り
の図形パターン状態に応じてブリンクの有無を指
定することができる。
他方、各ロケーシヨンの各データは上記ラツチ
回路３３によつてアドレスされ、かつCPU10か
らの制御によつてデータバス２０を介して記憶さ
れる。
回路３３によつてアドレスされ、かつCPU10か
らの制御によつてデータバス２０を介して記憶さ
れる。
前記ラツチ回路３３は、今１つのラツチ回路３
０、セレクタ３２を介してデイスプレイメモリ１
４のDM0〜3のドツトデータが導入される。つま
り、第１図に示すデイスプレイメモリ１４の
DM0〜3から同時に読出された４ビツトのドツト
データがラツチ回路３０に供給され、セレクタ３
２を介して供給される。
０、セレクタ３２を介してデイスプレイメモリ１
４のDM0〜3のドツトデータが導入される。つま
り、第１図に示すデイスプレイメモリ１４の
DM0〜3から同時に読出された４ビツトのドツト
データがラツチ回路３０に供給され、セレクタ３
２を介して供給される。
また、３５はラツチ回路、３６はブリンクパル
ス発生器、３７はゲート、３８は表示駆動回路を
示す。
ス発生器、３７はゲート、３８は表示駆動回路を
示す。
次にブリンク処理の動作について具体的に説明
する。
する。
図形パターンとして、第３図に示すように
CRT１６上に四角形の図形を赤（）で表示し、
また前記四角形の図形の中に円を青（）で表示
させると共にこの円をブリンクさせる場合につい
て説明する。
CRT１６上に四角形の図形を赤（）で表示し、
また前記四角形の図形の中に円を青（）で表示
させると共にこの円をブリンクさせる場合につい
て説明する。
この場合、CPU１０の制御によつてデイスプ
レイメモリ１４のDM0〜DM3のうち、DM0に四
角形の図形パターンを、またDM1に円の図形パ
ターンを記憶させる。
レイメモリ１４のDM0〜DM3のうち、DM0に四
角形の図形パターンを、またDM1に円の図形パ
ターンを記憶させる。
この例では便宜上、デイスプレイメモリ１４の
DM0とDM1のみを使用した例を示している。
DM0とDM1のみを使用した例を示している。
表示動作時に、GDC１３は上記データメモリ
１４のDM0〜3をラスター走査に同期させてそれ
らを同時に読出す。このデイスプレイメモリ１４
のDM0〜3から読出されたデータは論理和がとら
れてCRT１６の駆動回路３８へ送られる。
１４のDM0〜3をラスター走査に同期させてそれ
らを同時に読出す。このデイスプレイメモリ１４
のDM0〜3から読出されたデータは論理和がとら
れてCRT１６の駆動回路３８へ送られる。
また、DM0〜3の４ビツトのデータはラツチ回
路３３に導入される。
路３３に導入される。
今、ラスター走査がデイスプレイメモリ１４
（DM0〜3）のａで示す位置にある時にはラツチ回
路３３には“00××”が入力され、これをアドレ
スデータとしてテーブルメモリ３４の１つのロケ
ーシヨンが選択される。
（DM0〜3）のａで示す位置にある時にはラツチ回
路３３には“00××”が入力され、これをアドレ
スデータとしてテーブルメモリ３４の１つのロケ
ーシヨンが選択される。
前記テーブルメモリ３４の各ロケーシヨンには
赤(R)、緑(G)、青(B)の階調度（３ビツトで表現して
いる）とブリンクの有無を示す１ビツトで構成さ
れたブリンクビツト（BR）を有している。
赤(R)、緑(G)、青(B)の階調度（３ビツトで表現して
いる）とブリンクの有無を示す１ビツトで構成さ
れたブリンクビツト（BR）を有している。
従つて、前記ａ位置をラスター走査している時
にはDM0とDM1のいずれにも図形パターンがな
いので、テーブルメモリ３４の第１番目のロケー
シヨンが選択される。この場合、データメモリ３
４の第１番目のロケーシヨンのデータが導出され
るが、実質的には何等制御されない。
にはDM0とDM1のいずれにも図形パターンがな
いので、テーブルメモリ３４の第１番目のロケー
シヨンが選択される。この場合、データメモリ３
４の第１番目のロケーシヨンのデータが導出され
るが、実質的には何等制御されない。
次にラスター走査がｂ位置にくると、データメ
モリ１４のDM0に図形パターンがあり、そのた
めラツチ回路３３には“10××”が入力される。
モリ１４のDM0に図形パターンがあり、そのた
めラツチ回路３３には“10××”が入力される。
これはテーブルメモリ３４の第２番目のロケー
シヨンを選択し、赤(R)の階調データを出力して赤
のドツト表示を実現させる。この時、ブリンクビ
ツトは“０”であるのでブリンク動作は行われな
い。
シヨンを選択し、赤(R)の階調データを出力して赤
のドツト表示を実現させる。この時、ブリンクビ
ツトは“０”であるのでブリンク動作は行われな
い。
更にラスター走査がｃ位置に来ると、データメ
モリ１４のDM0とDM1の夫々に図形パターンが
あり、そのためラツチ回路３３には“11××”が
入力される。
モリ１４のDM0とDM1の夫々に図形パターンが
あり、そのためラツチ回路３３には“11××”が
入力される。
これはテーブルメモリ３４の第４番目のロケー
シヨンを選択し、青(B)の階調データが出力される
と共にブリンクビツトは“１”であるからゲート
37を有効にする。
シヨンを選択し、青(B)の階調データが出力される
と共にブリンクビツトは“１”であるからゲート
37を有効にする。
そのため、前記ゲート３７はブリンクパルス発
生器３６から“１”出力されているときに該ゲー
トを開き、ラツチ回路３５をリセツトさせる。ま
た、ブリンクパルス発生器３６からの出力が
“０”であるとラツチ回路３５のデータは駆動回
路３８に供給され、所望色のドツト表示を実現さ
せる。
生器３６から“１”出力されているときに該ゲー
トを開き、ラツチ回路３５をリセツトさせる。ま
た、ブリンクパルス発生器３６からの出力が
“０”であるとラツチ回路３５のデータは駆動回
路３８に供給され、所望色のドツト表示を実現さ
せる。
このように、ブリンクビツトが“１”であると
ブリンクパルスの周期によつてラツチ回路３５を
セツト状態にあるいはリセツトさせ、これによつ
て該ドツトをブリンクさせることになる。
ブリンクパルスの周期によつてラツチ回路３５を
セツト状態にあるいはリセツトさせ、これによつ
て該ドツトをブリンクさせることになる。
この結果、CRT１６の表示画面には赤の四角
の図形と、その四角の図形の中に青の円の図形が
ブリンクした状態で表示されることになる。
の図形と、その四角の図形の中に青の円の図形が
ブリンクした状態で表示されることになる。
〈他の実施例〉
他方、デイスプレイメモリ１４のDM0〜DM3
への図形パターンの記憶とテーブルメモリ３４の
関係（論理条件）は、第４図に示すように構成す
ることもできる。
への図形パターンの記憶とテーブルメモリ３４の
関係（論理条件）は、第４図に示すように構成す
ることもできる。
第４図のＡのテーブルメモリ３４の構成は、三
角図形のパターンのみブリンクさせる場合を示
し、第４図Ｂのテーブルメモリ３４の構成は長方
形の図形パターンのみブリンクさせる場合を示
し、更に第４図Ｃのテーブルメモリ３４の構成は
正方形の図形パターンのみブリンクさせる場合を
示すものである。
角図形のパターンのみブリンクさせる場合を示
し、第４図Ｂのテーブルメモリ３４の構成は長方
形の図形パターンのみブリンクさせる場合を示
し、更に第４図Ｃのテーブルメモリ３４の構成は
正方形の図形パターンのみブリンクさせる場合を
示すものである。
〈効果〉
本発明は、前記表示画面と対応したデイスプレ
イメモリを複数画面分装備させると共に該複数の
デイスプレイメモリに対し、表示画面に表示させ
る各種図形パターンを適宜配分して導入記憶さ
せ、 他方、表示画面で表示される図形パターンに対
してどの部分をブリンクさせるかを示すブリンク
の有無を示すデータをテーブルメモリに保持させ
て、 表示画面走査を同期して前記複数のデイスプレ
イメモリを同時に読み出すと共に該読み出しこの
読み出した複数画面からの各ビットの組み合わせ
をアドレス情報としてテーブルメモリからブリン
クデータを取り出し、このテーブルメモリのブリ
ンクデータに基づいて表示画面上の図形パターン
の所定部分をブリンクさせることを特徴とするも
のである。
イメモリを複数画面分装備させると共に該複数の
デイスプレイメモリに対し、表示画面に表示させ
る各種図形パターンを適宜配分して導入記憶さ
せ、 他方、表示画面で表示される図形パターンに対
してどの部分をブリンクさせるかを示すブリンク
の有無を示すデータをテーブルメモリに保持させ
て、 表示画面走査を同期して前記複数のデイスプレ
イメモリを同時に読み出すと共に該読み出しこの
読み出した複数画面からの各ビットの組み合わせ
をアドレス情報としてテーブルメモリからブリン
クデータを取り出し、このテーブルメモリのブリ
ンクデータに基づいて表示画面上の図形パターン
の所定部分をブリンクさせることを特徴とするも
のである。
従つて、表示画面上の各デイスプレイメモリの
図形パターン部分、各メモリの図形パターン同志
が重なり合う部分、或はメモリの図形パターンの
背景部分等の領域を各デイスプレイメモリからの
ビツトの組み合わせに基づいて容易にブリンクさ
せることが出来、ブリンク処理の高速化が図れ
る。
図形パターン部分、各メモリの図形パターン同志
が重なり合う部分、或はメモリの図形パターンの
背景部分等の領域を各デイスプレイメモリからの
ビツトの組み合わせに基づいて容易にブリンクさ
せることが出来、ブリンク処理の高速化が図れ
る。
第１図は本発明にかかわるグラフイツクデイス
プレイ装置の構成を示すブロツク図、第２図は第
１図の要部構成を具体的に示したブロツク図、第
３図及び第４図はブリンク制御の動作を示すため
のテーブルメモリ周辺の構成を示す図である。 １０…CPU、１１…プログラムメモリ、１２
…データメモリ、１３…グラフイツクデイスプレ
イコントロールユニツト（GDC）、１４…デイス
プレイメモリ、１５…論理／テーブル回路、１６
…CRT、３０，３３，３５…ラツチ回路、３４
…テーブルメモリ、３６…ブリンクパルス発生
器、３８…駆動回路。
プレイ装置の構成を示すブロツク図、第２図は第
１図の要部構成を具体的に示したブロツク図、第
３図及び第４図はブリンク制御の動作を示すため
のテーブルメモリ周辺の構成を示す図である。 １０…CPU、１１…プログラムメモリ、１２
…データメモリ、１３…グラフイツクデイスプレ
イコントロールユニツト（GDC）、１４…デイス
プレイメモリ、１５…論理／テーブル回路、１６
…CRT、３０，３３，３５…ラツチ回路、３４
…テーブルメモリ、３６…ブリンクパルス発生
器、３８…駆動回路。
Claims (1)
- 【特許請求の範囲】 １ 所定の図形情報をドツトパターンに展開して
デイスプレイメモリへ導入させると共に表示画面
の表示走査に同期して前記デイスプレイメモリの
ドツトパターンを読み出すグラフイツクデイスプ
レイにおいて、 前記表示画面と対応したデイスプレイメモリを
複数画面分装備させると共に該複数のデイスプレ
イメモリに対し、表示画面に表示させる各種図形
パターンを適宜配分して導入記憶させ、 他方、表示画面で表示される図形パターンに対
してどの部分をブリンクさせるかを示すブリンク
の有無を示すデータをテーブルメモリに保持させ
て、 表示画面走査に同期して前記複数のデイスプレ
イメモリを同時に読み出すと共に該複数デイスプ
レイメモリから読み出した各ビツトの組み合わせ
をアドレス情報として前記テーブルメモリに供給
し、該メモリから前記各ビツトの組み合わせによ
るアドレスに基づいてブリンクデータを取り出
し、表示画面上の図形パターンの所定部分をブリ
ンクさせることを特徴とするグラフイツクデイス
プレイの図形ブリンク方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082285A JPS59205667A (ja) | 1983-05-09 | 1983-05-09 | グラフイツクデイスプレイ装置の図形ブリンク方式 |
| US06/563,509 US4703317A (en) | 1983-05-09 | 1983-12-20 | Blinking of a specific graph in a graphic display |
| DE3347346A DE3347346A1 (de) | 1983-05-09 | 1983-12-28 | Grafik-anzeigegeraet mit blinkeinrichtung |
| BR8401307A BR8401307A (pt) | 1983-05-09 | 1984-03-19 | Sinalizacao interminente de uma representacao grafica especifica num dispositivo de representacao visual grafica |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082285A JPS59205667A (ja) | 1983-05-09 | 1983-05-09 | グラフイツクデイスプレイ装置の図形ブリンク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205667A JPS59205667A (ja) | 1984-11-21 |
| JPH0514312B2 true JPH0514312B2 (ja) | 1993-02-24 |
Family
ID=13770245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082285A Granted JPS59205667A (ja) | 1983-05-09 | 1983-05-09 | グラフイツクデイスプレイ装置の図形ブリンク方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4703317A (ja) |
| JP (1) | JPS59205667A (ja) |
| BR (1) | BR8401307A (ja) |
| DE (1) | DE3347346A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210486A (ja) * | 1983-05-13 | 1984-11-29 | 株式会社日立製作所 | デイスプレイ制御装置 |
| JPS61138292A (ja) * | 1984-12-07 | 1986-06-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カラ−ブリンクシステム |
| JPS62134759A (ja) * | 1985-12-06 | 1987-06-17 | Dainippon Printing Co Ltd | 帳票デザインシステム |
| US4808986A (en) * | 1987-02-12 | 1989-02-28 | International Business Machines Corporation | Graphics display system with memory array access |
| JPS63225288A (ja) * | 1987-03-16 | 1988-09-20 | 沖電気工業株式会社 | 文字表示装置 |
| JPH0823583B2 (ja) * | 1987-06-01 | 1996-03-06 | 古野電気株式会社 | 航跡，探知情報表示装置 |
| US6009373A (en) * | 1987-06-01 | 1999-12-28 | Furuno Electric Company, Limited | Ship track and underwater conditions indicating system |
| US5172108A (en) * | 1988-02-15 | 1992-12-15 | Nec Corporation | Multilevel image display method and system |
| US5128658A (en) * | 1988-06-27 | 1992-07-07 | Digital Equipment Corporation | Pixel data formatting |
| JPH04506720A (ja) * | 1990-03-23 | 1992-11-19 | イーストマン・コダック・カンパニー | ディジタル・データ処理システムのための仮想メモリ管理及び割付け装置 |
| US5287452A (en) * | 1990-03-23 | 1994-02-15 | Eastman Kodak Company | Bus caching computer display system |
| JPH04226495A (ja) * | 1990-05-10 | 1992-08-17 | Internatl Business Mach Corp <Ibm> | ビデオ表示システムにおけるオーバレイの制御装置及び制御方法 |
| JPH0685144B2 (ja) * | 1990-11-15 | 1994-10-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | オーバレイ及びアンダレイの選択的制御装置 |
| US5442375A (en) * | 1993-03-25 | 1995-08-15 | Toshiba America Information Systems, Inc. | Method and apparatus for identifying color usage on a monochrome display |
| US5812150A (en) * | 1995-04-28 | 1998-09-22 | Ati Technologies Inc. | Device synchronization on a graphics accelerator |
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