JPH08340028A - 半導体素子の試験方法 - Google Patents
半導体素子の試験方法Info
- Publication number
- JPH08340028A JPH08340028A JP17034295A JP17034295A JPH08340028A JP H08340028 A JPH08340028 A JP H08340028A JP 17034295 A JP17034295 A JP 17034295A JP 17034295 A JP17034295 A JP 17034295A JP H08340028 A JPH08340028 A JP H08340028A
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- JP
- Japan
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- pad
- wafer
- semiconductor element
- wiring
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Abstract
(57)【要約】
【目的】 高価なセラミックパッケージを使用すること
なく、２００℃程度の恒温槽内においても半導体素子の
ＥＭ（Electro Migration)評価やＴＤＤＢ（TimeDepend
ent Dielectric Breakdown)評価試験を同時にかつ多量
に行うことができるようにする。 【構成】 サンプルウェハ２のパッド１と対向する位置
にパッド２３が配置された配線用ウェハ３とサンプルウ
ェハ２とをオリフラを合わせて重ね合わせ、パッド１と
パッド２３とを接続する。これにより、外部接続用パッ
ド２４に外部から電気信号を入力することでサンプルウ
ェハ２のパッド１に対応する半導体素子の試験を行うこ
とが可能になる。
なく、２００℃程度の恒温槽内においても半導体素子の
ＥＭ（Electro Migration)評価やＴＤＤＢ（TimeDepend
ent Dielectric Breakdown)評価試験を同時にかつ多量
に行うことができるようにする。 【構成】 サンプルウェハ２のパッド１と対向する位置
にパッド２３が配置された配線用ウェハ３とサンプルウ
ェハ２とをオリフラを合わせて重ね合わせ、パッド１と
パッド２３とを接続する。これにより、外部接続用パッ
ド２４に外部から電気信号を入力することでサンプルウ
ェハ２のパッド１に対応する半導体素子の試験を行うこ
とが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の試験方法
に関する。
に関する。
【０００２】
【従来の技術】ＩＣなどの半導体素子においては、その
半導体素子に用いられる酸化膜の絶縁破壊耐圧を調べる
ＴＤＤＢ（Time Dependent Dielectric Breakdown)評価
や、メタル配線のＥＭ（Electro Migration)評価などの
信頼性評価試験を行う必要がある。これらの評価試験
は、通常２００℃程度の恒温槽にサンプルとなる半導体
素子を保管した状態で１か月〜２か月程度の長時間にわ
たり電流または電圧を印加することにより行われる。そ
こで、これらの評価試験は、ウェハ状態で行われるので
はなく、ウェハをダイシングしてセラミックパッケージ
などに組み入れてから行われる。
半導体素子に用いられる酸化膜の絶縁破壊耐圧を調べる
ＴＤＤＢ（Time Dependent Dielectric Breakdown)評価
や、メタル配線のＥＭ（Electro Migration)評価などの
信頼性評価試験を行う必要がある。これらの評価試験
は、通常２００℃程度の恒温槽にサンプルとなる半導体
素子を保管した状態で１か月〜２か月程度の長時間にわ
たり電流または電圧を印加することにより行われる。そ
こで、これらの評価試験は、ウェハ状態で行われるので
はなく、ウェハをダイシングしてセラミックパッケージ
などに組み入れてから行われる。
【０００３】
【発明が解決しようとする課題】しかし、これらの評価
試験は、高価なセラミックパッケージを使用するため、
多量の半導体素子を評価するのには、コストが上昇して
しまうという問題があった。
試験は、高価なセラミックパッケージを使用するため、
多量の半導体素子を評価するのには、コストが上昇して
しまうという問題があった。
【０００４】また、これらの評価試験をダイシング前の
ウェハ状態で短時間に行うためには、半導体素子を２０
０℃程度の恒温槽内に保管して評価を行う必要がある。
この場合、プリント基板にプロービング用のプローブ針
をつけた、半導体素子と電気的な接続をとるために使用
するプローブカードには耐熱性がないので、２００℃程
度の恒温槽内では評価試験を行うことがほとんどできな
かった。また、仮に、２００℃の温度で評価を行うこと
ができたとしても、ウェハとプリント基板との熱膨張率
の差により発生する応力のためにプローブ針の位置ずれ
などが起こり、半導体素子との電気的接続がとれなくな
ることがあった。
ウェハ状態で短時間に行うためには、半導体素子を２０
０℃程度の恒温槽内に保管して評価を行う必要がある。
この場合、プリント基板にプロービング用のプローブ針
をつけた、半導体素子と電気的な接続をとるために使用
するプローブカードには耐熱性がないので、２００℃程
度の恒温槽内では評価試験を行うことがほとんどできな
かった。また、仮に、２００℃の温度で評価を行うこと
ができたとしても、ウェハとプリント基板との熱膨張率
の差により発生する応力のためにプローブ針の位置ずれ
などが起こり、半導体素子との電気的接続がとれなくな
ることがあった。
【０００５】また、この場合、プローブカードを使用す
るため、ウェハ上に形成されたすべての半導体素子と電
気的な接続をとるのが困難であり、多量の半導体素子を
同時に評価することができなかった。
るため、ウェハ上に形成されたすべての半導体素子と電
気的な接続をとるのが困難であり、多量の半導体素子を
同時に評価することができなかった。
【０００６】そこで、本発明の目的は、高価なセラミッ
クパッケージを使用することなく、２００℃程度の恒温
槽内においても確実に半導体素子と電気的な接続をとる
ことができ、半導体素子のＴＤＤＢ評価やＥＭ評価を同
時に多量に評価できる半導体素子の試験方法を提供する
ことである。
クパッケージを使用することなく、２００℃程度の恒温
槽内においても確実に半導体素子と電気的な接続をとる
ことができ、半導体素子のＴＤＤＢ評価やＥＭ評価を同
時に多量に評価できる半導体素子の試験方法を提供する
ことである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子の試験方法は、第１のウェハに
形成された半導体素子の試験方法において、前記半導体
素子に対応した第１のパッドが形成された前記第１のウ
ェハと、第２のパッドが形成された第２のウェハとを重
ね合わせて前記第１のパッドと前記第２のパッドとを接
続させ、前記第２のパッドに外部から電気信号を入力す
ることにより前記半導体素子の試験を行う。
に、本発明の半導体素子の試験方法は、第１のウェハに
形成された半導体素子の試験方法において、前記半導体
素子に対応した第１のパッドが形成された前記第１のウ
ェハと、第２のパッドが形成された第２のウェハとを重
ね合わせて前記第１のパッドと前記第２のパッドとを接
続させ、前記第２のパッドに外部から電気信号を入力す
ることにより前記半導体素子の試験を行う。
【０００８】本発明の一態様においては、前記第１のパ
ッドと前記第２のパッドとの間に導電性部材を介在させ
る。
ッドと前記第２のパッドとの間に導電性部材を介在させ
る。
【０００９】本発明の一態様においては、前記第２のパ
ッドから前記第２のウェハの周辺部まで形成された引き
出し配線を介して、前記第２のパッドに外部から電気信
号を入力する。
ッドから前記第２のウェハの周辺部まで形成された引き
出し配線を介して、前記第２のパッドに外部から電気信
号を入力する。
【００１０】
【作用】ウェハをダイシングすることなくウェハ状態で
半導体素子の試験を行うことができるため、高価なセラ
ミックパッケージを使用することなく実施可能である。
また、従来のプローブカードのようにプリント基板を使
用しないために、２００℃程度の恒温槽内においても熱
膨張率の差から生じる応力が発生せず、確実に半導体素
子と電気的な接続をとることができ、半導体素子のＴＤ
ＤＢ評価やＥＭ評価を同時に多量に行うことが可能にな
る。
半導体素子の試験を行うことができるため、高価なセラ
ミックパッケージを使用することなく実施可能である。
また、従来のプローブカードのようにプリント基板を使
用しないために、２００℃程度の恒温槽内においても熱
膨張率の差から生じる応力が発生せず、確実に半導体素
子と電気的な接続をとることができ、半導体素子のＴＤ
ＤＢ評価やＥＭ評価を同時に多量に行うことが可能にな
る。
【００１１】
【実施例】以下、本発明を一実施例に基づき図面を参照
して説明する。
して説明する。
【００１２】図１（ａ）は、複数の半導体素子のパッド
１が形成されたサンプルウェハ２の概略図であり、図１
（ｂ）は後述するメタル配線などが形成された配線用ウ
ェハ３の概略図である。また、図２は配線用ウェハ３を
図２のように形成するための製造工程を示した断面図で
ある。
１が形成されたサンプルウェハ２の概略図であり、図１
（ｂ）は後述するメタル配線などが形成された配線用ウ
ェハ３の概略図である。また、図２は配線用ウェハ３を
図２のように形成するための製造工程を示した断面図で
ある。
【００１３】最初に、配線用ウェハ３上にメタル配線な
どを形成する工程について説明する。まず、図２（ａ）
に示すように、通常半導体素子を形成するのに必要なメ
タル配線を形成するのと同様な工程で配線用ウェハ３上
にメタル配線用膜２２を形成する。このメタル配線用膜
２２は、蒸着法やＣＶＤ法などのいずれの方法で形成し
てもよい。また、膜厚についても特に制限はないが、後
に形成する配線の抵抗値などを考慮して１μｍ以上にす
ることが好ましい。
どを形成する工程について説明する。まず、図２（ａ）
に示すように、通常半導体素子を形成するのに必要なメ
タル配線を形成するのと同様な工程で配線用ウェハ３上
にメタル配線用膜２２を形成する。このメタル配線用膜
２２は、蒸着法やＣＶＤ法などのいずれの方法で形成し
てもよい。また、膜厚についても特に制限はないが、後
に形成する配線の抵抗値などを考慮して１μｍ以上にす
ることが好ましい。
【００１４】次に、図２（ｂ）に示すように、メタル配
線用膜２２を選択的なエッチングでパターニングするこ
とにより、配線用ウェハ３上に、パッド２３と、オリフ
ラ（オリエンテーション・フラット）付近に形成する外
部接続用パッド２４と、パッド２３と外部接続用パッド
２４とを接続する引き出し配線２５とを形成する（図１
（ｂ）参照）。このパターニングは、配線用ウェハ３と
サンプルウェハ２とをオリフラを合わせて張り合わせた
とき、パッド２３とパッド１とが対向するように行う。
つまり、パッド２３とパッド１とが鏡像の関係になるよ
うにパターニングする。
線用膜２２を選択的なエッチングでパターニングするこ
とにより、配線用ウェハ３上に、パッド２３と、オリフ
ラ（オリエンテーション・フラット）付近に形成する外
部接続用パッド２４と、パッド２３と外部接続用パッド
２４とを接続する引き出し配線２５とを形成する（図１
（ｂ）参照）。このパターニングは、配線用ウェハ３と
サンプルウェハ２とをオリフラを合わせて張り合わせた
とき、パッド２３とパッド１とが対向するように行う。
つまり、パッド２３とパッド１とが鏡像の関係になるよ
うにパターニングする。
【００１５】なお、配線用ウェハ３のパッド２３は、サ
ンプルウェハ２上にあるすべての半導体素子のパッド１
に対応するように形成してもよいし、任意の半導体素子
のパッド１と対応するように形成してもよい。
ンプルウェハ２上にあるすべての半導体素子のパッド１
に対応するように形成してもよいし、任意の半導体素子
のパッド１と対応するように形成してもよい。
【００１６】一方、図４に示すように、サンプルウェハ
２のパッド１上には、鉛などからなるバンプ４を形成す
る。このバンプ４は、配線用ウェハ３とサンプルウェハ
２とを張り合わせたときにパッド２３とパッド１との間
に位置し、電気的な接続をとるために必要となるもので
ある。このバンプ４の形成方法は、特に制限がなく、パ
ッド１上にバンプ４を形成できる方法であればどのよう
な方法であってもよい。また、バンプ４は、半導体素子
の最上層膜よりもバンプ４が上にくることができる高さ
に形成すればよい。
２のパッド１上には、鉛などからなるバンプ４を形成す
る。このバンプ４は、配線用ウェハ３とサンプルウェハ
２とを張り合わせたときにパッド２３とパッド１との間
に位置し、電気的な接続をとるために必要となるもので
ある。このバンプ４の形成方法は、特に制限がなく、パ
ッド１上にバンプ４を形成できる方法であればどのよう
な方法であってもよい。また、バンプ４は、半導体素子
の最上層膜よりもバンプ４が上にくることができる高さ
に形成すればよい。
【００１７】また、サンプルウェハ２のオリフラ方向の
一部の端部は、配線用ウェハ３とサンプルウェハ２とを
張り合わせたときに配線用ウェハ３の外部接続用パッド
２４がサンプルウェハ２と接触しないようにダイシング
して切断しておく。
一部の端部は、配線用ウェハ３とサンプルウェハ２とを
張り合わせたときに配線用ウェハ３の外部接続用パッド
２４がサンプルウェハ２と接触しないようにダイシング
して切断しておく。
【００１８】このように形成した配線用ウェハ３とサン
プルウェハ２とをオリフラを合わせて張り合わせ、圧着
することで、サンプルウェハ２の半導体素子はパッド
１、バンプ４、パッド２３および引き出し配線２５を介
して外部接続用パッド２４と電気的に接続される。従っ
て、外部接続用パッド２４を利用して半導体素子と外部
との電気的な接続をとることができるようになる。
プルウェハ２とをオリフラを合わせて張り合わせ、圧着
することで、サンプルウェハ２の半導体素子はパッド
１、バンプ４、パッド２３および引き出し配線２５を介
して外部接続用パッド２４と電気的に接続される。従っ
て、外部接続用パッド２４を利用して半導体素子と外部
との電気的な接続をとることができるようになる。
【００１９】本実施例では、上述のように、外部接続用
パッド２４に電気信号を与えることにより、ウェハをダ
イシングすることなくウェハ状態でサンプルウェハ２の
半導体素子のＥＭ評価試験やＴＤＤＢ評価試験などを行
うことが可能になるので、従来のように高価なセラミッ
クパッケージを使用する必要がなくなる。また、従来の
プローブカードのようにプリント基板を使用せず配線用
ウェハ３を用いているために、２００℃程度の恒温槽内
においても熱膨張率の差から生じる応力が発生せず、確
実に半導体素子と電気的な接続をとることができ、半導
体素子のＴＤＤＢ評価やＥＭ評価を同時に多量に行うこ
とが可能になる。
パッド２４に電気信号を与えることにより、ウェハをダ
イシングすることなくウェハ状態でサンプルウェハ２の
半導体素子のＥＭ評価試験やＴＤＤＢ評価試験などを行
うことが可能になるので、従来のように高価なセラミッ
クパッケージを使用する必要がなくなる。また、従来の
プローブカードのようにプリント基板を使用せず配線用
ウェハ３を用いているために、２００℃程度の恒温槽内
においても熱膨張率の差から生じる応力が発生せず、確
実に半導体素子と電気的な接続をとることができ、半導
体素子のＴＤＤＢ評価やＥＭ評価を同時に多量に行うこ
とが可能になる。
【００２０】
【発明の効果】以上説明したように、本発明によると、
高価なセラミックパッケージを使用することなく、２０
０℃程度の恒温槽内においても半導体素子のＴＤＤＢ評
価やＥＭ評価を同時に多量に行うことが可能になる。
高価なセラミックパッケージを使用することなく、２０
０℃程度の恒温槽内においても半導体素子のＴＤＤＢ評
価やＥＭ評価を同時に多量に行うことが可能になる。
【図１】本発明の一実施例で用いるサンプルウェハ２お
よび配線用ウェハ３を示す図である。
よび配線用ウェハ３を示す図である。
【図２】図１の配線用ウェハ３の製造工程を示す図であ
る。
る。
【図３】図１のサンプルウェハ２にバンプ４を形成した
様子を示す図である。
様子を示す図である。
１ パッド（第１のパッド） ２ サンプルウェハ（第１のウェハ） ３ 配線用ウェハ（第２のウェハ） ４ バンプ ２３ パッド（第２のパッド） ２４ 外部接続用パッド ２５ 引き出し配線
Claims (3)
- 【請求項１】 第１のウェハに形成された半導体素子の
試験方法において、 前記半導体素子に対応した第１のパッドが形成された前
記第１のウェハと、第２のパッドが形成された第２のウ
ェハとを重ね合わせて前記第１のパッドと前記第２のパ
ッドとを接続させ、前記第２のパッドに外部から電気信
号を入力することにより前記半導体素子の試験を行うこ
とを特徴とする半導体素子の試験方法。 - 【請求項２】 前記第１のパッドと前記第２のパッドと
の間に導電性部材を介在させることを特徴とする請求項
１に記載の半導体素子の試験方法。 - 【請求項３】 前記第２のパッドから前記第２のウェハ
の周辺部まで形成された引き出し配線を介して、前記第
２のパッドに外部から電気信号を入力することを特徴と
する請求項１または２に記載の半導体素子の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17034295A JPH08340028A (ja) | 1995-06-13 | 1995-06-13 | 半導体素子の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17034295A JPH08340028A (ja) | 1995-06-13 | 1995-06-13 | 半導体素子の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340028A true JPH08340028A (ja) | 1996-12-24 |
Family
ID=15903157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17034295A Withdrawn JPH08340028A (ja) | 1995-06-13 | 1995-06-13 | 半導体素子の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252260A (ja) * | 2001-02-27 | 2002-09-06 | Sony Corp | 半導体素子 |
-
1995
- 1995-06-13 JP JP17034295A patent/JPH08340028A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252260A (ja) * | 2001-02-27 | 2002-09-06 | Sony Corp | 半導体素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |