JPH0262947B2 - - Google Patents
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- Publication number
- JPH0262947B2 JPH0262947B2 JP59166709A JP16670984A JPH0262947B2 JP H0262947 B2 JPH0262947 B2 JP H0262947B2 JP 59166709 A JP59166709 A JP 59166709A JP 16670984 A JP16670984 A JP 16670984A JP H0262947 B2 JPH0262947 B2 JP H0262947B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- integrated circuit
- circuit element
- measuring
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ウエハ状態での多数個同時測定
(以下パラレルウエハテストという)を可能にし
た半導体装置のテスト方法に関するものである。
(以下パラレルウエハテストという)を可能にし
た半導体装置のテスト方法に関するものである。
従来のパラレルウエハテストを第1図に示す。
第1図aはウエハ1の平面図であり、同図bは
第1図aのA−A線による部分拡大断面図であ
る。
第1図aのA−A線による部分拡大断面図であ
る。
第1図において、1はウエハ、2はP型基板、
3はN型拡散層、4はシリコン酸化膜、5はアル
ミニウム配線層、6a,6b,6c(以下総称す
るときは6という。他の符号についても同様とす
る。)は第1番目の集積回路素子の測定用固定プ
ローブ、7a,7b,7cは第2番目の集積回路
素子の測定用固定プローブ、8a,8b,8cは
第3番目の集積回路素子の測定用固定プローブ、
9a,9b,9cは第4番目の集積回路素子の測
定用固定プローブである。第1図bは前記各測定
用固定プローブ6〜9とウエハ1との構成を原理
的に示したもので、各測定用固定プローブ6〜9
は各3ピンのみを示している。実際の集積回路素
子においては第1図bのN型拡散層3、シリコン
酸化膜4、アルミニウム配線層5のように多数層
を組合わせることにより集積回路素子を構成して
いる。
3はN型拡散層、4はシリコン酸化膜、5はアル
ミニウム配線層、6a,6b,6c(以下総称す
るときは6という。他の符号についても同様とす
る。)は第1番目の集積回路素子の測定用固定プ
ローブ、7a,7b,7cは第2番目の集積回路
素子の測定用固定プローブ、8a,8b,8cは
第3番目の集積回路素子の測定用固定プローブ、
9a,9b,9cは第4番目の集積回路素子の測
定用固定プローブである。第1図bは前記各測定
用固定プローブ6〜9とウエハ1との構成を原理
的に示したもので、各測定用固定プローブ6〜9
は各3ピンのみを示している。実際の集積回路素
子においては第1図bのN型拡散層3、シリコン
酸化膜4、アルミニウム配線層5のように多数層
を組合わせることにより集積回路素子を構成して
いる。
次にテストの操作について説明する。
一般に集積回路素子の1個測定時には測定用固
定プローブは単独で接触するだけであるが、第1
図bのように4個の集積回路素子の測定時には各
測定用固定プローブ6〜9が同時に接触すること
になる。
定プローブは単独で接触するだけであるが、第1
図bのように4個の集積回路素子の測定時には各
測定用固定プローブ6〜9が同時に接触すること
になる。
第1図においては、P型基板2に負方向の電圧
を加え、各測定用固定プローブ6〜9に正方向の
電圧または負方向の電圧またはGNDレベルの電
圧を加えることにより、集積回路素子のパラレル
ウエハテストが行われる。したがつて、パラレル
ウエハテストの時は、第1番目の集積回路素子の
測定用固定プローブ6aがアルミニウム配線層5
を経由し、P型基板2に電気的に導通している
と、P型基板2に加えられている負方向の電圧が
第1番目の集積回路素子の測定固定プローブ6a
に加えられている電圧により変化するため、各測
定用固定プローブ7〜9で測定しているウエハ1
のうち欠部のある周辺部分の集積回路素子の測定
が正常に行われないことがある。
を加え、各測定用固定プローブ6〜9に正方向の
電圧または負方向の電圧またはGNDレベルの電
圧を加えることにより、集積回路素子のパラレル
ウエハテストが行われる。したがつて、パラレル
ウエハテストの時は、第1番目の集積回路素子の
測定用固定プローブ6aがアルミニウム配線層5
を経由し、P型基板2に電気的に導通している
と、P型基板2に加えられている負方向の電圧が
第1番目の集積回路素子の測定固定プローブ6a
に加えられている電圧により変化するため、各測
定用固定プローブ7〜9で測定しているウエハ1
のうち欠部のある周辺部分の集積回路素子の測定
が正常に行われないことがある。
従来のパラレルウエハテストは前記のような方
法で行われるため、ウエハ周辺に近い集積回路素
子において「良品」と判定されるべき集積回路素
子を「不良品」と誤判定する可能性がある欠点が
ある。
法で行われるため、ウエハ周辺に近い集積回路素
子において「良品」と判定されるべき集積回路素
子を「不良品」と誤判定する可能性がある欠点が
ある。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、ウエハ周辺での
パラレルウエハテストが測定可能なように、ウエ
ハ周辺の異常集積回路素子の表面を絶縁膜で覆つ
てからテストを行うようにしたものである。以
下、この発明を図面について説明する。
除去するためになされたもので、ウエハ周辺での
パラレルウエハテストが測定可能なように、ウエ
ハ周辺の異常集積回路素子の表面を絶縁膜で覆つ
てからテストを行うようにしたものである。以
下、この発明を図面について説明する。
第2図はこの発明の一実施例で、第2図aはこ
の発明のウエハ11の平面図、第2図bは同図a
のB−B線による部分拡大図である。
の発明のウエハ11の平面図、第2図bは同図a
のB−B線による部分拡大図である。
第2図a,bにおいて、11はウエハ、12は
ガラスコート膜を示している。
ガラスコート膜を示している。
第2図a,bのように、ウエハ11周辺の異常
集積回路素子の表面を、ガラスコート膜12で覆
うことにより、第1番目の集積回路素子の測定用
固定プローブ6aをアルミニウム配線層5より電
気的に絶縁している。したがつて、パラレルウエ
ハテスト時に測定用固定プローブ6aに加えられ
ている電圧がP型基板2に影響を与えることが少
なくなるためウエハ11周辺でのパラレルウエハ
テストが正常に行われることになる。
集積回路素子の表面を、ガラスコート膜12で覆
うことにより、第1番目の集積回路素子の測定用
固定プローブ6aをアルミニウム配線層5より電
気的に絶縁している。したがつて、パラレルウエ
ハテスト時に測定用固定プローブ6aに加えられ
ている電圧がP型基板2に影響を与えることが少
なくなるためウエハ11周辺でのパラレルウエハ
テストが正常に行われることになる。
また、ウエハ11の周辺の異常集積回路素子の
表面をガラスコート膜12で覆うことはガラスコ
ートエツチング用マスクの変更により容易にでき
る。
表面をガラスコート膜12で覆うことはガラスコ
ートエツチング用マスクの変更により容易にでき
る。
なお、上記実施例では、ガラスコート膜12を
用いたが、ナイトライドコート膜などの電気的絶
縁物でもよい。
用いたが、ナイトライドコート膜などの電気的絶
縁物でもよい。
また、P型基板2とN型拡散層3はN型基板と
P型拡散層でもよい。
P型拡散層でもよい。
以上説明したように、この発明は、ウエハ周辺
の異状集積回路素子の表面を絶縁膜で覆うことに
よりパラレルウエハテスト時のウエハ周辺の異常
集積回路素子とプローブとを電気的に絶縁したの
で、ウエハ周辺部のパラレルウエハテストの際の
誤測定による集積回路素子の損失をなくすことが
できる。また、パラレルウエハテストを行うこと
により、集積回路素子1個を測定する場合よりも
テスト費用を安価にできる利点がある。
の異状集積回路素子の表面を絶縁膜で覆うことに
よりパラレルウエハテスト時のウエハ周辺の異常
集積回路素子とプローブとを電気的に絶縁したの
で、ウエハ周辺部のパラレルウエハテストの際の
誤測定による集積回路素子の損失をなくすことが
できる。また、パラレルウエハテストを行うこと
により、集積回路素子1個を測定する場合よりも
テスト費用を安価にできる利点がある。
第1図a,bは従来のパラレルウエハテストの
構成図で、同図aはウエハの平面図、同図bは同
図aにおけるA−A線による部分拡大断面図、第
2図a,bはこの発明の一実施例によるパラレル
ウエハテストの構成図で、同図aはこの発明のウ
エハの平面図、同図bは同図aにおけるB−B線
による部分拡大断面図である。 図中、2はP型基板、3はN型拡散層、4はシ
リコン酸化膜、5はアルミニウム配線層、6(6
a,6b,6c)は第1番目の集積回路素子の測
定用固定プローブ、7(7a,7b,7c)は第
2番目の集積回路素子の測定用固定プローブ、8
(8a,8b,8c)は第3番目の集積回路素子
の測定用固定プローブ、9(9a,9b,9c)
は第4番目の集積回路素子の測定用固定プロー
ブ、11はウエハ、12はガラスコート膜であ
る。なお、図中の同一符号は同一または相当部分
を示す。
構成図で、同図aはウエハの平面図、同図bは同
図aにおけるA−A線による部分拡大断面図、第
2図a,bはこの発明の一実施例によるパラレル
ウエハテストの構成図で、同図aはこの発明のウ
エハの平面図、同図bは同図aにおけるB−B線
による部分拡大断面図である。 図中、2はP型基板、3はN型拡散層、4はシ
リコン酸化膜、5はアルミニウム配線層、6(6
a,6b,6c)は第1番目の集積回路素子の測
定用固定プローブ、7(7a,7b,7c)は第
2番目の集積回路素子の測定用固定プローブ、8
(8a,8b,8c)は第3番目の集積回路素子
の測定用固定プローブ、9(9a,9b,9c)
は第4番目の集積回路素子の測定用固定プロー
ブ、11はウエハ、12はガラスコート膜であ
る。なお、図中の同一符号は同一または相当部分
を示す。
Claims (1)
- 1 ウエハ状態で多数の集積回路素子をそれぞれ
に当接するプローブを用いて同時にテストする半
導体装置のテスト方法において、前記ウエハ周辺
の異常集積回路素子の表面を絶縁膜で覆つた後、
テストを行うことを特徴とする半導体装置のテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166709A JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166709A JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143441A JPS6143441A (ja) | 1986-03-03 |
| JPH0262947B2 true JPH0262947B2 (ja) | 1990-12-27 |
Family
ID=15836304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166709A Granted JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143441A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141985A (ja) * | 2014-01-28 | 2015-08-03 | 株式会社東芝 | 検査装置、及び検査方法 |
| JP6176201B2 (ja) * | 2014-07-22 | 2017-08-09 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-08-07 JP JP59166709A patent/JPS6143441A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143441A (ja) | 1986-03-03 |
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