JPH08340245A

JPH08340245A - 信号出力回路、及び半導体集積回路

Info

Publication number: JPH08340245A
Application number: JP17020295A
Authority: JP
Inventors: Jun Eto; 潤衛藤; Kazunori Furusawa; 和則古沢; Yasuhiro Nakamura; 靖宏中村; Yosuke Yugawa; 洋介湯川; Kazuto Izawa; 和人伊澤; Kenji Kosakai; 健司小堺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】本発明の目的は、ノイズ低減を図った信号出
力回路を提供することにある。【構成】レジスタ２０１，２２２にセットされた選択
情報によって、負荷駆動に関与される出力トランジスタ
２０６〜２０９，２１０〜２１３の組合わせを決定する
ように構成し、データ出力バッファの負荷駆動能力を当
該ボードにおける負荷に適するように調整可能として、
信号出力回路のノイズ低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号出力回路のノイズ
抑制技術に関し、例えばフラッシュメモリなどの半導体
集積回路を含むデータ処理装置に適用して有効な技術に
関する。

【０００２】

【従来の技術】半導体集積回路の信号出力回路として
は、「ＩＳＳＣＣ８７ＤｉｇｅｓｔｏｆＴｅｃｈ
ｎｉｃａｌＰａｐｅｒｓＰＰ２８６−２８７」に
示されるように、高電位側電源Ｖｃｃに結合されたｐチ
ャンネル型ＭＯＳトランジスタと、低電位側電源Ｖｓｓ
に結合されたｎチャンネル型ＭＯＳトランジスタとが直
列接続されて成るインバータ回路を用いるのが一般的と
されている。このインバータ回路においては、ｐチャン
ネル型ＭＯＳトランジスタがオンされ、ｎチャンネル型
ＭＯＳトランジスタがオフされると、出力端子に結合さ
れた信号線を含む負荷が充電されてハイレベル出力が行
われる。また、ｐチャンネル型ＭＯＳトランジスタがオ
フされ、ｎチャンネル型ＭＯＳトランジスタがオンされ
ると、出力端子に結合された信号線の蓄積電荷が放出さ
れてローレベル出力が行われる。そして、ｐチャンネル
型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトラン
ジスタの双方がオフされた場合には、高インピーダンス
状態とされる。

【０００３】上記信号出力回路に適用されるｐチャンネ
ル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトラ
ンジスタの負荷駆動能力は、最大負荷に合せて決定され
る。すなわち、信号出力回路によって駆動される最大負
荷が仮定され、その最大負荷を駆動可能なＭＯＳトラン
ジスタの定数（チャネル幅、及びチャネル長）が決定さ
れる。

【０００４】

【発明が解決しようとする課題】しかしながら、半導体
集積回路は、ユーザ設計による様々なボード等に実装さ
れることになり、半導体集積回路から見た負荷条件は、
それが実装されるボード毎に異なるといっても過言では
ない。従って、上記のように半導体集積回路における信
号出力回路の定数を最大負荷に合せて決定すると、例え
ばそのような半導体集積回路を比較的小規模なボードに
実装した場合には、負荷駆動能力に対して負荷容量大幅
に小さくなることもあり、かかる場合には、出力信号の
立上がり時間ｔｒ、及び立下がり時間Ｔｆが極端に短く
なる。そうすると、半導体集積回路のパッケージのイン
ナーリードや、ボードの配線に寄生するインダクタンス
成分が無視できなくなる。例えば、出力回路からの出力
信号波形に、上記インダクタンス成分に起因するオーバ
ーシュートや、アンダーシュートが現れて、それが後段
回路に不所望なノイズとして入力されることから、後段
回路の誤動作を生ずる虞れがある。また、出力信号の立
上がり時間ｔｒ、及び立下がり時間ｔｆが極端に短くな
ると、そのような信号の論理変化により電磁波が発生
し、その電磁波は、隣接配置された各種電子機器の正常
動作に悪影響を与えることがある。

【０００５】本発明の目的は、ノイズ低減を図った信号
出力回路を提供することにある。

【０００６】また、本発明の別の目的は、そのような信
号出力回路を含む半導体集積回路を提供することにあ
る。

【０００７】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、端子に結合される負荷に応じて
設定された情報に基づいて負荷駆動能力の調整を可能と
する駆動能力調整手段（２０２〜２０５，２１８〜２２
１，２１４〜２１７，４０１，４０２）を含んで信号出
力回路（ＯＢＣ７）を形成する。

【００１０】また、端子に結合された複数の出力トラン
ジスタ（２０６〜２０９，２１０〜２１３）と、上記端
子に結合される負荷に応じて決定された情報を保持可能
なレジスタ（２０１，２２２）と、上記複数の出力トラ
ンジスタのうち信号出力に関与するトランジスタを上記
レジスタの保持情報に基づいて選択するための論理回路
（２０２〜２０５，２１８〜２２１，２１４〜２１７）
とを含んで信号出力回路を形成する。

【００１１】さらに、出力端子に結合された出力トラン
ジスタ（３１４，３１５）と、上記出力端子に結合され
る負荷に応じて決定された情報を保持可能なレジスタ
（３０１，３２８）と、上記出力トランジスタに流れる
電流を上記レジスタの保持情報に基づいて制御するため
の電流制御回路（４０１，４０２）とを含んで信号出力
回路を形成する。

【００１２】そして、上記構成の信号出力回路と、負荷
駆動能力設定に関する情報を書込み可能な不揮発性メモ
リ部（１１２Ａ）と、この不揮発性メモリ部の記憶情報
に基づいて上記レジスタへの情報設定を行うための情報
設定手段（１１２）とを含んで半導体集積回路を形成す
ることができる。このとき、負荷駆動能力設定の容易化
を図るため、上記負荷駆動能力設定に関する情報の上記
不揮発性メモリ部へのオンボード書込みを指示するため
のコマンドを設定することができる。

【００１３】

【作用】上記した手段によれば、駆動能力調整手段は、
出力端子に結合される負荷に応じて設定された情報に基
づいて負荷駆動能力を調整する。このことが、負荷駆動
能力を最適化して信号出力回路のノイズ低減を達成す
る。

【００１４】また、論理回路は、上記複数の出力トラン
ジスタのうち信号出力に関与するトランジスタを上記レ
ジスタの保持情報に基づいて選択する。このことが、負
荷駆動能力を最適化して信号出力回路のノイズ低減を達
成する。

【００１５】さらに、電流制御回路は、上記出力トラン
ジスタに流れる電流を上記レジスタの保持情報に基づい
て制御する。このことが、負荷駆動能力を最適化して信
号出力回路のノイズ低減を達成する。

【００１６】

【実施例】図３には本発明の一実施例であるフラッシュ
メモリを含むデータ処理装置が示される。

【００１７】図３に示されるデータ処理装置は、システ
ムバスＢＵＳを介して、ＣＰＵ（中央処理装置）３１、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）３３、ＲＯＭ（リード・オンリ・メモリ）３４、周
辺装置制御部３５、表示系３６などが、互いに信号のや
り取り可能に結合され、予め定められたプログラムに従
って所定のデータ処理を行うことができる。上記ＣＰＵ
３１は、本システムの論理的中核とされ、主として、ア
ドレス指定、情報の読出しと書込み、データの演算、命
令のシーケンス、割り込の受付け、記憶装置と入出力装
置との情報交換の起動等の機能を有し、演算制御部や、
バス制御部、メモリアクセス制御部などから構成され
る。上記ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装置
として位置付けられている。ＳＲＡＭ３３には、ＣＰＵ
３１での計算や制御に必要なプログラムやデータがロー
ドされる。周辺装置制御部３５によって、記憶装置３８
の動作制御や、キーボード３９などからの情報入力制御
が行われる。記憶装置３８は、一般的にはハードディス
ク装置等の補助記憶装置が適用されるが、本実施例では
装置の小型化、及び耐衝撃性の向上のため、１個又は複
数個のフラッシュメモリによって構成される。このフラ
ッシュメモリには、上記ＣＰＵ３１で実行されるアップ
リケーション・プログラムや、各種データなどが記憶さ
れる。

【００１８】図２にはフラッシュメモリの構成例が示さ
れる。

【００１９】図２に示されるフラッシュメモリ３８１
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００２０】フラッシュメモリ３８１は、特に制限され
ないが、８ビットのデータ入出力端子ＰＩ／Ｏ０〜ＰＩ
／Ｏ７、１９ビットのアドレス入力端子ＰＡ０〜ＰＡ１
８、ローイネーブルのチップ選択信号の入力端子ＰＣＥ
Ｎ、ローイネーブルのアウトプットイネーブル信号の入
力端子ＰＯＥＮ、５Ｖのような高電位側電源Ｖｄｄ端
子、０Ｖのような低電位側電源Ｖｓｓ端子、及び１２Ｖ
のような高電圧Ｖｐｐ端子を備える。

【００２１】１００は、２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたフラッシュメ
モリセルをマトリクス配置したメモリセルアレイであ
る。フラッシュメモリセルのコントロールゲートはそれ
ぞれ対応する図示しないワード線に接続され、フラッシ
ュメモリセルのドレインはそれぞれ対応する図示しない
データ線に接続され、フラッシュメモリセルのソースは
メモリブロック毎に共通の図示しないソース線に接続さ
れている。

【００２２】フラッシュメモリセルへの情報の書込み動
作は、例えばコントロールゲート及びドレインに高電圧
を印加して、アバランシェ注入によりドレイン側からフ
ローティングゲートに電子を注入することで実現され
る。この書込み動作によりフラッシュメモリセルは、そ
のコントロールゲートからみたしきい値電圧が、書込み
動作を行わなかった消去状態のフラッシュメモリセルに
比べて高くなる。

【００２３】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲートから
ソース側に電子を引き抜くことによって実現される。消
去動作により記憶トランジスタはそのコントロールゲー
トからみたしきい値電圧が低くされる。書込み並びに消
去状態のいずれにおいてもメモリセルトランジスタのし
きい値は正の電圧レベルにされる。すなわちワード線か
らコントロールゲートに与えられるワード線選択レベル
に対して、書込み状態のしきい値電圧は高くされ、消去
状態のしきい値電圧は低くされる。双方のしきい値電圧
とワード線選択レベルとがそのような関係を持つことに
よって、選択トランジスタを採用することなく１個のト
ランジスタでフラッシュメモリセルを構成することがで
きる。

【００２４】読出し動作においては、上記フラッシュメ
モリセルに対して弱い書込み、すなわち、フローティン
グゲートに対して不所望なキャリアの注入が行われない
ように、ドレイン及びコントロールゲートに印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレインに印加されるとともに、コントロール
ゲートに５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００２５】アドレス入力バッファ（ＡＩＢ）１０１
は、アドレス入力端子ＰＡ０〜ＰＡ１８から供給される
アドレス信号を内部相補アドレス信号に変換する。変換
されたアドレス信号は、アドレスラッチ回路１０２にラ
ッチされる。Ｘアドレスデコーダ及びワードドライバ
（ＸＡＤＥＣ）１０３はアドレスラッチ回路１０２にラ
ッチされたＸアドレス信号を解読し、解読して得られる
選択信号などに基づいてワード線を駆動する。データ読
出し動作においてワードドライバは５Ｖのような電圧で
ワード線を駆動し、データの書込み動作では１２Ｖのよ
うな高電圧でワード線を駆動する。データの消去動作に
おいてワードドライバの全ての出力は０Ｖのような低い
電圧レベルにされる。１０４は、アドレスラッチ回路１
０２にラッチされたＹアドレス信号を解読するＹアドレ
スデコーダ（ＹＡＤＥＣ）である。１０５は、Ｙアドレ
スデコーダ１０４の出力選択信号に従ってデータ線を選
択するＹセレクタである。１０６はデータ読出し動作に
おいてＹセレクタ１０５で選択されたデータ線からの読
出し信号を増幅するセンスアンプである。１０７はセン
スアンプ１０６の出力を保持するデータ出力ラッチであ
る。１０８はデータ出力ラッチ１０７が保持するデータ
を外部に出力するためのデータ出力バッファである。１
０９は外部から供給される書込みデータ又はコマンドデ
ータなどを取り込むためのデータ入力バッファである。
データ入力バッファ１０９から取り込まれた書込みデー
タ又はコマンドデータはデータ入力ラッチ１１０に保持
される。データ入力ラッチ１１０に保持された書込みデ
ータのうち論理値“０”に対応されるビットデータに対
して、書込み回路１１１はＹセレクタ１０５で選択され
たデータ線に書込み用高電圧を供給する。この書込み用
高電圧は、Ｘアドレス信号に従ってコントロールゲート
に高電圧が印加されるフラッシュメモリセルのドレイン
に供給され、これによって当該メモリセルが書込みされ
る。

【００２６】上記データ入力ラッチ１１０にラッチされ
たコマンドデータはメモリ制御回路１１２に供給され
る。メモリ制御回路１１２は、データ入力ラッチ１１０
から供給されるコマンドデータをラッチする図示しない
コマンドラッチと、コマンドラッチにラッチされたコマ
ンドを解読して、各種動作モードに応じた制御信号を生
成する図示しないコマンドデコーダを備える。読出し、
消去、書込みなどの各動作に必要とされる動作電圧は、
メモリ制御回路１１２の制御により動作モードに応じて
各部に供給される。メモリ制御回路１１２は、その他に
端子ＰＣＥＮ及びＰＯＥＮから供給されるチップ選択信
号及びアウトプットイネーブル信号を受け、フラッシュ
メモリの読出し、消去、書込み動作、書込みベリファイ
などの各種内部動作を制御する。

【００２７】本実施例では、特に制限されないが、この
メモリ制御回路１１２はＭＰＵ（マイクロプロセッシン
グユニット）によって構成され、データ出力バッファ１
０８の負荷駆動能力調整のための情報記憶エリアとして
の不揮発性メモリ部１１２Ａを含む。この不揮発性メモ
リ部１１２Ａは、特に制限されないが、基本的には上記
メモリセルアレイ１００などと同様に電気的に書換え可
能なフラッシュメモリセルによって形成することができ
る。不揮発性メモリ部１１２Ａへの選択情報の書込み
は、データ入力バッファ１０９、及びデータ入力ラッチ
１１０を介して行われる。つまり、不揮発性メモリ部１
１２Ａへのオンボード書込み（フラッシュメモリ３８１
をボードに搭載した状態での情報の書込み）を指示する
所定のコマンドデータが、データ入力バッファ１０９、
及びデータ入力ラッチ１１０を介してメモリ制御回路１
１２に与えられると、そのコマンドデータが解読され
て、不揮発性メモリ部１１２Ａ（フラッシュメモリ）へ
の情報のオンボード書込みが可能とされる。不揮発性メ
モリ部１１２Ａに書込まれた情報は、このデータ処理装
置の起動時、若しくはフラッシュメモリへの電源投入直
後に、メモリ制御回路１１２の制御によりデータ出力バ
ッファ１０８へ伝達される。そして、伝達された情報
は、データ出力バッファ１０８内のレジスタにセットさ
れ、負荷駆動能力の調整に使用される。

【００２８】次に、上記データ出力バッファ１０８につ
いて詳述する。

【００２９】上記データ出力バッファ１０８は、８ビッ
トのデータ入出力端子ＰＩ／Ｏ０〜ＰＩ／Ｏ７に対応す
る８個の信号出力回路によって構成されるが、その８個
の信号出力回路は互いに同一構成とされるため、以下の
説明では、そのうちの一つについて述べる。

【００３０】図１にはデータ入出力端子ＰＩ／Ｏ７に対
応する信号出力回路ＯＢＣ７の構成例が代表的に示され
る。

【００３１】信号出力回路ＯＢＣ７は、入力端子２２
３，２２４を介して入力される相補レベルのデータ（入
力データという）Ｄｉ，Ｄｉ＊（＊はローアクティブ又
は信号反転を意味する）に基づいて、データ入出力端子
ＰＩ／Ｏ７に結合された負荷を駆動する。ここで、入力
データＤｉ，Ｄｉ＊は、データ出力バッファ１０８の前
段に配置されたデータ出力ラッチ１０７から伝達された
ものである。

【００３２】図１に示されるように、信号出力回路ＯＢ
Ｃ７は、それに対応するデータ入出力端子ＰＩ／Ｏ７に
結合された出力トランジスタ２０６〜２０９，２１０〜
２１３と、データ入出力端子ＰＩ／Ｏ７に結合される負
荷の駆動能力の調整を可能とする駆動能力調整手段を含
む。本実施例において、この駆動能力調整手段は、特に
制限されないが、２入力ナンド（ＮＡＮＤ）回路２０２
〜２０５，２１８〜２２１、インバータ２１４〜２１７
によって形成される。

【００３３】上記出力トランジスタ２０６〜２０９は、
全て高電位側電源Ｖｄｄに結合されたｐチャンネル型Ｍ
ＯＳトランジスタとされ、それらは互いに並列接続され
ている。また、出力トランジスタ２１０〜２１３は、全
て低電位側電源Ｖｓｓに結合されたｎチャンネル型ＭＯ
Ｓトランジスタとされ、それらも互いに並列接続されて
いる。

【００３４】ナンド回路２０２〜２０５の一方の入力端
子はデータ入力端子２２３に共通接続され、ナンド回路
２０２〜２０５の他方の入力端子はレジスタ２０１の出
力端子２５０〜２５３に結合されている。レジスタ２０
１はナンド回路２０２〜２０５に対応する４ビット構成
とされ、このレジスタ２０１には、上記メモリ制御回路
１１２の制御によって不揮発性メモリ部１１２Ａの記憶
情報が伝達されるようになっている。レジスタにセット
された情報は、ナンド回路２０２〜２０５の活性化信号
として使用される。つまり、レジスタ２０１の出力論理
がハイレベルの場合に、それに対応するナンド回路２０
２〜２０５が選択的に活性化される。ナンド回路２０２
〜２０５の出力端子は、それぞれ対応する出力トランジ
スタ２０６〜２０９のゲート電極に結合されており、ナ
ンド回路２０２〜２０５によって、入力データＤｉに基
づく出力動作に関与する出力トランジスタが選択される
ようになっている。

【００３５】また、ナンド回路２１８〜２２１の一方の
入力端子はデータ入力端子２２４に共通接続され、ナン
ド回路２１８〜２２１の他方の入力端子はレジスタ２２
２の出力端子２５４〜２５７に結合されている。レジス
タ２２２には、データ処理装置の起動時に、上記メモリ
制御回路１１２の制御によって不揮発性メモリ部１１２
Ａの記憶情報が伝達されてセットされる。レジスタ２２
２の記憶情報は、ナンド回路２１８〜２２１の活性化信
号として使用される。つまり、上記の場合と同様にレジ
スタ２２２はナンド回路２１８〜２２１に対応する４ビ
ット構成とされており、出力論理がハイレベルの場合
に、それに対応するナンド回路２１８〜２２１が選択的
に活性化される。ナンド回路２１８〜２２１の出力端子
は、インバータ２１４〜２１７を介してそれぞれ対応す
る出力トランジスタ２１０〜２１３のゲート電極に結合
されており、ナンド回路２１８〜２２１、及びインバー
タ２１４〜２１７によって、入力データＤｉ＊に基づく
出力動作に関与する出力トランジスタが選択されるよう
になっている。

【００３６】ここで、信号出力回路ＯＢＣ７の負荷条件
は、フラッシュメモリ３８１が搭載されるボードによっ
て異なる。そこで、フラッシュメモリ３８１が現実に搭
載されるボードにおける負荷条件に基づいて、信号出力
回路ＯＢＣ７の適切な負荷駆動能力が決定される。そし
てその情報はメモリ制御回路１１２の制御により不揮発
性メモリ部１１２Ａに書込まれる。

【００３７】上記の構成において、入力データＤｉがハ
イレベル（Ｄｉ＊はローレベル）の場合には、データ入
出力端子ＰＩ／Ｏ７からの出力論理はハイレベルとされ
て、負荷容量が充電される（ハイレベル出力）。すなわ
ち、入力データＤｉがハイレベルの場合、レジスタ２０
１にセットされた情報に応じて出力トランジスタが選択
的に負荷駆動に関与される。例えば、レジスタ２０１の
出力端子２５０の論理がハイレベルとなるようにレジス
タ２０１がセットされた場合、出力トランジスタ２０６
が動作されて負荷への充電が行われる。また、レジスタ
２０１の出力端子２５０，２５１の論理がハイレベルと
なるようにレジスタ２０１がセットされた場合、出力ト
ランジスタ２０６，２０７が動作されて負荷への充電が
行われる。同様に、レジスタ２０１の出力端子２５０，
２５１，２５２の論理がハイレベルとなるようにレジス
タ２０１がセットされた場合、出力トランジスタ２０
６，２０７，２０８が動作されて負荷への充電が行われ
る。そして、レジスタ２０１の出力端子２５０〜２５３
の論理が全てハイレベルとなるようにレジスタ２０１が
セットされた場合、出力トランジスタ２０６〜２０９が
動作されて負荷への充電が行われる。尚、入力データＤ
ｉ＊がローレベルの場合、ナンド回路２１８〜２２１が
非活性状態とされるので、出力トランジスタ２１０〜２
１３はオフ状態とされる。

【００３８】また、上記の場合とは逆に、入力データＤ
ｉがローレベル（Ｄｉ＊はハイレベル）の場合には、デ
ータ入出力端子ＰＩ／Ｏ７からの出力論理はローレベル
とされて、負荷容量の蓄積電荷が放出される（ローレベ
ル出力）。すなわち、入力データＤｉ＊がハイレベルの
場合、レジスタ２２２にセットされた情報に応じて出力
トランジスタが選択的に負荷駆動に関与される。例え
ば、レジスタ２２２の出力端子２５４の論理がハイレベ
ルとなるようにレジスタ２２２がセットされた場合、出
力トランジスタ２１０が動作されて負荷容量の蓄積電荷
の放出が行われる。また、レジスタ２２２の出力端子２
５４，２５５の論理がハイレベルとなるようにレジスタ
２２２がセットされた場合、出力トランジスタ２１０，
２１１が動作されて負荷容量の蓄積電荷の放出が行われ
る。同様に、レジスタ２２２の出力端子２５４，２５
５，２５６の論理がハイレベルとなるようにレジスタ２
２２がセットされた場合、出力トランジスタ２１０，２
１１，２１２が動作されて負荷容量の蓄積電荷の放出が
行われる。そして、レジスタ２２２の出力端子２５４〜
２２１の論理が全てハイレベルとなるようにレジスタ２
２２がセットされた場合、出力トランジスタ２１０〜２
１３が動作されて負荷容量の蓄積電荷の放出が行われ
る。尚、入力データＤｉがローレベルの場合、ナンド回
路２０２〜２０５が非活性状態とされるので、出力トラ
ンジスタ２０６〜２０９はオフ状態とされる。

【００３９】上記実施例によれば、以下の作用効果を得
ることができる。

【００４０】（１）レジスタ２０１，２２２にセットさ
れた選択情報によって、負荷駆動に関与される出力トラ
ンジスタ２０６〜２０９，２１０〜２１３の組合わせが
決定されるので、ボードにおける負荷条件に基づいて上
記選択情報を設定することにより、データ出力バッファ
１０８の負荷駆動能力を、当該ボードにおける負荷に適
するように調整することができる。しかも、データ出力
バッファ１０８の負荷駆動能力の設定は、負荷駆動能力
設定に関する情報の不揮発性メモリ部１１２Ａへのオン
ボード書込みを指示する所定コマンドを発行することに
よって可能とされるので、フラッシュメモリ３８１のユ
ーザ（データ処理装置の設計者）は、フラッシュメモリ
３８１が現実に搭載されるボードにおける負荷条件に応
じて、負荷駆動能力の設定を容易に行うことができる。

【００４１】（２）上記（１）の作用効果により、出力
信号の立上がり時間ｔｒ、及び立下がり時間ｔｆが極端
に短くなるなどの不都合を回避することができるから、
パッケージのインナーリードや、ボードの配線に寄生す
るインダクタンス成分に起因するオーバーシュートや、
アンダーシュートの発生を抑えることができ、不所望な
ノイズを低減することができる。

【００４２】（３）また、上記のようにノイズが低減さ
れることにより、データ処理装置においては、ＣＰＵ３
１で取扱われるデータの信頼性の向上、及びデータ処理
の誤動作の低減を図ることができる。

【００４３】上記データ出力バッファ１０８の別の構成
例について説明する。

【００４４】図４にはデータ入出力端子ＰＩ／Ｏ７に対
応する信号出力回路ＯＢＣ７の別の構成例が示される。

【００４５】入力端子３２９，３３０を介して入力され
るデータＤｉ，Ｄｉ＊に応じて負荷を駆動するための出
力トランジスタ３１４，３１５が設けられる。出力トラ
ンジスタ３１４，３１５は、ｎチャンネル型ＭＯＳトラ
ンジスタとされ、互いに直列接続され、その直列接続箇
所がデータ入出力端子ＰＩ／Ｏ７に結合されている。そ
して、上記データ入出力端子ＰＩ／Ｏ７に結合される負
荷に応じて決定された選択情報を保持可能なレジスタ３
０１，３２８と、上記出力トランジスタ３１４，３１５
に流れる電流を上記レジスタ３０１，３２８の保持情報
に基づいて制御するための電流制御回路４０１，４０２
とが設けられている。レジスタ３０１，３２８には、メ
モリ制御回路１１２の制御により、不揮発性メモリ部１
１２Ａに書込まれた情報が、データ処理装置の起動時な
どにおいてセットされる。上記電流制御回路４０１は以
下のように構成される。

【００４６】高電位側電源Ｖｃｃに抵抗３０２が結合さ
れ、この抵抗３０２にｎチャンネル型ＭＯＳトランジス
タ３０７が結合されている。そして、このｎチャンネル
型ＭＯＳトランジスタ３０７にｎチャンネル型ＭＯＳト
ランジスタ３０８〜３１１がカレントミラー結合されて
いる。ｎチャンネル型ＭＯＳトランジスタ３０８〜３１
１には、それぞれｐチャンネル型ＭＯＳトランジスタ３
０３〜３０６が直列接続されている。ｐチャンネル型Ｍ
ＯＳトランジスタ３０３〜３０６のゲート電極は、レジ
スタ３０１の出力端子３５０〜３５３に結合される。ま
た、ｐチャンネル型ＭＯＳトランジスタ３０３〜３０６
のソース電極は、ｐチャンネル型ＭＯＳトランジスタ３
１２に共通接続される。そして、このｐチャンネル型Ｍ
ＯＳトランジスタ３１２にｐチャンネル型ＭＯＳトラン
ジスタ３１３がカレントミラー結合されている。ｐチャ
ンネル型ＭＯＳトランジスタ３１３は、出力トランジス
タ３１４と高電位側電源Ｖｃｃとの間に設けられる。

【００４７】低電位側電源Ｖｓｓに抵抗３２２が結合さ
れ、この抵抗３２２にｐチャンネル型ＭＯＳトランジス
タ３１７が結合されている。そして、このｐチャンネル
型ＭＯＳトランジスタ３１７にｐチャンネル型ＭＯＳト
ランジスタ３１８〜３２１がカレントミラー結合されて
いる。ｐチャンネル型ＭＯＳトランジスタ３１８〜３２
１には、それぞれｐチャンネル型ＭＯＳトランジスタ３
２３〜３２６が直列接続されている。ｐチャンネル型Ｍ
ＯＳトランジスタ３２３〜３２６のゲート電極は、レジ
スタ３２８の出力端子３５４〜３５７に結合される。ま
た、ｐチャンネル型ＭＯＳトランジスタ３２３〜３２６
のドレイン電極は、ｎチャンネル型ＭＯＳトランジスタ
３２７に共通接続される。そして、このｎチャンネル型
ＭＯＳトランジスタ３２７にｎチャンネル型ＭＯＳトラ
ンジスタ３１６がカレントミラー結合されている。ｎチ
ャンネル型ＭＯＳトランジスタ３１６は、出力トランジ
スタ３１５と低電位側電源Ｖｓｓとの間に設けられる。

【００４８】次に上記構成の動作を説明する。

【００４９】例えば、レジスタ３０１の出力端子３５
０，３５１，３５３の論理がハイレベル、出力端子３５
２の論理がローレベルとなるようにレジスタ３０１がセ
ットされていた場合には、抵抗３０２とｎチャンネル型
ＭＯＳトランジスタ３０７によって作られた電流がｎチ
ャンネル型ＭＯＳトランジスタ３１０で増幅されてｐチ
ャンネル型ＭＯＳトランジスタ３１２に流れ込む。

【００５０】一方、レジスタ３２８の出力端子３５４，
３５６，３５７の論理がハイレベル、出力端子３５５の
論理がローレベルとなるようにレジスタ３２８がセット
されていた場合には、抵抗３２２とｐチャンネル型ＭＯ
Ｓトランジスタ３１７で作られた電流がｐチャンネル型
ＭＯＳトランジスタ３１９で増幅されてｎチャンネル型
ＭＯＳトランジスタ３２７に流れ込む。

【００５１】ここで、入力データＤｉがハイレベル（Ｄ
ｉ＊がローレベル）の場合には、ｎチャンネル型ＭＯＳ
トランジスタ３１４がオンされ、ｎチャンネル型ＭＯＳ
トランジスタ３１５がオフされる。この場合、ｐチャン
ネル型ＭＯＳトランジスタ３１２，３１３によるカレン
トミラーにより、ＭＯＳトランジスタの定数比に応じた
電流がＭＯＳトランジスタ３１３に流れる。この電流に
より、データ入出力端子ＰＩ／Ｏ７に結合された負荷が
充電される（ハイレベル出力）。それに対して、入力デ
ータＤｉがローレベル（Ｄｉ＊がハイレベル）の場合、
ｎチャンネル型ＭＯＳトランジスタ３２７，３１６によ
るカレントミラーにより、ＭＯＳトランジスタ３２７，
３１６の定数に応じた電流がｎチャンネル型ＭＯＳトラ
ンジスタ３１６に流れる。それにより、負荷の蓄積電荷
が放出される（ローレベル出力）。

【００５２】このように、レジスタ３０１，３２８の保
持情報に基づいてカレントミラー回路のミラー比が変更
され、出力トランジスタ３１４，３１５に流れる電流が
制御されて負荷駆動能力が調整されるので、上記実施例
の場合と同様の作用効果を得ることができる。

【００５３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５４】例えば、図１における出力トランジスタ２
０６〜２０９，２１０〜２１３のチャネル幅や、チャネ
ル長などの定数を異ならせると、そのような出力トラン
ジスタの選択的な組合わせにより、信号出力回路の負荷
駆動能力を細かく調整することができる。同様に図４に
示される回路においては、電流制御回路４０１，４０２
を形成するＭＯＳトランジスタの定数を異ならせること
により、信号出力回路の負荷駆動能力を細かく調整する
ことができる。

【００５５】上記実施例ではメモリ制御回路１１２内の
不揮発性メモリ部１１２Ａに負荷駆動能力調整のための
情報を格納するようにしたが、この不揮発性メモリ部１
１２Ａに代えてメモリセルアレイ１００の一部を、上記
負荷駆動能力調整のための情報の格納エリアに利用する
ことができる。また、負荷駆動能力調整のための情報を
ＲＯＭに格納することができる。この場合、負荷駆動能
力調整のための情報として、予め複数のパターンをＲＯ
Ｍに書込んでおき、その中から、負荷条件に好適なパタ
ーンを選択的にレジスタ２０１，２２２，３０１，３２
８にセットすればよい。不揮発性メモリ内のパターンの
選択設定は、例えばパターン選択用コマンドが発行され
る毎に行われるように構成することができる。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、他の半導体記憶装
置、さらにはマイクロコンピュータなどのデータ処理装
置など、各種半導体集積回路に広く適用することができ
る。

【００５７】本発明は、少なくとも信号出力を行うこと
を条件に適用することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】すなわち、駆動能力調整手段により、出力
端子に結合される負荷に応じて信号出力特性の調整が可
能とされるので、そのような調整により出力信号の立上
がり時間、立下がり時間の最適化が可能とされ、それに
より信号出力回路のノイズ低減を図ることができる。

【００６０】また、論理回路により、複数の出力トラン
ジスタのうち信号出力に関与するトランジスタをレジス
タの保持情報に基づいて選択することができるので、出
力信号の立上がり時間、立下がり時間の最適化が可能と
され、それにより信号出力回路のノイズ低減を図ること
ができる。

【００６１】電流制御回路により、出力トランジスタに
流れる電流をレジスタの保持情報に基づいて制御するこ
とができるので、出力信号の立上がり時間、立下がり時
間の最適化が可能とされ、それにより信号出力回路のノ
イズ低減を図ることができる。また、そのようにノイズ
低減が図られることにより、データ処理装置の誤動作を
回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるフラッシュメモリに含
まれるデータ出力バッファの主要部の構成例回路図であ
る。

【図２】上記フラッシュメモリの全体的な構成例ブロッ
ク図である。

【図３】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。

【図４】上記フラッシュメモリに含まれるデータ出力バ
ッファの主要部の別の構成例回路図である。

【符号の説明】

３１ＣＰＵ３３ＳＲＡＭ３４ＲＯＭ３５周辺装置制御部３６表示系３８記憶装置３９キーボード１００メモリセルアレイ１０１アドレス入力バッファ１０２アドレスラッチ１０３ワードドライバ１０４Ｙアドレスデコーダ１０５Ｙセレクタ１０６センスアンプ１０７データ出力ラッチ１０８データ出力バッファ１０９データ入力バッファ１１０データ入力ラッチ１１１書込み回路１１２メモリ制御回路２０１，２２２，３０１，３２８レジスタ２０２〜２０５，２１８〜２２１ナンド回路２１４〜２１７インバータ回路４０１，４０２電流制御回路ＯＢＣ７信号出力回路ＰＩ／Ｏ７データ入出力端子

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (72)発明者湯川洋介東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者伊澤和人東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者小堺健司東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】信号出力が可能な端子を含み、この端子
に結合された負荷を駆動する信号出力回路において、上
記負荷に応じて設定された情報に基づいて負荷駆動能力
の調整を可能とする駆動能力調整手段を含むことを特徴
とする信号出力回路。
【請求項２】信号出力が可能な端子を含み、この端子
に結合された負荷を駆動する信号出力回路において、上
記端子に結合された複数の出力トランジスタと、上記端
子に結合される負荷に応じて決定された情報を保持可能
なレジスタと、上記複数の出力トランジスタのうち信号
出力に関与するトランジスタを上記レジスタの保持情報
に基づいて選択する論理回路とを含むことを特徴とする
信号出力回路。
【請求項３】信号出力が可能な端子を含み、この端子
に結合された負荷を駆動する信号出力回路において、上
記端子に結合された出力トランジスタと、上記端子に結
合される負荷に応じて決定された情報を保持可能なレジ
スタと、上記出力トランジスタに流れる電流を上記レジ
スタの保持情報に基づいて制御する電流制御回路とを含
むことを特徴とする信号出力回路。
【請求項４】請求項１乃至３のいずれか１項記載の信
号出力回路と、負荷駆動能力設定に関する情報を書込み
可能な不揮発性メモリ部と、上記不揮発性メモリ部の記
憶情報に応じて上記レジスタへの情報設定を行う情報設
定手段とを含むことを特徴とする半導体集積回路。
【請求項５】負荷駆動能力設定に関する情報の上記不
揮発性メモリ部へのオンボード書込みを指示する所定コ
マンドを有する請求項４記載の半導体集積回路。