JPH08329693A - 半導体記憶装置、データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、書換え保証回数を増大する
ことにある。 【構成】 メモリセルのライト回数がカウンタ１１３に
より計数され、その計数結果に基づいてメモリ制御回路
１１２によりメモリセルへのリフレッシュバイアス印加
が行われるようになっているので、トンネル酸化膜の不
整合部分にトラップされた電子を引抜いて特性劣化を低
減することにより、書込み時間が不所望に長くなってし
まうのを緩和し、それによって書換え保証回数の増大を
図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トンネル酸化膜を有す
る複数のメモリセルが配列されて成る半導体記憶装置、
さらにはそれにおける書換え保証回数の増大化技術に関
し、例えばフラッシュメモリ、及びそれを含むデータ処
理装置に適用して有効な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、ＥＰＲＯＭ（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）と同様に、そのメモリセルを１個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。

【０００３】フラッシュメモリセルは、フローティング
ゲートとコントロールゲートの２層構造を持ち、ＥＰＲ
ＯＭとほぼ同じ１トランジスタ型セルとされる。書込み
は、ＥＰＲＯＭと同様にコントロールゲート、ドレイン
に高電圧を印加して、ドレイン接合付近で発生したホッ
トエレクトロンをフローティングゲートに注入して、し
きい値を高い状態にすることによって行われる。また、
消去は、ソースに高電圧を印加するとともに、コントロ
ールゲートを負電位、若しくは０Ｖに接地し、トンネル
現象により、フローティングゲート内の電子をソースに
引抜いて、しきい値を低い状態にすることで実現され
る。

【０００４】

【発明が解決しようとする課題】ところで、フラッシュ
メモリにおいては、書換え回数の増加に伴い、書込み時
間が増加する傾向にある。例えば１６Ｍフラッシュメモ
リでは、書込み時間の初期値が約３μｓ（マイクロ秒）
であるのに対して、１００００回の書換えを行った後で
は書込み時間が約９μｓになってしまうのが、本願発明
者によって確認されている。

【０００５】そのように書換え回数の増加に伴い書込み
時間が長くなるのは、書換えにより、トンネル酸化膜の
不整合部分に電子がトラップされて、ゲート・ドレイン
間の電界が緩和されることに起因するものと考えられ
る。そしてこのことが、書換え保証回数の増大を阻害す
る主たる要因とされる。

【０００６】本発明の目的は、書換え保証回数の増大を
図るための技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、トンネル酸化膜（４４）にトラ
ップされた電子を放出させるリフレッシュバイアスをメ
モリセル（ＭＣ）に印加するための制御手段（１１２）
を含んで半導体記憶装置を構成する。

【００１０】また、メモリセルのライト回数を計数する
計数手段（１１３）と、トンネル酸化膜にトラップされ
た電子を放出させるリフレッシュバイアスを、上記計数
手段の計数結果に基づいて上記メモリセルに印加するた
めの制御手段（１１２）とを含んで半導体記憶装置（３
８１）を構成する。

【００１１】上記制御手段を有する半導体記憶装置、若
しくは上記計数手段及び上記制御手段を有する半導体記
憶装置と、そのような半導体記憶装置をアクセス可能な
中央処理装置（３１）とを含んでデータ処理装置を構成
する。

【００１２】

【作用】上記した手段によれば、制御手段は、トンネル
酸化膜にトラップされた電子を放出させるリフレッシュ
バイアスをメモリセルに印加する。このことが、書換え
回数の増加に伴い書込み時間が不所望に長くなるのを緩
和して、書換え保証回数の増大を達成する。

【００１３】

【実施例】図２には本発明の一実施例であるフラッシュ
メモリを含むデータ処理装置が示される。

【００１４】図２に示されるデータ処理装置は、特に制
限されないが、携帯用パーソナルコンピュータなどとさ
れ、システムバスＢＵＳを介して、ＣＰＵ（中央処理装
置）３１、ＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）３３、ＲＯＭ（リード・オンリ・メモリ）
３４、周辺装置制御部３５、表示系３６などが、互いに
信号のやり取り可能に結合され、予め定められたプログ
ラムに従って所定のデータ処理を行うことができる。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読出しと書込み、データの
演算、命令のシーケンス、割り込の受付け、記憶装置と
入出力装置との情報交換の起動等の機能を有し、演算制
御部や、バス制御部、メモリアクセス制御部などから構
成される。上記ＳＲＡＭ３３、及びＲＯＭ３４は内部記
憶装置として位置付けられている。ＳＲＡＭ３３には、
ＣＰＵ３１での計算や制御に必要なプログラムやデータ
がロードされる。周辺装置制御部３５によって、記憶装
置３８の動作制御や、キーボード３９などからの情報入
力制御が行われる。記憶装置３８は、一般的にはハード
ディスク装置等の補助記憶装置が適用されるが、本実施
例では装置の小型化、及び耐衝撃性の向上のため、１個
又は複数個のフラッシュメモリを含むメモリカードとさ
れる。そのような記憶装置３８には、上記ＣＰＵ３１で
実行されるアップリケーション・プログラムや、各種デ
ータなどが記憶される。

【００１５】図１には上記記憶装置３８として適用され
るフラッシュメモリの構成例が示される。

【００１６】図１に示されるフラッシュメモリ３８１
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００１７】フラッシュメモリ３８１は、特に制限され
ないが、８ビットのデータ入出力端子ＰＩ／Ｏ０〜ＰＩ
／Ｏ７、１９ビットのアドレス入力端子ＰＡ０〜ＰＡ１
８、ローイネーブルのチップ選択信号の入力端子ＰＣＥ
Ｎ、ローイネーブルのアウトプットイネーブル信号の入
力端子ＰＯＥＮ、５Ｖのような高電位側電源Ｖｄｄ端
子、０Ｖのような低電位側電源Ｖｓｓ端子、及び１２Ｖ
のような高電圧Ｖｐｐ端子を備える。

【００１８】１００は、それぞれ２層ゲート構造の絶縁
ゲート型電界効果トランジスタによって構成された複数
のフラッシュメモリセルをマトリクス配置して成るメモ
リセルアレイである。フラッシュメモリセルのコントロ
ールゲートはそれぞれ対応する図示しないワード線に接
続され、フラッシュメモリセルのドレインはそれぞれ対
応する図示しないデータ線に接続され、フラッシュメモ
リセルのソースはメモリブロック毎に共通の図示しない
ソース線に接続されている。

【００１９】アドレス入力バッファ（ＡＩＢ）１０１
は、アドレス入力端子ＰＡ０〜ＰＡ１８から供給される
アドレス信号を内部相補アドレス信号に変換する。変換
されたアドレス信号は、アドレスラッチ回路１０２にラ
ッチされる。Ｘアドレスデコーダ及びワードドライバ
（ＸＡＤＥＣ）１０３はアドレスラッチ回路１０２にラ
ッチされたＸアドレス信号を解読し、解読して得られる
選択信号などに基づいてワード線を駆動する。データ読
出し動作においてワードドライバは５Ｖのような電圧で
ワード線を駆動し、データの書込み動作では１２Ｖのよ
うな高電圧でワード線を駆動する。データの消去動作に
おいてワードドライバの全ての出力は０Ｖのような低い
電圧レベルにされる。１０４は、アドレスラッチ回路１
０２にラッチされたＹアドレス信号を解読するＹアドレ
スデコーダ（ＹＡＤＥＣ）である。１０５は、Ｙアドレ
スデコーダ１０４の出力選択信号に従ってデータ線を選
択するＹセレクタである。１０６はデータ読出し動作に
おいてＹセレクタ１０５で選択されたデータ線からの読
出し信号を増幅するセンスアンプである。１０７はセン
スアンプ１０６の出力を保持するデータ出力ラッチであ
る。１０８はデータ出力ラッチ１０７が保持するデータ
を外部に出力するためのデータ出力バッファである。１
０９は外部から供給される書込みデータ又はコマンドデ
ータなどを取り込むためのデータ入力バッファである。
データ入力バッファ１０９から取り込まれた書込みデー
タ又はコマンドデータはデータ入力ラッチ１１０に保持
される。データ入力ラッチ１１０に保持された書込みデ
ータのうち論理値“０”に対応されるビットデータに対
して、書込み回路１１１はＹセレクタ１０５で選択され
たデータ線に書込み用高電圧を供給する。この書込み用
高電圧は、Ｘアドレス信号に従ってコントロールゲート
に高電圧が印加されるフラッシュメモリセルのドレイン
に供給され、これによって当該メモリセルが書込みされ
る。

【００２０】上記データ入力ラッチ１１０にラッチされ
たコマンドデータはメモリ制御回路１１２に供給され
る。メモリ制御回路１１２は、その他に端子ＰＣＥＮ及
びＰＯＥＮから供給されるチップ選択信号及びアウトプ
ットイネーブル信号を受け、フラッシュメモリの読出
し、消去、書込み動作、書込みベリファイなどの各種内
部動作を制御する。本実施例では、特に制限されない
が、このメモリ制御回路１１２はＭＰＵ（マイクロプロ
セッシングユニット）によって構成される。

【００２１】上記フラッシュメモリ３８１の動作はコマ
ンドデータによって決定される。メモリ制御回路１１２
は、データ入力ラッチ１１０から供給されるコマンドデ
ータをラッチする図示しないコマンドラッチと、コマン
ドラッチにラッチされたコマンドを解読して、各種動作
モードに応じた制御信号を生成する図示しないコマンド
デコーダを備える。読出し、消去、書込みなどの各動作
に必要とされる動作電圧は、メモリ制御回路１１２の制
御により動作モードに応じて各部に供給される。

【００２２】また、本実施例では、メモリセルアレイ１
００のライト回数を計数するカウンタ１１３が設けられ
ている。ここにいうライト回数には、書込み動作の実行
回数、及び消去動作において消去対象メモリセルのしき
い値を一旦高い状態に揃えるためのプレ・ライト動作の
実行回数が含まれる。メモリ制御回路１１２では、カウ
ンタ１１３の計数結果に基づいてメモリセルアレイ１０
０へのリフレッシュバイアス印加を制御する。リフレッ
シュバイアス印加は、メモリセルのトンネル酸化膜にト
ラップされた電子を放出させることによってメモリセル
の特性劣化を低減し、書換え保証回数の増大を図るため
に行われる。このリフレッシュバイアス印加が行われた
後、カウンタ１１３の計数状態は初期化され、次のリフ
レッシュバイアス印加に備えられる。尚、リフレッシュ
バイアスについては後に詳述する。

【００２３】図３にはメモリアレイ１００に含まれる一
つのフラッシュメモリセルの構成例が示される。

【００２４】図３に示されるように、フラッシュメモリ
セルＭＣは、フローティングゲート４３とコントロール
ゲート４１の２層構造を持ち、ＥＰＲＯＭとほぼ同じ１
トランジスタ型セルとされる。すなわち、Ｐチャネル基
板４５にトンネル酸化膜４４を介してフローティングゲ
ート４３が形成され、さらに層間酸化膜４２を介してコ
ントロールゲート４１が形成される。コントロールゲー
ト４１はワード線に結合される。ドレイン４７は、ワー
ド線に交差するように配置されたデータ線に結合され
る。

【００２５】フラッシュメモリセルＭＣへの情報の書込
み動作は、例えばコントロールゲート４１及びドレイン
４７に高電圧を印加して、アバランシェ注入によりドレ
イン側からフローティングゲートに電子を注入すること
で実現される。この書込み動作によりフラッシュメモリ
セルＭＣは、そのコントロールゲート４１からみたしき
い値電圧が、書込み動作を行わなかった消去状態のフラ
ッシュメモリセルに比べて高くなる。

【００２６】一方消去動作は、図４に示されるように、
例えばソース４６に高電圧を印加して、トンネル現象に
よりフローティングゲート４４からソース４６側に電子
を引抜くことによって実現される。この消去動作によ
り、コントロールゲート４１からみたしきい値電圧が低
くされる。書込み並びに消去状態のいずれにおいてもメ
モリセルのしきい値は正の電圧レベルにされる。すなわ
ちワード線からコントロールゲート４１に与えられるワ
ード線選択レベルに対して、書込み状態のしきい値電圧
は高くされ、消去状態のしきい値電圧は低くされる。双
方のしきい値電圧とワード線選択レベルとがそのような
関係を持つことによって、選択トランジスタを採用する
ことなく１個のトランジスタでフラッシュメモリセルを
構成することができる。

【００２７】読出し動作においては、上記フラッシュメ
モリセルＭＣに対して弱い書込み、すなわち、フローテ
ィングゲート４４に対して不所望なキャリアの注入が行
われないように、ドレイン４７及びコントロールゲート
４１に印加される電圧が比較的低い値に制限される。例
えば、１Ｖ程度の低電圧がドレイン４７に印加されると
ともに、コントロールゲート４１に５Ｖ程度の低電圧が
印加される。これらの印加電圧によってメモリセルに流
れるチャンネル電流の大小を検出することにより、メモ
リセルＭＣに記憶されている情報の論理値“０”、
“１”を判定することができる。

【００２８】次に、メモリセルのリフレッシュバイアス
について説明する。

【００２９】上記のようにフラッシュメモリセルは、書
換え回数の増加に伴い、書込み時間が増加する傾向にあ
る。例えば、図６に示されるように、書込み時間の初期
値が約３μｓ（マイクロ秒）であるのに対して、１００
００回の書換えを行った後の書込み時間は約９μｓとな
り、初期値に比べておよそ３倍もの時間を要する。これ
は、書換えにより、トンネル酸化膜４４の不整合部分に
電子がトラップされて、ゲート・ドレイン間の電界が緩
和されることに起因するものと考えられる。そこで、図
５に示されるように、トンネル酸化膜４４にトラップさ
れた電子をドレイン４７側に引抜くことにより、特性劣
化の低減を図ることができる。つまり、コントロールゲ
ート４１が０Ｖのような低い電圧レベルにされ、ドレイ
ン４７に５Ｖ程度の電圧を印加することによって、上記
トンネル酸化膜４４にトラップされた電子をドレイン４
７側に引抜くことができる。そのような電子引抜きのた
めの電圧印加が、本明細書におけるリフレッシュバイア
ス印加とされる。このリフレッシュバイアス印加は、所
定の書換え回数に達した時点で行われる。特に制限され
ないが、図６に示されるような特性を有するメモリセル
の場合には、書換え回数が１０００回に達した時点でリ
フレッシュバイアス印加を行うようにするとよい。そう
すると、書換え回数が１０００回に達した時点では、本
来なら約５μｓの書込み時間を必要とするところである
が、図７に示されるように、書込み時間をほぼ初期値
（３μｓ）に戻すことができる。つまり、カウンタ１１
３の計数値が１０００に達した時点で、メモリ制御回路
１１２の制御によりリフレッシュバイアス印加が行われ
ることによって、書込み時間が初期値に戻される。その
ように書込み時間が初期値に戻されるため、その後、再
び書換えが可能とされる。換言すれば、書換え保証回数
の増大が図られる。

【００３０】図８には消去動作の流れが示される。

【００３１】メモリ制御回路１１２に消去コマンドが与
えられることにより、消去対象メモリセルのしきい値を
一旦高い状態に揃えるために、プレ・ベリファイ、及び
プレ・ライトが行われる（ステップ８１，８２）。プレ
・ライト状態が適切であると判断された場合にイレーズ
（消去）動作が行われる（ステップ８３）。そして、イ
レーズ・ベリファイが行われ（ステップ８４）、メモリ
セルの消去状態が適切であると判断された場合には、メ
モリ制御回路１１２からのカウントアップ指示信号によ
りカウンタ１１３がカウントアップされ、計数値Ｔがイ
ンクリメントされる（ステップ８５）。メモリ制御回路
１１２では、カウンタ１１３の計数値Ｔが１０００に達
したか否かの判別が行われ（ステップ８６）、この判別
において、計数値Ｔが１０００に達したと、判断された
場合には、メモリ制御回路１１２の制御により、メモリ
セルのリフレッシュバイアス印加が行われる（ステップ
８７）。このリフレッシュバイアス印加は、消去対象と
されるメモリセルに対して一括して行われる。そして、
カウンタ１１３が初期化されて（ステップ８８）、一連
の消去動作が終了される。また、上記ステップ８６の判
別において、カウンタ１１３の計数値Ｔが１０００に達
していないと判断された場合には、リフレッシュバイア
ス印加は不要であるから、それが行われること無く、一
連の消去動作が終了される。

【００３２】上記実施例によれば、以下の作用効果を得
ることができる。 （１）メモリセルのライト回数がカウンタ１１３により
計数され、その計数結果に基づいてメモリ制御回路１１
２によりメモリセルへのリフレッシュバイアス印加が行
われるようになっているので、トンネル酸化膜の不整合
部分にトラップされた電子を引抜いて特性劣化を低減す
ることにより、書込み時間が不所望に長くなってしまう
のを緩和することができ、それによって書換え保証回数
の増大を図ることができる。

【００３３】（２）フラッシュメモリ３８１内に、メモ
リセルのライト回数を計数するためのカウンタを設けて
いるので、外部装置例えば、フラッシュメモリ３８１が
搭載されるデータ処理装置におけるＣＰＵ３１などの介
在無しに、適切なリフレッシュバイアス印加時期を決定
することができる。

【００３４】（３）フラッシュメモリでは書換え保証回
数を越えて使用すると、データエラーを生じ易くなる
が、上記のように書換え保証回数を増大させることがで
きるので、フラッシュメモリ、及びそれをアクセス可能
なＣＰＵを含むデータ処理装置においては、長期間に亘
り、安定なデータ処理が可能とされる。

【００３５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３６】例えば、上記実施例では、ライト回数の計
数手段としてのカウンタ１１３をフラッシュメモリ３８
１に内蔵するようにしたが、このライト回数を、フラッ
シュメモリの外部に配置されたカウンタ等の計数手段に
より計数し、その計数結果をフラッシュメモリ内に取込
むようにしてもよい。フラッシュメモリの消去や、書込
みはＣＰＵ３１によって指示されるから、システムＢＵ
Ｓをモニタすることによって、ライト回数の計数がＫの
得とされる。また、上記のようにフラッシュメモリのラ
イト回数をフラッシュメモリの外部で計数する場合にお
いて、リフレッシュバイアスを指示する所定のコマンド
がフラッシュメモリに与えられることによって、上記リ
フレッシュバイアス印加が行われるように構成すること
ができる。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
ＬＳＩとしてのフラッシュメモリに適用した場合につい
て説明したが、本発明はそれに限定されるものではな
く、例えばシングルチップマイクロコンピュータなどの
データ処理装置のプログラムメモリ等に適用することが
できる。

【００３８】本発明は少なくともメモリセルを含むこと
を条件に適用することができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、トンネル酸化膜にトラップされ
た電子を放出させるリフレッシュバイアスがメモリセル
に印加されるので、書換え回数の増加に伴い書込み時間
が不所望に長くなるのが緩和され、書換え保証回数の増
大を図ることができる。また、フラッシュメモリをプロ
グラムメモリなどとして内蔵するマイクロコンピュータ
においては、フラッシュメモリの寿命がマイクロコンピ
ュータの寿命に大きく影響するため、フラッシュメモリ
の書換え保証回数の増大によりフラッシュメモリの寿命
を延ばすことは、マイクロコンピュータの寿命を延ばす
上で有効とされる。

【図面の簡単な説明】

【図１】本発明の一実施例であるフラッシュメモリの構
成例ブロック図である。

【図２】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。

【図３】上記フラッシュメモリにおけるメモリセルの構
成説明図である。

【図４】上記フラッシュメモリにおけるメモリセルの消
去動作についての説明図である。

【図５】上記フラッシュメモリにおけるメモリセルへの
リフレッシュバイアス印加についての説明図である。

【図６】リフレッシュバイアスを印加しない場合の書込
み時間変化特性図である。

【図７】リフレッシュバイアスを印加する場合の書込み
時間変化特性図である。

【図８】上記フラッシュメモリの消去動作の流れ図であ
る。

【符号の説明】

３１ ＣＰＵ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示系 ３８ 記憶装置 ３９ キーボード ４１ コントロールゲート ４２ 層間酸化膜 ４３ フローティングゲート ４４ トンネル酸化膜 ４５ Ｐチャネル基板 ４６ ソース ４７ ドレイン １００ メモリセルアレイ １０１ アドレス入力バッファ １０２ アドレスラッチ １０３ ワードドライバ １０４ Ｙアドレスデコーダ １０５ Ｙセレクタ １０７ データ出力ラッチ １０８ データ出力バッファ １０９ データ入力バッファ １１０ データ入力ラッチ １１１ 書込み回路 １１２ メモリ制御回路 １１３ カウンタ ３８１ フラッシュメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板とフローティングゲートとの間にト
   ンネル酸化膜が形成されたメモリセルを含む半導体記憶
   装置において、上記トンネル酸化膜にトラップされた電
   子を放出させるリフレッシュバイアスを上記メモリセル
   に印加する制御手段を含むことを特徴とする半導体記憶
   装置。
2. 【請求項２】 基板とフローティングゲートとの間にト
   ンネル酸化膜が形成されたメモリセルを含む半導体記憶
   装置において、上記メモリセルのライト回数を計数する
   計数手段と、上記トンネル酸化膜にトラップされた電子
   を放出させるリフレッシュバイアスを、上記計数手段の
   計数結果に基づいて上記メモリセルに印加する制御手段
   とを含むことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置
   と、上記半導体記憶装置をアクセス可能な中央処理装置
   とを含んで成るデータ処理装置。