JPH08340252A

JPH08340252A - 位相検出装置および方法

Info

Publication number: JPH08340252A
Application number: JP7145922A
Authority: JP
Inventors: Erukosebitsuchi Murato; エルコセビッチムラト
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】簡単なハードウェアにより、位相検出を行う
ことができるようにする。【構成】タップ付き遅延線１、レジスタ２ａ乃至２ｆ
を介してサンプルセレクタ３に供給されたサンプル値
は、シーケンサ４からのＳａｍｐｌｅ＿Ｓｅｌ信号に同
期して、サンプル値の所定のものをシリアル乗算器９に
出力し、係数セレクタ８は、シーケンサ４からのＣｏｅ
ｆｆ＿Ｓｅｌ信号に同期して、係数レジスタ７からの係
数の所定のものをシリアル乗算器９に出力する。シリア
ル乗算器９は、サンプル値と係数とを再帰的な逐次加算
処理によって乗算し、その結果が再帰的合計器１０によ
って再帰的に累積加算され、その結果が出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相検出装置および方
法に関し、例えば、外部クロック型再生装置等に用いて
好適な位相検出装置および方法に関する。

【０００２】

【従来の技術】従来、クロック再生装置等においては、
位相エラー検出は、ＦＩＲ（ＦｉｎｉｔＩｎｐｕｌｓ
ｅＲｅｓｐｏｎｃｅ：有限インパルス応答）フィルタ
により、次の式１で演算される出力信号（ｐｈｓ_k）に
基づいて行われる。

【０００３】

【数１】

【０００４】式１において、定数ｎｐは位相エラー検出
に用いられるサンプル対の数であり、信号サンプルＳ
_k+iは、時刻ｔ＝ｋＴ（ここで、ｋは整数、Ｔは所定の
定数）毎に発生されるクロック信号に同期して再生され
る所定のパルスサンプルの値であり、係数ａ_iは、信号
サンプルＳ_k+iに対応するＦＩＲ係数を表している。

【０００５】

【発明が解決しようとする課題】ところが、式１を並列
計算によって実現する場合、多くのハードウェアが必要
とされ、コストが増大し、信頼性が低下する課題があっ
た。

【０００６】本発明はこのような状況に鑑みてなされた
ものであり、簡単なハードウェア構成で、位相検出を行
うことができるようにするものである。

【０００７】

【課題を解決するための手段】請求項１に記載の位相検
出装置は、タイミング基準となる入力波形サンプルを重
み付け加算することにより、位相を検出する位相検出装
置において、１回の位相検出に用いる入力波形サンプル
の個数よりも少ない重み付け加算手段を備えることを特
徴とする。

【０００８】請求項２に記載の位相検出装置は、タイミ
ング基準となる入力波形サンプルを重み付け加算するこ
とにより、位相を検出する位相検出装置において、位相
検出に用いる入力波形サンプルを記憶する記憶手段と、
所定の係数の所定のビットを最下位ビットから順に選択
するビット選択手段と、ビット選択手段により選択され
た係数の所定のビットの値と、入力波形サンプルとの論
理積を演算する演算手段と、演算手段による演算結果を
１ビットだけ右にシフトするシフト手段と、シフト手段
により演算結果が１ビットだけ右にシフトされたもの
と、演算手段により、ビット選択手段によって選択され
た係数の次のビットの値と、入力波形サンプルとの論理
積が演算されて得られた演算結果を加算することにより
再帰的加算を行う加算手段と、加算手段が再帰的加算を
係数のビット数分だけ繰り返し行ったとき、加算手段に
よる加算結果を出力させる制御手段とを備えることを特
徴とする。

【０００９】入力波形サンプルを選択するサンプル選択
手段と、サンプル選択手段の動作タイミング、ビット選
択手段の動作タイミング、および制御手段の動作タイミ
ングを管理する管理手段をさらに設けるようにすること
ができる。

【００１０】請求項４に記載の位相検出方法は、タイミ
ング基準となる入力波形サンプルを重み付け加算するこ
とにより、位相を検出する位相検出方法において、位相
検出に用いる入力波形サンプルを記憶し、所定の係数の
所定のビットを最下位ビットから順に選択し、選択され
た係数の所定のビットの値と、入力波形サンプルとの論
理積を演算し、演算結果を１ビットだけ右にシフトし、
演算結果が１ビットだけ右にシフトされたものと、選択
された係数の次のビットの値と、入力波形サンプルとの
論理積が演算されて得られた演算結果を加算することに
より再帰的加算を行い、この再帰的加算を係数のビット
数分だけ繰り返し行ったとき、加算結果を出力させるこ
とを特徴とする。

【００１１】

【作用】請求項１に記載の位相検出装置においては、１
回の位相検出に用いる入力波形サンプルの個数よりも少
ない重み付け加算手段を備える。従って、ハードウェア
構成を簡単にすることができる。

【００１２】請求項２に記載の位相検出装置において
は、記憶手段により、位相検出に用いる入力波形サンプ
ルが記憶され、ビット選択手段により、所定の係数の所
定のビットが最下位ビットから順に選択され、演算手段
により、ビット選択手段によって選択された係数の所定
のビットの値と、入力波形サンプルとの論理積が演算さ
れ、シフト手段により、演算手段による演算結果が１ビ
ットだけ右にシフトされ、シフト手段により演算結果が
１ビットだけ右にシフトされたものと、演算手段によ
り、係数の次のビットの値と入力波形サンプルとの論理
積が演算されて得られた演算結果が加算手段により加算
されることによって再帰的加算が行われ、加算手段が再
帰的加算を係数のビット数分だけ繰り返し行ったとき、
制御手段の制御により、加算手段による加算結果が出力
される。従って、入力波形サンプルと所定の係数との乗
算を再帰的加算により実現することができる。

【００１３】請求項４に記載の位相検出方法において
は、位相検出に用いる入力波形サンプルを記憶し、所定
の係数の所定のビットを最下位ビットから順に選択し、
選択された係数の所定のビットの値と、入力波形サンプ
ルとの論理積を演算し、演算結果を１ビットだけ右にシ
フトし、演算結果が１ビットだけ右にシフトされたもの
と、係数の次のビットの値と、入力波形サンプルとの論
理積が演算されて得られた演算結果を加算することによ
り再帰的加算を行い、再帰的加算を係数のビット数分だ
け繰り返し行ったとき、加算結果を出力させる。従っ
て、入力波形サンプルと所定の係数との乗算を再帰的加
算により実現することができる。

【００１４】

【実施例】図１は、本発明を応用した位相エラー検出器
の構成例を示すブロック図である。タップ付き遅延線１
には、ＡＤＣサンプルクロック信号に同期して、例えば
再生信号のＡＤＣサンプルが供給され、内蔵するＤ型フ
リップフロップからなる６つのレジスタ１ａ乃至１ｆに
それぞれ記憶されるようになされている。

【００１５】Ｄ型フリップフロップからなる６つのレジ
スタ２ａ乃至２ｆ（記憶手段）は、図示せぬデジタルＰ
ＬＬ（位相同期ループ）のタイミング発生器から供給さ
れるタイミング信号（ＣｌｋＭ＿ｇａｔｅ）のエッジに
おいて、レジスタ１ａ乃至１ｆからの計算に必要なサン
プル、この場合、再生信号の６つのサンプル値ｓ_k-3，
ｓ_k-2，ｓ_k-1，ｓ_k+1，ｓ_k+2，ｓ_k+3を記憶し、次のＣ
ｌｋＭ＿ｇａｔｅ信号が供給されるまで保持するように
なされている。

【００１６】シーケンサ４（管理手段）は、カウンタ６
とコンパレータ５より構成され、各部を制御するための
各種のタイミング信号を発生し、各部に供給するように
なされている。

【００１７】サンプルセレクタ３（サンプル選択手段）
は、シーケンサ４から供給されるサンプルセレクト信号
（Ｓａｍｐｌｅ＿Ｓｅｌ）に同期して、レジスタ２ａ乃
至２ｆにそれぞれ記憶されたサンプル値を１つずつ順番
に選択し、出力するようになされている。

【００１８】係数レジスタ７は、Ｄ型フリップフロップ
より構成され、所定の係数ａ_k-3，ａ_k-2，ａ_k-1，
ａ_k+1，ａ_k+2，ａ_k+3を記憶し、後述する係数セレクタ
８に供給するようになされている。係数セレクタ８は、
シーケンサ４から供給されるタイミング信号である係数
セレクト信号（Ｃｏｅｆｆ＿Ｓｅｌ）に同期して、係数
レジスタ７より供給される係数ａ_k-3，ａ_k-2，ａ_k-1，
ａ_k+1，ａ_k+2，ａ_k+3の中から所定の係数ａ_iを選択し、
出力するようになされている。

【００１９】シリアル乗算器９（重み付け加算手段）
は、シーケンサ４より供給されるタイミング信号である
乗算実行信号（Ｍｕｌ＿Ｃｏｎ）に同期して、サンプル
セレクタ３より供給されたサンプル値ｓ_k+iに、係数セ
レクタ８より供給された係数ａ_iを乗算し、乗算結果を
出力するようになされている。

【００２０】再帰的合計器１０は、シリアル乗算器９か
らの出力である乗算結果を再帰的に加算し、全ての積を
加算する。そして、最終的に位相エラーが計算されたと
き、シーケンサ４によりタイミング信号である加算実行
信号（Ａｄｄ＿Ｃｏｎ）が供給され、位相エラーを図示
せぬ位相エラー検出器に供給するようになされている。

【００２１】図２は、図１のシリアル乗算器９の詳細な
構成例を示すブロック図である。ビットセレクタ２０
（ビット選択手段）は、シーケンサ４からのタイミング
信号（Ｍｕｌ＿Ｃｏｎ）に同期して、係数セレクタ８よ
り供給される係数ａ_iの所定のビットを選択し、選択し
たビットのビット値（１または０）を出力するようにな
されている。

【００２２】論理積演算器２１（演算手段）は、サンプ
ルセレクタ３より供給されたサンプル値ｓ_k+iと、ビッ
トセレクタ２０より供給されたビット値の論理積を演算
する。加算器２２（加算手段）は、論理積演算器２１か
ら出力された演算結果と、後述するシフトレジスタ２３
（シフト手段）より供給された前回の加算結果とを加算
し、出力する。

【００２３】シフトレジスタ２３は、加算器２２からの
加算結果を入力し、それを２進数のディジタル値として
右に１ビットだけビットシフトした後、再び加算器２２
に供給するようになされている。

【００２４】コンパレータ２５（制御手段）は、タイミ
ング信号（Ｍｕｌ＿Ｃｏｎ）を入力し、このタイミング
信号（Ｍｕｌ＿Ｃｏｎ）と、所定の値ｍ（係数ａ_iのビ
ット数）を比較し、タイミング信号（Ｍｕｌ＿Ｃｏｎ）
が値ｍに達したとき、所定のパルス信号を発生し、出力
する。出力レジスタ２４は、加算器２２より供給された
加算結果を保持し、コンパレータ２５からパルス信号が
供給されたとき、保持している加算結果を出力するよう
になされている。

【００２５】次に、図３のフローチャートを参照して、
その動作について説明する。最初に、ステップＳ１にお
いて、クロック・マークのエッジ・パルスに対応するサ
ンプル値ｓ_k+i、ここで、−ｎｐ≦ｉ≦ｎｐ、ｉ≠０
が、図示せぬメモリに記憶される。このサンプル値ｓ
_k+iは、次のクロック・マークが来るまで保持される。
それと同時に、全てのレジスタがリセットされる。

【００２６】メモリに記憶されたサンプル値ｓ_k+iは、
ＡＤＣサンプル・クロック信号に同期して、タップ付き
遅延線１のＤ型フリップフロップからなるレジスタ１ａ
乃至１ｆにそれぞれ供給され、記憶される。デジタルＰ
ＬＬのタイミング発生器から供給されるタイミング信号
（ＣｌｋＭ＿ｇａｔｅ）のエッジにおいて、計算に必要
なサンプル値、この場合、再生信号の６つのサンプル値
ｓ_k-3，ｓ_k-2，ｓ_k-1，ｓ_k+1，ｓ_k+2，ｓ_k+3がレジスタ
２ａ乃至２ｆに供給され、記憶される。

【００２７】次に、ステップＳ２乃至Ｓ５において、全
てのサンプル値ｓ_k+iと係数ａ_iとの積ｓ_k+i・ａ_iが演算
され、式２で表される出力ｐｈｓが計算されるまで、そ
れらが再帰的に合計される。

【００２８】

【数２】

【００２９】まず、ステップＳ２において、変数ｉを−
ｎｐからｎｐ（ただし、０を除く）までインクリメント
させ、サンプル値ｓ_k+iの所定のもの、および係数ａ_iの
所定のビット値を順に選択することができるようにす
る。実際には、シーケンサ４において、内蔵するカウン
タ６に値０を設定し、この値をＡＤＣサンプル・クロッ
ク・パルスに同期して１つずつカウントアップするとと
もに、それと同期して、タイミング信号（Ｓａｍｐｌｅ
＿Ｓｅｌ）をサンプルセレクタ３に供給する。

【００３０】サンプルセレクタ３は、タイミング信号
（Ｓａｍｐｌｅ＿Ｓｅｌ）に同期して、サンプル値ｓ
_k+iの所定のものを１つずつ選択的にシリアル乗算器９
に出力する。一方、係数セレクタ８は、シーケンサ４か
ら供給されるタイミング信号（Ｃｏｅｆｆ＿Ｓｅｌ）に
同期して、係数レジスタ７からの所定の係数ａ_iの所定
のものを１つずつ選択的にシリアル乗算器９に出力す
る。

【００３１】次に、ステップＳ３において、シリアル乗
算器９に供給されたサンプル値ｓ_k+ _iと係数セレクタ８
より供給された係数ａ_iが乗算される。

【００３２】ここで、シリアル乗算器９の動作につい
て、図４のフローチャートを参照して説明する。シリア
ル乗算器９において行われる演算は、図４に示したフロ
ーチャートに従って、シリアルに実行される。

【００３３】ここで、ＦＩＲフィルタ係数ａ_iのビット
幅をｍとし、ビットａ_i ⁰は、係数ａ_iの最下位ビット、
ビットａ_i ^m-1は、係数ａ_iの最上位ビットを表すものと
仮定する。乗算は、係数ａ_iの１ビットと、サンプル値
ｓ_k+iによる所定の演算結果の再帰的合計として実施さ
れ、そのとき、前回の合計が１ビットずつ右にシフトさ
れる。すなわち、分析的には、次の式３のように表され
る。

【００３４】

【数３】

【００３５】ここで、定数０．５は、右に１ビットずつ
シフトすることをモデル化したものである。サンプル値
ｓ_k+iとビット値ａ_i ^jの乗算は、単純な論理積によって
実現することができる。

【００３６】最初に、ステップＳ１１において、変数ｊ
に値０を代入し、ステップＳ１２に進む。ステップＳ１
２においては、シーケンサ４より供給されるタイミング
信号（Ｍｕｌ＿Ｃｏｎ）に同期して動作するビットセレ
クタ２０により、係数ａ_iの最下位ビットからｊ＋１ビ
ット目（いまの場合、変数ｊ＝０であるから最下位ビッ
トから数えて１番目、すなわち最下位ビット）のビット
値であるａ_i ^j（いまの場合、ビット値ａ_i ⁰）が抽出さ
れ、論理積演算器２１に供給される。次に、論理積演算
器２１により、サンプル値ｓ_k+i（いまの場合、サンプ
ル値ｓ_k-3）と係数ａ_iの最下位ビットから数えてｊ＋１
ビット目のビット値であるａ_i ^j（いまの場合、係数
ａ_i ⁰）との論理積が演算される。

【００３７】論理積演算器２１による演算結果は、加算
器２２に供給され、ステップＳ１３において、シフトレ
ジスタ２３より供給される前回の演算結果と加算され
る。シフトレジスタ２３においては、ステップＳ１４に
おいて、前回の演算結果が右に１ビットだけシフトされ
る。いまの場合、前回の演算結果はまだ存在しないの
で、加算器２２においては加算は行われず、加算器２２
から出力された加算結果がシフトレジスタ２３に供給さ
れ、記憶されるとともに、Ｄ型フリップフロップにより
構成される出力レジスタ２４にも供給され、記憶され
る。いまの場合、加算は行われていないので、論理積演
算器２１からの演算結果がそのままシフトレジスタ２３
に供給され、そこで保持される。同様に、論理積演算器
２１からの演算結果がそのまま出力レジスタ２４に供給
され、そこで保持される。

【００３８】次に、ステップＳ１５に進み、変数ｊが、
係数ａ_iのビット幅を定数ｍとしたとき、定数ｍ−１に
等しいか否かが判定される。すなわち、係数ａ_iのビッ
ト幅分の演算が終了したか否かが判定される。この処理
は、実際には、コンパレータ２５において、シーケンサ
４より供給されるタイミング信号（Ｍｕｌ＿Ｃｏｎ）の
値と、定数ｍの値とを比較することにより行われる。

【００３９】上述したステップＳ１１乃至ステップＳ１
５の処理は、タイミング信号（Ｍｕｌ＿Ｃｏｎ）に同期
して実行される。タイミング信号（Ｍｕｌ＿Ｃｏｎ）
は、ａＤＣサンプルクロック信号に従って変化するの
で、これらの処理は、ＡＤＣサンプルクロック信号に同
期して実行されることになる。

【００４０】いまの場合、変数ｊの値が定数ｍ−１に等
しくないと判定され、ステップＳ１１に戻る。

【００４１】ステップＳ１１においては、変数ｊの値が
１だけインクリメントされ（いまの場合、ｊ＝１とさ
れ）、ステップＳ１２に進む。ステップＳ１２において
は、シーケンサ４より供給されるタイミング信号（Ｍｕ
ｌ＿Ｃｏｎ）に同期して動作するビットセレクタ２０に
より、係数ａ_iの最下位ビットからｊ＋１ビット目のビ
ット値であるａ_i ^j（いまの場合、変数ｊ＝１であるから
最下位ビットから数えて２ビット目のビット値ａ_i ¹）が
抽出され、論理積演算器２１に供給される。次に、論理
積演算器２１により、サンプル値ｓ_k+i（いまの場合、
サンプル値ｓ_k-3）と、ビット値ａ_i ^j（いまの場合、ビ
ット値ａ_i ¹）との論理積が演算される。

【００４２】論理積演算器２１による演算結果は、加算
器２２に供給され、ステップＳ１３において、シフトレ
ジスタ２３より供給される前回の演算結果と加算され
る。シフトレジスタ２３においては、ステップＳ１４に
おいて、前回の演算結果が右に１ビットだけシフトされ
ている。加算器２２から出力された加算結果は、シフト
レジスタ２３に供給され、記憶されるとともに、出力レ
ジスタ２４にも供給され、記憶される。

【００４３】次に、ステップＳ１５に進み、変数ｊが、
定数ｍ−１に等しいか否かが判定される。すなわち、係
数ａ_iの全ビットについての演算が終了したか否かが判
定される。この処理は、コンパレータ２５において、シ
ーケンサ４より供給されるタイミング信号（Ｍｕｌ＿Ｃ
ｏｎ）の値と、定数ｍとを比較することにより行われ
る。

【００４４】いまの場合、変数ｊの値が定数ｍ−１に等
しくないと判定され、ステップＳ１１に戻る。そして、
上述した、ステップＳ１１乃至Ｓ１５の処理が、変数ｊ
が定数ｍ−１に達するまで繰り返し実行される。

【００４５】そして、ステップＳ１５において、変数ｊ
が、定数ｍ−１に等しいと判定された場合、すなわち、
タイミング信号（Ｍｕｌ＿Ｃｏｎ）の値が定数ｍに達し
たとき、コンパレータ２５より、所定のパルス信号が出
力レジスタ２４に供給される。出力レジスタ２４は、コ
ンパレータ２５より、所定のパルス信号が供給されたと
き、保持していた加算器２２からの加算結果を出力し、
再帰的合計器１０（図１）に供給する。

【００４６】このようにして、式３で表される演算が実
行される。

【００４７】乗算結果は、再帰的合計器１０に供給さ
れ、ステップＳ４において、この乗算結果と前回演算さ
れた乗算結果とが加算される。いまの場合、変数ｉ＝−
３であるので、前回演算された演算結果が存在しないの
で、何も処理が実行されず、ステップＳ５に進む。ステ
ップＳ５においては、変数ｉが定数ｎｐと等しいか否か
が判定される。すなわち、全てのサンプル値に対して処
理が終了したか否かが判定される。

【００４８】いまの場合、変数ｉ（＝−３）が定数ｎｐ
（＝３）と等しくないと判定され、ステップＳ２に戻
り、変数ｉが１だけインクリメントされる（変数ｉ＝−
２とされる）。このときシーケンサ４から、タイミング
信号（Ｓａｍｐｌｅ＿Ｓｅｌ）がサンプルセレクタ３に
供給される。サンプルセレクタ３は、このタイミング信
号に同期して、次にサンプル値ｓ_k-2をシリアル乗算器
９に供給する。一方、係数セレクタ８には、タイミング
信号（Ｃｏｅｆｆ＿Ｓｅｌ）が供給され、これに同期し
て、係数セレクタ８は、次に係数ａ_k-2をシリアル乗算
器９に供給する。

【００４９】さらに、シーケンサ４より、タイミング信
号（Ｍｕｌ＿Ｃｏｎ）がシリアル乗算器９に供給され
る。シリアル乗算器９は、図２および図４を参照して上
述した場合と基本的に同様にして、このタイミング信号
（Ｍｕｌ＿Ｃｏｎ）に同期して、サンプルセレクタ３よ
り供給されたサンプル値ｓ_k-2に係数セレクタ８より供
給された係数ａ_k-2を乗算する。乗算結果は、再帰的合
計器１０に供給される。

【００５０】ステップＳ４において、再帰的合計器１０
は、いまシリアル乗算器９より供給された乗算結果に前
回の乗算結果（ａ_k-3・ｓ_k-3）を加算する。次に、ステ
ップＳ５に進み、変数ｉが定数ｎｐと等しいか否かが判
定される。変数ｉが定数ｎｐと等しくない判定された場
合、ステップＳ２に戻り、ステップＳ２乃至Ｓ５の処理
が繰り返し実行される。いまの場合、変数ｉ（＝−２）
は定数ｎｐ（この場合ｎｐ＝３）と等しくないと判定さ
れ、ステップＳ２に戻る。

【００５１】このようにして、変数ｉが−３から３に１
ずつインクリメントされながら、式２で表される演算が
実行される。ただし、変数ｉ≠０である。

【００５２】一方、変数ｉが定数ｎｐ（この場合ｎｐ＝
３）と等しいと判定された場合、ステップＳ６に進み、
ステップＳ２乃至Ｓ５において演算された式２に示す位
相エラーを表す演算結果が出力される。

【００５３】以上のように、本発明は、極めてコンパク
トな、シリアルに実現された位相エラー検出器を提案す
るものである。これは、クロック・マーク間の距離が大
きく、所定のクロック・マークが検出されてから次のク
ロック・マークが検出されるまでの時間が長い（数十マ
イクロ秒）という事実に基づいている。そして、その時
間を、位相エラー検出器のＦＩＲフィルタ出力の比較的
長い逐次計算処理に充てることができる。

【００５４】その結果、標準的な並列ＦＩＲフィルタの
ハードウェアの複雑さと、より長い計算時間とをトレー
ド（交換）することができる。すなわち、高速ではある
が、ハードウェアのコストが高くつく並列（パラレル）
処理の代わりに、低速ではあるが、ハードウェアを節約
することができる逐次（シリアル）処理を用いることが
可能である。

【００５５】これにより、集積回路を集積する上で必須
のハードウェアを量的に十分に削減することが可能とな
る。

【００５６】上記実施例においては、係数ａ_iとサンプ
ル値ｓ_k+i（ただし、−ｎｐ≦ｉ≦ｎｐ，ｉ≠０）の乗
算処理は、それぞれ同一の回路要素（この場合シリアル
乗算器９）によって次々に実行される。そして、再帰的
合計器１０により、それらが再帰的に加算され、式２で
示される演算が行われる。このようにして、処理は完全
に逐次的（シリアル）となる。その結果、ハードウェア
の節約が実現されている。

【００５７】なお、上記実施例においては、位相エラー
検出に用いられるのは、３対のサンプル値だけ（すなわ
ち、ｎｐ＝３）であるものとしたが、これに限定される
ものではなく、任意の数の対のサンプル値を用いるよう
にすることが可能である。その場合、上記実施例の構成
をわずかに変更するだけで対応することが可能である。

【００５８】

【発明の効果】請求項１に記載の位相検出装置によれ
ば、１回の位相検出に用いる入力波形サンプルの個数よ
りも少ない重み付け加算手段を備えるようにしたので、
ハードウェア構成を簡単にすることができる。これによ
り、装置のコストを削減するとともに、装置の信頼性を
向上させることが可能となる。

【００５９】請求項２に記載の位相検出装置、および請
求項４に記載の位相検出方法によれば、位相検出に用い
る入力波形サンプルを記憶し、所定の係数の所定のビッ
トを最下位ビットから順に選択し、選択された係数の所
定のビットの値と、入力波形サンプルとの論理積を演算
し、演算結果を１ビットだけ右にシフトし、演算結果が
１ビットだけ右にシフトされたものと、係数の次のビッ
トの値と、入力波形サンプルとの論理積が演算されて得
られた演算結果を加算することにより再帰的加算を行
い、再帰的加算を係数のビット数分だけ繰り返し行った
とき、加算結果を出力させるようにしたので、入力波形
サンプルと所定の係数との乗算を再帰的加算により実現
することができる。これにより、簡単なハードウェア構
成で、位相検出を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の位相検出装置を応用した位相エラー検
出器の構成例を示すブロック図である。

【図２】図１のシリアル乗算器９の詳細な構成例を示す
ブロック図である。

【図３】図１の位相エラー検出器の処理例を示すフロー
チャートである。

【図４】図２のシリアル乗算器９の処理例を示すフロー
チャートである。

【符号の説明】

１タップ付き遅延線１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆレジスタ２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆレジスタ（記憶
手段）３サンプルセレクタ（サンプル選択手段）４シーケンサ（管理手段）５コンパレータ６カウンタ７係数レジスタ８係数セレクタ９シリアル乗算器（重み付け加算手段）１０再帰的合計器２０ビットセレクタ（ビット選択手段）２１論理積演算器（演算手段）２２加算器（加算手段）２３シフトレジスタ（シフト手段）２４出力レジスタ２５コンパレータ（制御手段）

Claims

【特許請求の範囲】

【請求項１】タイミング基準となる入力波形サンプル
を重み付け加算することにより、位相を検出する位相検
出装置において、１回の位相検出に用いる前記入力波形サンプルの個数よ
りも少ない重み付け加算手段を備えることを特徴とする
位相検出装置。
【請求項２】タイミング基準となる入力波形サンプル
を重み付け加算することにより、位相を検出する位相検
出装置において、位相検出に用いる前記入力波形サンプルを記憶する記憶
手段と、所定の係数の所定のビットを最下位ビットから順に選択
するビット選択手段と、前記ビット選択手段により選択された前記係数の所定の
ビットの値と、前記入力波形サンプルとの論理積を演算
する演算手段と、前記演算手段による演算結果を１ビットだけ右にシフト
するシフト手段と、前記シフト手段により前記演算結果が１ビットだけ右に
シフトされたものと、前記演算手段により、前記ビット
選択手段によって選択された前記係数の次のビットの値
と、前記入力波形サンプルとの論理積が演算されて得ら
れた演算結果を加算することにより再帰的加算を行う加
算手段と、前記加算手段が前記再帰的加算を前記係数のビット数分
だけ繰り返し行ったとき、前記加算手段による加算結果
を出力させる制御手段とを備えることを特徴とする位相
検出装置。
【請求項３】前記入力波形サンプルを選択するサンプ
ル選択手段と、前記サンプル選択手段の動作タイミング、前記ビット選
択手段の動作タイミング、および前記制御手段の動作タ
イミングを管理する管理手段をさらに備えることを特徴
とする請求項２に記載の位相検出装置。
【請求項４】タイミング基準となる入力波形サンプル
を重み付け加算することにより、位相を検出する位相検
出方法において、位相検出に用いる前記入力波形サンプルを記憶し、所定の係数の所定のビットを最下位ビットから順に選択
し、選択された前記係数の所定のビットの値と、前記入力波
形サンプルとの論理積を演算し、演算結果を１ビットだけ右にシフトし、前記演算結果が１ビットだけ右にシフトされたものと、
選択された前記係数の次のビットの値と、前記入力波形
サンプルとの論理積が演算されて得られた演算結果を加
算することにより再帰的加算を行い、前記再帰的加算を前記係数のビット数分だけ繰り返し行
ったとき、加算結果を出力させることを特徴とする位相
検出方法。