JPH08340328A - フレーム同期方式およびフレーム同期回路 - Google Patents

Abstract

(57)【要約】 【目的】バイト並列化多重装置におけるバイト同期回路
の高速動作を簡単な構成で実現する。 【構成】シフトレジスタ１で同期パターン検出用のバイ
ト並列信号を発生させると共に互いに異なったタイムス
ロットの第１〜ｎの並列出力１７−１〜１７−ｎを発生
させ、この中からバイト同期信号８に同期したものを選
択してバイト同期された並列出力として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレーム同期回路に関
し、高速データ通信等においてフレームあるいはパケッ
ト同期とバイト同期を行う必要があるような多重分離回
路に関する。

【０００２】

【従来の技術】この種の従来のフレーム同期回路とし
て、例えば特開平４−３６５２３９号公報には、図６に
示すようなフレーム同期回路が提案されている。なお、
図６には、説明のために１バイトデータが３ビットで構
成される場合について示してある。

【０００３】図６において、２１は伝送信号が入力され
る伝送信号入力端子を示し、２２は直列データを並列構
造に並び換える直並列変換部でありシフトレジスタ等に
より構成する。また、２３は遅延部でありＤ型フリップ
フロップ（「Ｄ−Ｆ／Ｆ」と略記する）により構成され
ている。

【０００４】２４は同期パターン検出回路であり同期パ
ターンに対応した論理ゲートｎ組で構成されている。

【０００５】２５は位相選択部であり、位相選択を指示
する排他制御部２５ａと位相選択の論理ゲート２５ｂに
よって構成されている。１２はフレーム同期の際必要と
なる同期保護回路であり競合カウンタなどにより構成さ
れている。

【０００６】２６は複数のバイト並列化多重装置用バイ
ト同期回路間のバイト同期をとるためのバッファを示
し、８は該バッファの読みだしクロックとなるバイト同
期信号である。１１はバイト同期されたバイト並列出力
である。

【０００７】次に、図６に示すフレーム同期回路の動作
について説明する。

【０００８】伝送信号入力端子２１から入力された直列
構造の受信信号は直並列変換部２２において並列化され
る。並列化された信号は遅延部２３においてバイト長ｎ
に応じたクロック数だけ遅延され、ｎ種類の位相の並列
信号が生成される。

【０００９】同期パターン検出回路２４においてｎ種類
の位相の並列信号を入力し、同時に同期バイトのパター
ン検出を行い、最初にパターン検出に成功した位相を位
相選択部２５で選択してバッファ２６に入力する。

【００１０】バイト並列化多重装置においてビット同期
がとれていた場合、バッファ２６に入力する並列信号に
はｎ種類の位相が考えられるため、バッファ２６の読み
だしクロックとしてバイト同期信号８を用いている。

【００１１】また、パケットの同期の場合には遅延部２
３等での遅延によるデータ喪失を防ぐため受信信号をバ
ッファに蓄積する。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来例では、低速な論理回路を用いてフレーム同期回路を
実現するためには、バイトを構成するビット数分（ｎ
個）の同期パターン検出用の論理回路を設けなければな
らないことになる。

【００１３】また、同期処理に時間がかかるため、フレ
ーム同期のように一定周期で同期用のバイトが出現する
ものに対しては同期保護に時間がかかり、さらにパケッ
トが断続的に出現するものに対してはバッファが必要で
あった。

【００１４】そして、所望のバイト同期信号に同記させ
る場合には同期させるためのバッファを更に必要とし
た。

【００１５】従って、本発明は上記問題点を解消し、バ
イト並列化多重装置におけるバイト同期回路の高速動作
を簡単な構成で実現するフレーム同期回路を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、所定のビット数を１バイトとしバイトを
基本として構成されるフレーム又はパケットのバイト同
期をとるフレーム同期方式において、前記フレーム又は
パケットをバイト毎に並列化してなる並列信号から互い
にタイムスロットの異なる複数の並列出力を生成し、前
記複数の並列出力のうち所定の位相のバイト同期信号に
同期したタイムスロットの並列出力を選択して出力する
ことを特徴とするフレーム同期方式を提供する。

【００１７】また、本発明は、ｎビット（但しｎは所定
の正整数）を１バイトとしバイトを基本として構成され
るフレーム又はパケットのバイト同期をとるフレーム同
期方式において、前記フレーム又はパケットをバイト毎
に並列化してなる並列信号から１タイムスロットずつシ
フトさせたｎタイムスロット分の並列出力を生成し、前
記ｎタイムスロット分の並列出力のうち外部より与えら
れる所定の位相のバイト同期信号に同期したタイムスロ
ットの並列出力を選択して出力することを特徴とするフ
レーム同期方式を提供する。

【００１８】本発明は、所定のビット数（＝ｎ）を１バ
イトとしバイトを基本として構成されるフレーム又はパ
ケットを同期するフレーム同期装置において、伝送同期
信号で駆動される（２ｎ−１）又はそれ以上の個数のフ
リップフロップを縦続形態に接続して構成され、該フリ
ップフロップのうちの連続するｎ個のフリップフロップ
を１組とし、１タイムスロットずつシフトさせたｎ組の
並列信号を出力する第１のシフトレジスタと、前記ｎ組
の並列信号のうちの１組を選択するセレクタと、前記期
シフトレジスタの連続するｎ個のフリップフロップの並
列出力を入力しフレーム又はパケットの有する同期用バ
イトのビットパターンを検出する同期パターン検出回路
と、前記同期パターン検出回路の出力のタイミングによ
り前記ｎ組の並列信号のうち所定の位相のバイト同期信
号に同期した並列信号を前記セレクタが選択するように
制御するセレクタ制御回路と、前記バイト同期信号で駆
動されるｎ個のフリップフロップを縦続形態に接続して
構成され、前記セレクタにより選択された前記並列信号
のタイムスロットをバイト同期信号に同期させるための
第２のシフトレジスタと、を備えたことを特徴とするフ
レーム同期回路を提供する。

【００１９】本発明においては、好ましくは、第１のシ
フトレジスタが、前記（２ｎ−１）個のフリップフロッ
プに加えて前記同期パターン検出回路で生じる所定のタ
イムスロット分の遅延に相当する個数分のフリップフロ
ップを更に備え、前記並列信号を出力するよりも所定の
タイムスロット分早く前記同期パターン検出回路に並列
信号を出力することを特徴とする。

【００２０】本発明においては、好ましくは、前記同期
パターン検出回路と前記セレクタの一の入力端の間に前
記同期パターン検出回路から出力される検出信号の周期
性を確認する同期保護回路を挿入したことを特徴とす
る。

【００２１】

【作用】本発明の原理・作用を図面を参照して以下に詳
細に説明する。

【００２２】図１は本発明に係るフレーム同期回路を説
明するためのブロック図である。なお、図１には説明の
ため３ビットで１バイトを構成する場合について示して
ある。

【００２３】図１を参照して、伝送信号４はシフトレジ
スタ１に入力され、シフトレジスタ１を構成する第１〜
５のＤ−Ｆ／Ｆ１６−１〜１６−５の出力は分岐され、
それぞれ連続する３つのＤ−Ｆ／Ｆの出力毎に第１〜３
の並列出力１７−１〜１７−３としてシフトレジスタ１
から出力する。

【００２４】また、第１の並列出力１７−１は更に分岐
され同期パターン検出回路３に入力され、同期パターン
が検出された際に、その検出信号はセレクタ制御回路１
９に入力される。

【００２５】セレクタ制御回路１９にはバイト同期信号
８も同時に入力しており、セレクタ制御回路１９は、バ
イト同期信号８に同期した３つの並列出力１７−１〜１
７−３をセレクタ１８にて選択させるためにセレクタ１
８に選択信号を出力する。

【００２６】セレクタ１８から選択出力された並列出力
は、バイト同期信号８によって駆動されるＤ−Ｆ／Ｆア
レイ１０によって識別され、バイト同期された並列出力
１１になる。

【００２７】図２に、３つの並列出力選択のタイミング
チャートを示す。

【００２８】図２を参照して、伝送信号（ｂ）は、バイ
トの１番目のビット→２番目のビット→３番目のビット
→１番目のビットの順で入力される。なお、図２（ａ）
のバイト同期信号は伝送信号（受信信号）中からビット
クロックを抽出し、抽出されたクロックを例えば１バイ
トを構成するビット数分に分周（１バイト＝８ビットの
場合には８分周）することによって得られる。

【００２９】第１〜５のＤ−Ｆ／Ｆ１６−１〜１６−５
の出力はそれぞれ図２（ｃ）〜図２（ｇ）に示すよう
に、入力信号から１〜５タイムスロットそれぞれ遅延す
る。

【００３０】したがって、第１〜３の並列出力１７−１
〜１７−３は、図２（ｈ）〜図２（ｊ）に示すようにな
る。

【００３１】図２（ｈ）〜図２（ｊ）において、ハッチ
ングを施して示した並列出力はバイトに同期しており
（すなわち「同期用バイト」）、同じ並列出力が異なっ
た３つのタイムスロットで得られる。

【００３２】３つの並列出力のうち、バイト同期信号
（ａ）に同期しているのは第２の並列出力１７−２であ
るため、該第２の並列出力１７−２をセレクタ１８で選
択し、Ｄ−Ｆ／Ｆアレイ１０によってバイト同期信号８
で再識別することにより、バイト同期された並列出力が
得られる。

【００３３】並列出力でのバイト認識にはフレームある
いはパケットの同期用バイトを用いる。

【００３４】同期用バイトは同期パターン検出回路３で
検出するが、図２（ｈ）〜図２（ｊ）においてハッチン
グ部で示したように第１〜３の並列出力には、０〜２タ
イムスロット遅れで同期用バイトが得られる。各々の並
列出力では同期用バイトが得られてから３タイムスロッ
ト毎にバイトに同期した並列出力が得られることにな
る。

【００３５】したがって、各並列出力がバイトに同期し
た信号を出力するタイミングは同期用バイト検出時間か
ら知ることができる。

【００３６】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００３７】

【実施例１】図３は、本発明に係るフレーム同期回路の
第１の実施例の構成を示すブロック図である。

【００３８】本実施例では１バイトを８ビットで構成す
る伝送信号を扱い、これら複数の伝送信号を多重する装
置におけるフレーム同期回路の構成を示す。

【００３９】図３を参照して、伝送信号４は、１５個の
Ｄ−Ｆ／Ｆから構成され伝送信号４に同期して駆動され
る第１のシフトレジスタ１−ａに入力される。

【００４０】第１のシフトレジスタ１−ａ内のＤ−Ｆ／
Ｆの出力はそれぞれ分岐されて第１のシフトレジスタ１
−ａの外部に取り出され、第１のシフトレジスタ１−ａ
の出力は連続する８個のＤ−Ｆ／Ｆのもの（例えば１番
目〜８番目、２番目〜９番目、８番目〜１５番目）をま
とめて第１〜８の並列出力１７−１〜１７−８とし、位
相の早いものから順に、８個のＡＮＤゲートからなる第
１〜８の並列信号出力ゲート６−１〜６−８に入力され
る。

【００４１】各並列信号出力ゲート６−１〜６−８にお
けるＡＮＤゲートへの接続も並列出力内での位相の早い
ものから一定の順序で接続するものとする。

【００４２】第１〜８の並列信号出力ゲート６−１〜６
−８内のＡＮＤゲートへのもう一方の入力は第１〜８の
分岐出力ＡＮＤゲート７−１〜７−８の出力を後述する
順に接続する。

【００４３】第１のシフトレジスタ１−ａ内のＤ−Ｆ／
Ｆの始めの８個の出力を分岐した並列出力（第１の並列
信号出力ゲート６−１に入力される並列出力）は同期パ
ターン検出回路３に入力される。

【００４４】同期パターン検出回路３の出力は２入力切
替器５の一方の入力端子に入力され、２入力切替器５の
出力は８個の伝送信号４に同期して駆動されるＤ−Ｆ／
Ｆで構成された第２のシフトレジスタ２に入力される。

【００４５】２入力切替器５の他方の入力端子には第２
のシフトレジスタ２の８番目のＤ−Ｆ／Ｆの出力が入力
される。

【００４６】第２のシフトレジスタ２内の各Ｄ−Ｆ／Ｆ
の出力は分岐され順に第１〜８の分岐出力ＡＮＤゲート
７−１〜７−８の一方の入力端にそれぞれ入力し、第１
〜８の分岐出力ＡＮＤゲート７−１〜７−８を通して８
番目、２番目〜７番目の第２のシフトレジスタ２のＤ−
Ｆ／Ｆの出力は順に第１〜８の並列信号出力ゲート６−
１〜６−８に入力される。

【００４７】この対応は同期パターン検出時間からの遅
延が等しいもの同士を接続するものである。

【００４８】第１〜８の分岐出力ＡＮＤゲート７−１〜
７−８のそれぞれの他方の入力端にはバイト同期信号８
が入力される。

【００４９】本実施例においては、第２のシフトレジス
タ２と、２入力切替器５と、第１〜８の分岐出力ＡＮＤ
ゲート７−１〜７−８で、図１に示したセレクタ制御回
路１９を構成している。

【００５０】第１〜８の並列信号出力ゲート６−１〜６
−８の出力は、並列信号出力ゲート内の配置が同じＡＮ
Ｄゲート毎の８つのグループにまとめられ、８個のＯＲ
ゲートで構成された並列信号選択ゲート９に入力され
る。

【００５１】各ＯＲゲートは８つのＡＮＤゲートのグル
ープの出力を入力する８個の信号の論理和（ＯＲ）をと
る。

【００５２】第１〜８の並列信号出力ゲート６−１〜６
−８と、並列出力選択ゲート９で図１におけるセレクタ
１８を構成する。

【００５３】並列出力選択ゲート９の８つの出力は、バ
イト同期信号で駆動された８個のＤ−Ｆ／Ｆで構成され
るＤ−Ｆ／Ｆアレイ１０に入力し、Ｄ−Ｆ／Ｆアレイ１
０によりバイト同期された並列出力１１として取り出さ
れる。

【００５４】バイト多重部１４は第１〜８の並直列変換
部１３−１〜１３−８より成り、第１〜８の並直列変換
部１３−１〜１３−８は複数のバイト同期された並列出
力１１の対応する位相のビットを集め、バイト多重され
た並列出力１５として出力する。

【００５５】図３を参照して、本実施例の動作を以下に
説明する。

【００５６】第１のシフトレジスタ１−ａに入力した伝
送信号４は、１タイムスロットずつ遅れて８並列信号と
して出力され、第１〜８のＡＮＤゲートアレイ６−１〜
６−８に入力される。

【００５７】フレームあるいはパケットの同期用バイト
が第１のシフトレジスタ１−ａの１番目から８番目まで
のＤ−Ｆ／Ｆに丁度合致すると、これらのＤ−Ｆ／Ｆの
出力を分岐してモニタしている同期パターン検出回路３
が検出信号を２入力切替器５に入力する。

【００５８】この信号は第２のシフトレジスタ２に入力
すると共に２入力切替器５をセット状態とし、フレーム
あるいはパケット時間の間、第２のシフトレジスタ２の
８番目のＤ−Ｆ／Ｆの出力が２入力切替器を通過できる
ようにする。

【００５９】したがって、２入力切替器５がセット状態
にある間、第２のシフトレジスタ２は巡回型のシフトレ
ジスタとなり、同期パターン検出回路３が出力した検出
信号は第２のシフトレジスタ２内を巡回し続ける。

【００６０】第２のシフトレジスタ２の各Ｄ−Ｆ／Ｆの
出力は、分岐されて第２のシフトレジスタ２外へ出力さ
れバイト同期信号で開閉する第１〜８の分岐出力ＡＮＤ
ゲート７−１〜７−８を通る。したがって、第２のシフ
トレジスタ２のＤ−Ｆ／Ｆの分岐出力のうちバイト同期
信号と同期した１つが分岐出力ＡＮＤゲートを通して出
力される。

【００６１】一方、伝送信号４は第１のシフトレジスタ
１−ａで８並列信号に変換されるが、同期パターン検出
回路３が検出信号を出力すると（第１のシフトレジスタ
１のＤ−Ｆ／Ｆの１番目から８番目までに同期用のバイ
トが収まったとき）、第１〜８の並列信号出力ゲート６
−１〜６−８には１タイムスロット遅れで順次同期用の
バイトが入力され、このうちバイト同期信号に同期した
ものを取り出すことにより、伝送信号のタイムスロット
を持つバイト同期された並列出力が得られる。

【００６２】そして、第１〜８の並列信号出力ゲート６
−１〜６−８の開閉をそれぞれ同期パターン検出からの
遅延が等しい配置の第１〜８の分岐出力ＡＮＤゲート７
−１〜７−８で行うことにより、所望のタイムスロット
の並列出力が得られる。

【００６３】第１〜８の並列信号出力ゲート６−１〜６
−８のうち出力があるのはただ１つであるため、各並列
信号は対応するビット毎にＯＲゲートにまとめる並列出
力選択ゲート９で容易に選択できる。

【００６４】並列出力選択ゲート９の出力は伝送信号の
タイムスロットのままであるため、バイト同期信号で駆
動されるＤ−Ｆ／Ｆアレイ１０でバイトに同期したタイ
ムスロットに識別し直され、バイト同期された並列信号
１１として出力される。

【００６５】バイト同期された並列信号１１は複数個が
１つのバイト多重部１４に入力される。

【００６６】バイト多重部１４では、第１〜８の並直列
変換部１３−１〜１３−８が複数のバイト同期された並
列信号の対応する位相のビットを集め、バイト同期され
た並列信号毎に決められた順番で並列−直列変換し、バ
イト多重された並列出力１５として出力する。

【００６７】本実施例に係るフレーム同期回路は、従来
例と比べ遅延部２３での遅延がないため、フレーム同期
では同期時間が平均で３／４、さらにバッファでの遅延
がないパケット同期では１／２となった。また、同期パ
ターン検出回路３の論理回路が単一（一つ）でよいため
実装面積も４／５程度となった。

【００６８】

【実施例２】図４は、本発明に係るフレーム同期回路の
第２の実施例の構成を示すブロック図である。

【００６９】本実施例では８ビットで１バイトを構成す
る伝送信号を扱い、これら複数の伝送信号を多重する装
置における実施例を示す。図４において、図３と同一に
機能の構成要素には同一の参照符号が付されている。

【００７０】図３の前記第１の実施例においては、同期
パターン検出回路３の論理回路が高速で動作し同期パタ
ーンの検出が遅延なく行える場合の構成であったが、本
実施例は、論理回路の遅延に対応するため、図３に示す
前記第１の実施例における第１のシフトレジスタ１−ａ
の構成と、第１のシフトレジスタ１−ａと同期パターン
検出回路３との接続を変更したものである。

【００７１】図４を参照して、第３のシフトレジスタ１
−ｂは、１５個（＝２×８−１）以上のＤ−Ｆ／Ｆで構
成され、第１の並列信号出力ゲート６−１に出力する８
個のＤ−Ｆ／Ｆより前の連続する８個のＤ−Ｆ／Ｆの出
力を分岐して同期パターン検出回路３に入力する。

【００７２】すなわち、本実施例における第３のシフト
レジスタ１−ｂは、図３における第１のシフトレジスタ
１−ａを構成するＤ−Ｆ／Ｆの個数を増やし、その分同
期パターン検出回路３に対する出力を前方に移動させた
構成としたものである。これ以外の構成は図３に示す前
記第１の実施例と同様であり説明は省略する。

【００７３】図４を参照して、本実施例の動作を説明す
る。第３のシフトレジスタ１−ｂに入力された伝送信号
４は、まず同期パターン検出回路３に入力され、適当な
タイムスロット後に第１の並列信号出力ゲート６−１に
入力される。

【００７４】タイムスロット差は同期パターン検出回路
３の論理回路によって生じる遅延時間に相当し、このよ
うな構成を用いることにより該遅延時間を吸収すること
ができる。

【００７５】したがって、第３のシフトレジスタ１−ｂ
はＤ−Ｆ／Ｆの数を１５個からさらに該タイムスロット
差分と等しい個数に増やす必要がある。

【００７６】例えば、同期パターン検出回路３で３タイ
ムスロット分の遅延が生じるならば第３のシフトレジス
タ１−ｂは３段Ｄ−Ｆ／Ｆを増設し、第１の並列信号出
力ゲート６−１に出力するよりも３タイムスロット分早
く、増設した３つのＤ−Ｆ／Ｆを含む連続する８個のＤ
−Ｆ／Ｆから同期パターン検出回路３に８並列信号を出
力する。増設したＤ−Ｆ／Ｆを含む連続する８個のＤ−
Ｆ／Ｆ出力に同期用のパターンが現れると同期パターン
検出回路３が検出信号を出力する。

【００７７】検出信号は同期パターン検出回路３で３タ
イムスロット分遅延されているため、２入力切替器５を
通り、第１の分岐出力ＡＮＤゲート７−１〜７−８から
出力される信号のタイミングは、第１の並列信号出力ゲ
ート６−１から同期用のバイトが出力されるタイミング
と合致する。

【００７８】以下、図１に示した前記第１の実施例と同
様の動作に従い、バイト同期された並列出力を得る。

【００７９】本実施例では、同期パターン検出回路３で
生じる遅延が３タイムスロット分としたが、これ以外の
遅延に対しても該遅延に相当する分だけＤ−Ｆ／Ｆを増
設すればよい。また、該遅延がタイムスロット差と合致
しない場合は出力線等により遅延調整を行うようにす
る。

【００８０】本実施例のフレーム同期回路により高速の
伝送信号または複雑な論理構成にも対応可能となり、同
期時間も前記第１の実施例と差は認められなかった。

【００８１】

【実施例３】図５は、本発明に係るフレーム同期回路の
第３の実施例の構成を示すブロック図である。本実施例
では８ビットで１バイトを構成する伝送信号を扱い、こ
れら複数の伝送信号を多重する装置の構成を示す。図５
において、図４と同一に機能の構成要素には同一の参照
符号が付されている。

【００８２】本実施例はフレーム同期の時のみに有効な
構成であるが、同期パターン検出回路３の検出信号を同
期保護回路１２に入力し、同期保護に用いたフレーム同
期信号を２入力切替器５に入力する。これ以外の構成は
図４に示した前記第２の実施例と同様の構成とされる。

【００８３】本実施例においては、フレームを扱う場合
に検出信号の周期性を同期保護回路１２で確認し、この
とき用いたフレーム同期信号を２入力切替器５を通して
第２のシフトレジスタ２に供給して同期保護機能を持た
せるものであり、フレーム同期回路により確実なフレー
ム同期が可能とされる。

【００８４】上記各実施例においてバイト同期された並
列出力１１を多重する際に、バイト同期信号８の位相が
十分に安定しており、かつ多重回路でも位相余裕が十分
にあるならばＤ−Ｆ／Ｆアレイ１０は必要ない。

【００８５】また、上記実施例に示したバイト同期方法
はフレーム同期用のビットパターンがバイトでなくても
有効である。

【００８６】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
同期パターン検出回路は高速動作を要求されず、しかも
１つで全てのバイトの位相に対応できるという効果を有
する。また、本発明によれば、同期時間を大幅に短縮す
ると共にフレーム同期回路の回路規模及び実装面積を削
減するという効果を有する。そして、同期パターン検出
回路における遅延を吸収する手段を設けた構成によって
も同様の効果を奏することができる。

【００８８】さらに、本発明によれば、同期処理は受信
信号の伝送速度で実現する構成としたため、パケット同
期の場合でも同期処理の遅延によるデータ損失を防ぐバ
ッファを不要とする。そして、本発明によれば、フレー
ム同期の場合でも同期保護時間を削減するという効果を
有する。

【００８９】さらにまた、本発明によれば、所望のバイ
ト同期信号に対して、容易に同期可能となり、バイト同
期された並列出力同士を多重する際にも位相を合わせる
ためのバッファを必要としない。このため、回路規模の
低減、装置の小型化、低コスト化を達成する。

【図面の簡単な説明】

【図１】本発明に係るフレーム同期回路の原理を説明す
るための図である。

【図２】本発明に係るフレーム同期回路の動作を説明す
るためのタイミングチャートである。

【図３】本発明の第１の実施例に係るフレーム同期回路
を用いたバイト多重化装置の構成を示すブロック図であ
る。

【図４】本発明の第２の実施例に係るフレーム同期回路
を用いたバイト多重化装置を示すブロック図である。

【図５】本発明の第３の実施例に係るフレーム同期回路
を用いたバイト多重化装置を示すブロック図（フレーム
同期の場合）である。

【図６】従来のフレーム同期回路を示すブロック図であ
る。

【符号の説明】

１ シフトレジスタ １−ａ 第１のシフトレジスタ １−ｂ 第３のシフトレジスタ ２ 第２のシフトレジスタ ３ 同期パターン検出回路 ４ 伝送信号 ５ ２入力切替器 ６−１〜６−８ 第１〜８の並列信号出力ゲート ７−１〜７−８ 第１〜８の分岐出力ＡＮＤゲート ８ バイト同期信号 ９ 並列出力選択ゲート １０ Ｄ−Ｆ／Ｆアレイ １１ バイト同期された並列出力 １２ 同期保護回路 １３−１〜１３−８ 第１〜８の並直列変換部 １４ バイト多重部 １５ バイト多重された並列出力 １６−１〜１６−５ 第１〜５のＤ−Ｆ／Ｆ １７−１〜１７−８ 第１〜８の並列出力 １８ セレクタ １９ セレクタ制御回路 ２１ 伝送信号入力端子 ２２ 直並列変換部 ２３ 遅延部 ２４ 同期パターン検出回路 ２５ 位相選択部 ２５ａ 排他制御部 ２５ｂ 論理ゲート ２６ バッファ

Claims (5)

【特許請求の範囲】
1. 【請求項１】所定のビット数を１バイトとしバイトを基
   本として構成されるフレーム又はパケットのバイト同期
   をとるフレーム同期方式において、 前記フレーム又はパケットをバイト毎に並列化して得ら
   れる並列信号から互いに異なるタイムスロットの複数の
   並列出力を生成し、前記複数の並列出力のうち所定の位
   相のタイムスロットの並列出力を選択して出力すること
   を特徴とするフレーム同期方式。
2. 【請求項２】ｎビット（但しｎは所定の正整数）を１バ
   イトとしバイトを基本として構成されるフレーム又はパ
   ケットのバイト同期をとるフレーム同期方式において、 前記フレーム又はパケットをバイト毎に並列化してなる
   並列信号から１タイムスロットずつシフトさせたｎタイ
   ムスロット分の並列出力を生成し、 前記ｎタイムスロット分の並列出力のうち外部より与え
   られる所定の位相のバイト同期信号に同期したタイムス
   ロットの並列出力を選択して出力することを特徴とする
   フレーム同期方式。
3. 【請求項３】所定のビット数（＝ｎ）を１バイトとしバ
   イトを基本として構成されるフレーム又はパケットを同
   期するフレーム同期装置において、 伝送同期信号で駆動される（２ｎ−１）又はそれ以上の
   個数のフリップフロップを縦続形態に接続して構成さ
   れ、該フリップフロップのうちの連続するｎ個のフリッ
   プフロップを１組とし、１タイムスロットずつシフトさ
   せたｎ組の並列信号を出力する第１のシフトレジスタ
   と、 前記ｎ組の並列信号のうちの１組を選択するセレクタ
   と、 前記シフトレジスタの連続するｎ個のフリップフロップ
   の並列出力を入力し、フレーム又はパケットが有する同
   期用バイトのビットパターンを検出する同期パターン検
   出回路と、 前記同期パターン検出回路の出力のタイミングにより前
   記ｎ組の並列信号のうち所定の位相のバイト同期信号に
   同期した並列信号を前記セレクタが選択するように制御
   するセレクタ制御回路と、 前記バイト同期信号で駆動されるｎ個のフリップフロッ
   プを縦続形態に接続して構成され、前記セレクタにより
   選択された前記並列信号のタイムスロットをバイト同期
   信号に同期させるための第２のシフトレジスタと、 を備えたことを特徴とするフレーム同期回路。
4. 【請求項４】前記第１のシフトレジスタが、前記（２ｎ
   −１）個のフリップフロップに加えて前記同期パターン
   検出回路で生じる所定のタイムスロット分の遅延に相当
   する個数分のフリップフロップを更に備え、前記並列信
   号を出力するよりも所定のタイムスロット分早く前記同
   期パターン検出回路に並列信号を出力することを特徴と
   する請求項３記載のフレーム同期回路。
5. 【請求項５】前記同期パターン検出回路と前記セレクタ
   の一の入力端の間に前記同期パターン検出回路から出力
   される検出信号の周期性を確認する同期保護回路を挿入
   したことを特徴とする請求項３記載のフレーム同期回
   路。