JPH0834038B2 - 情報記録再生装置 - Google Patents
情報記録再生装置Info
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- JPH0834038B2 JPH0834038B2 JP62205016A JP20501687A JPH0834038B2 JP H0834038 B2 JPH0834038 B2 JP H0834038B2 JP 62205016 A JP62205016 A JP 62205016A JP 20501687 A JP20501687 A JP 20501687A JP H0834038 B2 JPH0834038 B2 JP H0834038B2
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- pcm
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- data
- flip
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、予め設定されたフォーマットで記録された
記録媒体からID情報信号を読み出して処理を行う情報記
録再生装置に係わり、特に、PCM信号化したオーディオ
信号とともにプログラム番号等の各種サブコードデータ
を記録した磁気テープからディジタル信号を再生する、
いわゆるDATと称される情報記録再生装置に関する。
記録媒体からID情報信号を読み出して処理を行う情報記
録再生装置に係わり、特に、PCM信号化したオーディオ
信号とともにプログラム番号等の各種サブコードデータ
を記録した磁気テープからディジタル信号を再生する、
いわゆるDATと称される情報記録再生装置に関する。
上記DATとしてヘリカルスキャン型の回転ヘッドを使
用してテープに対して斜めのトラックを走査して記録・
再生を行うようにしたR-DATなる装置があり、その１ト
ラックは第10図に示したようなフォーマットになってい
る。
用してテープに対して斜めのトラックを走査して記録・
再生を行うようにしたR-DATなる装置があり、その１ト
ラックは第10図に示したようなフォーマットになってい
る。
すなわち、１トラックはおもにオーディオ信号のPCM
データを含むPCM領域と、自動トラッキング制御用のATF
領域を挟んでPCM領域の前後に設けられた２つのサブコ
ード領域（SUB1,SUB2）からなり、このPCM領域，サブコ
ード領域は、ともに複数のブロックによって構成されて
いる。
データを含むPCM領域と、自動トラッキング制御用のATF
領域を挟んでPCM領域の前後に設けられた２つのサブコ
ード領域（SUB1,SUB2）からなり、このPCM領域，サブコ
ード領域は、ともに複数のブロックによって構成されて
いる。
また、PCM領域にはオーディオ信号の他にサンプリン
グ周波数やコピーの可否等を示すPCM-IDと時間情報等を
示すオプショナルコードが記録され、SUB1,SUB2の各サ
ブコード領域にはPCM領域と同様な時間情報などのサブ
コードデータの他に、プログラムの先頭を示すスタート
ID等を含むコントロールIDやプログラムを識別するため
のPNO-ID（プログラム番号）等からなるサブコードIDが
記録されている。そして、PCM領域のPCM-ID,サブコード
領域のサブコードIDはそれぞれ複数のトラックにわたっ
て同じデータが記録されている。
グ周波数やコピーの可否等を示すPCM-IDと時間情報等を
示すオプショナルコードが記録され、SUB1,SUB2の各サ
ブコード領域にはPCM領域と同様な時間情報などのサブ
コードデータの他に、プログラムの先頭を示すスタート
ID等を含むコントロールIDやプログラムを識別するため
のPNO-ID（プログラム番号）等からなるサブコードIDが
記録されている。そして、PCM領域のPCM-ID,サブコード
領域のサブコードIDはそれぞれ複数のトラックにわたっ
て同じデータが記録されている。
上記のようなデータの再生時には、磁気テープから読
み出したデータのうちPCM-IDについては一致検出を行
い、再生データの信頼性を高めるようにしている。
み出したデータのうちPCM-IDについては一致検出を行
い、再生データの信頼性を高めるようにしている。
しかしながら、サブコードIDについてはパリティチェ
ックだけしか行われていないため、このサブコードIDの
信頼性が低いという問題があった。
ックだけしか行われていないため、このサブコードIDの
信頼性が低いという問題があった。
本発明は、従来PCM-IDについての一致検出が行われて
いることに着目し、このPCM-IDの一致検出に加えて簡単
な構成でサブコードIDについても一致検出を行って再生
データの信頼性をより高めるようにすることを目的とす
る。
いることに着目し、このPCM-IDの一致検出に加えて簡単
な構成でサブコードIDについても一致検出を行って再生
データの信頼性をより高めるようにすることを目的とす
る。
上記の目的を達成するためになした本発明の情報記録
再生装置は、予め設定されたフォーマットに基づいて第
1,第２の記録領域に異なるID情報信号がそれぞれ重複し
て記録された記録媒体からこれらのID情報信号を読み出
して処理を行う情報記録再生装置であって、第１および
第２の記録領域に対応して出力される制御信号に基づい
て、読み出された第１および第２のID情報信号のそれぞ
れについて、おのおの重複して記録された情報信号同士
の一致検出を行う一致検出手段と、上記記録媒体のフォ
ーマットに基づく第１および第２の各記録領域に対応し
た制御信号を上記一致検出手段に出力する一致検出制御
手段とを備えることを特徴とする。
再生装置は、予め設定されたフォーマットに基づいて第
1,第２の記録領域に異なるID情報信号がそれぞれ重複し
て記録された記録媒体からこれらのID情報信号を読み出
して処理を行う情報記録再生装置であって、第１および
第２の記録領域に対応して出力される制御信号に基づい
て、読み出された第１および第２のID情報信号のそれぞ
れについて、おのおの重複して記録された情報信号同士
の一致検出を行う一致検出手段と、上記記録媒体のフォ
ーマットに基づく第１および第２の各記録領域に対応し
た制御信号を上記一致検出手段に出力する一致検出制御
手段とを備えることを特徴とする。
特にDATにおいて、第１の記録領域であるPCM領域と第
２の記録領域であるサブコード領域のそれぞれに対応し
て制御信号を出力し、PCM領域およびサブコード領域の
それぞれに重複されて記録されているPCM-IDとサブコー
ドIDについて一致検出を行うようにした。
２の記録領域であるサブコード領域のそれぞれに対応し
て制御信号を出力し、PCM領域およびサブコード領域の
それぞれに重複されて記録されているPCM-IDとサブコー
ドIDについて一致検出を行うようにした。
第８図は本発明に係るR-DATにおけるPCM領域のブロッ
クフォーマットを示す図、第９図は同様にR-DATにおけ
るサブコード領域のブロックフォーマットを示す図であ
る。
クフォーマットを示す図、第９図は同様にR-DATにおけ
るサブコード領域のブロックフォーマットを示す図であ
る。
第８図に示したようにPCM領域においては、８ビット
のブロック同期信号（SYNC）に続く８ビット（W1）にPC
M-ID、次の８ビット（W2）にブロックアドレスがそれぞ
れ設定され、さらにW1,W2のパリティ（Ｐ）８ビットが
付加されている。そして引き続く256ビット（32シンボ
ル）のデータ部にはPCMデータとパリティが設定されて
いる。また、W2の最上位ビット（MSB）は“0"に設定さ
れ、これによってこのブロックがPCM領域であることが
示される。
のブロック同期信号（SYNC）に続く８ビット（W1）にPC
M-ID、次の８ビット（W2）にブロックアドレスがそれぞ
れ設定され、さらにW1,W2のパリティ（Ｐ）８ビットが
付加されている。そして引き続く256ビット（32シンボ
ル）のデータ部にはPCMデータとパリティが設定されて
いる。また、W2の最上位ビット（MSB）は“0"に設定さ
れ、これによってこのブロックがPCM領域であることが
示される。
第９図に示したようにサブコード領域においては、SY
NC,パリティ（Ｐ）は上記PCM領域のブロックフォーマッ
トと同様に設定されているが、サブコードIDはW1とW2の
一部（３ビット）に設定されるとともにブロックアドレ
スはW2の下位４ビットに設定され、256ビットのデータ
部にはサブコードデータとそのパリティが設定されてい
る。また、このサブコード領域においては、W2のMSBは
“1"に設定されてこれによってサブコード領域であるこ
とが示される。
NC,パリティ（Ｐ）は上記PCM領域のブロックフォーマッ
トと同様に設定されているが、サブコードIDはW1とW2の
一部（３ビット）に設定されるとともにブロックアドレ
スはW2の下位４ビットに設定され、256ビットのデータ
部にはサブコードデータとそのパリティが設定されてい
る。また、このサブコード領域においては、W2のMSBは
“1"に設定されてこれによってサブコード領域であるこ
とが示される。
なお、PCM領域は128ブロックで構成され、第1,第２の
サブコード領域（SUB1,SUB2）はそれぞれ８ブロックで
構成されている。
サブコード領域（SUB1,SUB2）はそれぞれ８ブロックで
構成されている。
第６図はPCM領域のPCM-IDおよびブロックアドレスを
説明する図、第７図はサブコード領域のサブコードIDお
よびブロックアドレスを説明する図である。
説明する図、第７図はサブコード領域のサブコードIDお
よびブロックアドレスを説明する図である。
第６図に示したようにPCM-IDは、サンプリング周波
数，エンファシスの要不要あるいはコピーの禁止等を指
定するID-1〜ID-8の各２ビット８種類のコントロール信
号と４ビットのフレームアドレスからなり、２個のコン
トロール信号（ID-1,ID-2等）とフレームアドレスで８
ビットを構成して８ブロック毎に繰り返して偶数アドレ
スのブロックに記録される。なお、奇数ブロックにはプ
ログラム時間，絶対時間等の各種オプショナルコードが
記録されている。したがって、１トラックのPCM領域に
は同じIDが最大16回記録されている。また、フレームア
ドレスは２トラック（１フレーム）にわたって同じアド
レス値が設定されている。
数，エンファシスの要不要あるいはコピーの禁止等を指
定するID-1〜ID-8の各２ビット８種類のコントロール信
号と４ビットのフレームアドレスからなり、２個のコン
トロール信号（ID-1,ID-2等）とフレームアドレスで８
ビットを構成して８ブロック毎に繰り返して偶数アドレ
スのブロックに記録される。なお、奇数ブロックにはプ
ログラム時間，絶対時間等の各種オプショナルコードが
記録されている。したがって、１トラックのPCM領域に
は同じIDが最大16回記録されている。また、フレームア
ドレスは２トラック（１フレーム）にわたって同じアド
レス値が設定されている。
第７図に示したようにサブコードIDは、プログラムの
先頭を示すスタートID（１ビット）等を含む４ビットの
コントロールIDと、オーディオ仕様等を指定する４ビッ
トのデータID、また、プログラム時間，絶対時間等を示
すとともにサブコードデータとして記録されるパックデ
ータについてそのデータ数を示す３ビットのフォーマッ
トID、さらに合計11ビットでプログラム番号を表す３ビ
ットのPNO-1と各４ビットのPNO-2およびPNO-3の各デー
タから構成されている。
先頭を示すスタートID（１ビット）等を含む４ビットの
コントロールIDと、オーディオ仕様等を指定する４ビッ
トのデータID、また、プログラム時間，絶対時間等を示
すとともにサブコードデータとして記録されるパックデ
ータについてそのデータ数を示す３ビットのフォーマッ
トID、さらに合計11ビットでプログラム番号を表す３ビ
ットのPNO-1と各４ビットのPNO-2およびPNO-3の各デー
タから構成されている。
そして、偶数アドレスのブロックのW1にコントロール
IDとデータID、同ブロックのW2の３ビットにフォーマッ
トIDが記録され、奇数アドレスのブロックのW1にPNO-2
とPNO-3、同ブロックのW2の３ビットにPNO-1がそれぞれ
記録されている。したがって、１トラックにはSUB1,SUB
2にわたって同じIDが４回づつ計８回記録されている。
IDとデータID、同ブロックのW2の３ビットにフォーマッ
トIDが記録され、奇数アドレスのブロックのW1にPNO-2
とPNO-3、同ブロックのW2の３ビットにPNO-1がそれぞれ
記録されている。したがって、１トラックにはSUB1,SUB
2にわたって同じIDが４回づつ計８回記録されている。
なお、サブコードIDのデータIDおよびフォーマットID
はパックデータに関するものであるので、PCMデータあ
るいはサブコードデータとともに記憶装置に転送するよ
うにし、その他のIDに関して一致検出を行うようにして
いる。
はパックデータに関するものであるので、PCMデータあ
るいはサブコードデータとともに記憶装置に転送するよ
うにし、その他のIDに関して一致検出を行うようにして
いる。
第２図は本発明の実施例を示すブロック図であり、R-
DATの再生系を示している。
DATの再生系を示している。
図において、１は記録・再生ヘッドを搭載した回転ド
ラム、２は再生アンプ、３はイコライザ、４はPLL回路
である。そして、回転ドラム１によって磁気テープから
読み出された信号は再生アンプ2,イコライザ３を介して
PLL回路４に入力され、PLL回路４でクロック抽出が行わ
れて再生信号からディジタルデータが得られる。
ラム、２は再生アンプ、３はイコライザ、４はPLL回路
である。そして、回転ドラム１によって磁気テープから
読み出された信号は再生アンプ2,イコライザ３を介して
PLL回路４に入力され、PLL回路４でクロック抽出が行わ
れて再生信号からディジタルデータが得られる。
５は8-10変調されているデータを復調する8-10復調
部、６はPCM-ID,サブコードIDの一致検出を行う一致検
出部、７は8-10復調部５から出力されるデータ，クロッ
ク等に基づいてラッチ信号，リセット信号等を出力して
一致検出部６を制御する一致検出制御部である。
部、６はPCM-ID,サブコードIDの一致検出を行う一致検
出部、７は8-10復調部５から出力されるデータ，クロッ
ク等に基づいてラッチ信号，リセット信号等を出力して
一致検出部６を制御する一致検出制御部である。
前記PLL回路４から出力されるデータは8-10復調部５
によって復調されるとともに各IDを含むデータワードに
ついてのパリティチェックが行われ、エラーが生じてい
ないIDデータは一致検出部６に出力されるとともに一致
検出制御部７にも出力され、この一致検出制御部７は8-
10復調部５から出力されるデータ，クロック等に基づい
て一致検出部６にラッチ信号，リセット信号等を出力す
る。
によって復調されるとともに各IDを含むデータワードに
ついてのパリティチェックが行われ、エラーが生じてい
ないIDデータは一致検出部６に出力されるとともに一致
検出制御部７にも出力され、この一致検出制御部７は8-
10復調部５から出力されるデータ，クロック等に基づい
て一致検出部６にラッチ信号，リセット信号等を出力す
る。
そして、後述詳細に説明するように上記一致検出制御
部７が出力する信号に基づいて一致検出部６はPCM-IDと
サブコードIDの両方について一致検出を行い、一致が検
出されたIDを所定の出力レジスタに保持する。
部７が出力する信号に基づいて一致検出部６はPCM-IDと
サブコードIDの両方について一致検出を行い、一致が検
出されたIDを所定の出力レジスタに保持する。
このようにして一致が検知され、一致検出部６に保持
されたPCM-IDおよびサブコード−IDは、マイコンインタ
フェース８を介してマイクロコンピュータ９によって読
み出され、マイクロコンピュータ９は各IDに応じてプロ
グラム番号の識別等の各処理を行う。
されたPCM-IDおよびサブコード−IDは、マイコンインタ
フェース８を介してマイクロコンピュータ９によって読
み出され、マイクロコンピュータ９は各IDに応じてプロ
グラム番号の識別等の各処理を行う。
なお、上記8-10復調部５から出力されるPCMデータ，
サブコードデータはRAM10に一時保持されるとともに、
誤り訂正復号部11によってデインタリーブ,C1訂正,C2訂
正等それぞれのデータに所定の処理が施されてRAM10に
再び格納される。そして、このRAM10に格納されたPCMデ
ータは補間部12によって補間され、D/A変換部13でオー
ディオ信号に変換される。
サブコードデータはRAM10に一時保持されるとともに、
誤り訂正復号部11によってデインタリーブ,C1訂正,C2訂
正等それぞれのデータに所定の処理が施されてRAM10に
再び格納される。そして、このRAM10に格納されたPCMデ
ータは補間部12によって補間され、D/A変換部13でオー
ディオ信号に変換される。
また、誤り訂正復号部11でC1訂正されてRAM10に格納
されたサブコードデータは、マイクロコンピュータ９に
よって読み出されるときサブコード検出部14で検出さ
れ、マイコンインタフェース８を介してマイクロコンピ
ュータ９に出力される。そして、このサブコードデータ
に基づき、例えば、時間の表示等の処理がマイクロコン
ピュータ９の制御によって行われる。
されたサブコードデータは、マイクロコンピュータ９に
よって読み出されるときサブコード検出部14で検出さ
れ、マイコンインタフェース８を介してマイクロコンピ
ュータ９に出力される。そして、このサブコードデータ
に基づき、例えば、時間の表示等の処理がマイクロコン
ピュータ９の制御によって行われる。
第１図は前記一致検出部６の回路図であり、図の布線
部に付した数字はビット数を示す。
部に付した数字はビット数を示す。
図において、611,612,621および622は４ビットのＤフ
リップフロップ（D-FF）、613と623は８ビットのＤフリ
ップフロップ、614と624は２ビットのＤフリップフロッ
プであり、8-10復調部５から出力されるPCM-IDおよびサ
ブコードIDがこれらのＤフリップフロップ611,612，
…，624に順次入力されてラッチされる。
リップフロップ（D-FF）、613と623は８ビットのＤフリ
ップフロップ、614と624は２ビットのＤフリップフロッ
プであり、8-10復調部５から出力されるPCM-IDおよびサ
ブコードIDがこれらのＤフリップフロップ611,612，
…，624に順次入力されてラッチされる。
Ｄフリップフロップ611と621、Ｄフリップフロップ61
2と622、Ｄフリップフロップ613と623およびＤフリップ
フロップ614と624はそれぞれインバータを介して出力端
子と入力端子が接続されて対をなし、また、各対のＤフ
リップフロップのクロック端子にはそれぞれラッチ信号
LTH1〜LTH4が印加され、前段のＤフリップフロップの内
容が反転されて後段に格納される４対の２段シフトレジ
スタが構成されている。
2と622、Ｄフリップフロップ613と623およびＤフリップ
フロップ614と624はそれぞれインバータを介して出力端
子と入力端子が接続されて対をなし、また、各対のＤフ
リップフロップのクロック端子にはそれぞれラッチ信号
LTH1〜LTH4が印加され、前段のＤフリップフロップの内
容が反転されて後段に格納される４対の２段シフトレジ
スタが構成されている。
なお、各Ｄフリップフロップ611,612，…623,624のリ
セット端子には同じリセット信号RST1が入力される。
セット端子には同じリセット信号RST1が入力される。
また、前段のＤフリップフロップ61の出力端子と後段
のＤフリップフロップ62の出力端子とは各対においてそ
れぞれXOR回路631〜634の入力端子に接続され、さらに
各XOR回路631〜634の出力端子はAND回路641〜644の入力
端子にそれぞれ接続されている。
のＤフリップフロップ62の出力端子とは各対においてそ
れぞれXOR回路631〜634の入力端子に接続され、さらに
各XOR回路631〜634の出力端子はAND回路641〜644の入力
端子にそれぞれ接続されている。
したがって、各対のＤフリップフロップにおいて先に
入力されたデータと次に入力されたデータとが一致して
いれば、上記XOR回路63の出力がすべてアクティブにな
ってAND回路64の出力がアクティブになる。これによっ
てデータの一致検出が行われる。
入力されたデータと次に入力されたデータとが一致して
いれば、上記XOR回路63の出力がすべてアクティブにな
ってAND回路64の出力がアクティブになる。これによっ
てデータの一致検出が行われる。
AND回路641〜644の各１ビットの出力端子は４ビット
にされてAND回路65aおよび65bの入力端子にそれぞれ接
続され、AND回路65bの他の入力端子にはサブコード領域
で“H"レベル,PCM領域で“L"レベルになるSUB/PCM切換
信号とラッチ信号LTH5が入力され、また、AND回路65aの
他の入力端子には上記SUB/PCM切換信号の反転信号とラ
ッチ信号LTH5が入力される。
にされてAND回路65aおよび65bの入力端子にそれぞれ接
続され、AND回路65bの他の入力端子にはサブコード領域
で“H"レベル,PCM領域で“L"レベルになるSUB/PCM切換
信号とラッチ信号LTH5が入力され、また、AND回路65aの
他の入力端子には上記SUB/PCM切換信号の反転信号とラ
ッチ信号LTH5が入力される。
66aは前記後段のＤフリップフロップ621〜624のそれ
ぞれ４ビット,4ビット,8ビットおよび２ビットの計18ビ
ットの出力端子が接続された18ビットのＤフリップフロ
ップ、66bはＤフリップフロップ621〜623のそれぞれ４
ビット,4ビットおよび８ビットの計16ビットの出力端子
が接続された16ビットのＤフリップフロップであり、上
記AND回路65aの出力がＤフリップフロップ66aのクロッ
ク端子に接続され、またAND回路65bの出力がＤフリップ
フロップ66bのクロック端子に接続されている。なお、
このＤフリップフロップ66a,66bのリセット端子にはリ
セット信号RST2が入力される。
ぞれ４ビット,4ビット,8ビットおよび２ビットの計18ビ
ットの出力端子が接続された18ビットのＤフリップフロ
ップ、66bはＤフリップフロップ621〜623のそれぞれ４
ビット,4ビットおよび８ビットの計16ビットの出力端子
が接続された16ビットのＤフリップフロップであり、上
記AND回路65aの出力がＤフリップフロップ66aのクロッ
ク端子に接続され、またAND回路65bの出力がＤフリップ
フロップ66bのクロック端子に接続されている。なお、
このＤフリップフロップ66a,66bのリセット端子にはリ
セット信号RST2が入力される。
67a,67bはそれぞれ18ビット,16ビットのパラレル入力
／シリアル出力のシフトレジスタであり、上記Ｄフリッ
プフロップ66aのデータ出力端子がシフトレジスタ67aの
入力端子に、またＤフリップフロップ66bのデータ出力
端子がシフトレジスタ67bの入力端子にそれぞれ接続さ
れている。
／シリアル出力のシフトレジスタであり、上記Ｄフリッ
プフロップ66aのデータ出力端子がシフトレジスタ67aの
入力端子に、またＤフリップフロップ66bのデータ出力
端子がシフトレジスタ67bの入力端子にそれぞれ接続さ
れている。
このシフトレジスタ67a,67bは、印加されるパラレル
・シリアルセレクト信号PSが“H"レベルのときにクロッ
ク信号が入力されるとパラレルデータをラッチし、パラ
レル・シリアルセレクト信号PSが“L"レベルのときにク
ロック信号が入力されるとラッチしているデータをシリ
アルデータとして出力する。
・シリアルセレクト信号PSが“H"レベルのときにクロッ
ク信号が入力されるとパラレルデータをラッチし、パラ
レル・シリアルセレクト信号PSが“L"レベルのときにク
ロック信号が入力されるとラッチしているデータをシリ
アルデータとして出力する。
シフトレジスタ67a,67bの各クロック入力端子にはそ
れぞれOR回路を介してラッチ信号LTH6が印加されるとと
もに、マイクロコンピュータから出力されるクロック信
号CK1,CK2が印加されるようになっている。
れぞれOR回路を介してラッチ信号LTH6が印加されるとと
もに、マイクロコンピュータから出力されるクロック信
号CK1,CK2が印加されるようになっている。
なお、ラッチ信号LTH1〜LTH6,リセット信号RST1,RST
2,SUB/PCM切換信号，パラレル・シリアルセレクト信号P
Sは前記8-10復調部５から出力されるデータ，クロック
等に基づいて一致検出制御部７で生成される。
2,SUB/PCM切換信号，パラレル・シリアルセレクト信号P
Sは前記8-10復調部５から出力されるデータ，クロック
等に基づいて一致検出制御部７で生成される。
すなわち、前記のようなデータフォーマットが予め設
定されているため、例えば、PCM領域とサブコード領域
の区別はW2のMSBによって識別してSUB/PCM切換信号を生
成し、或いは後述するようにブロック毎に区別して出力
されるラッチ信号LTH1,LTH2,…はブロックアドレスによ
って各ブロックを識別して生成される。
定されているため、例えば、PCM領域とサブコード領域
の区別はW2のMSBによって識別してSUB/PCM切換信号を生
成し、或いは後述するようにブロック毎に区別して出力
されるラッチ信号LTH1,LTH2,…はブロックアドレスによ
って各ブロックを識別して生成される。
第５図は各トラック毎に繰り返される動作を説明する
タイミングチャートであり、図に示したようにサブコー
ド領域とPCM領域の前でRST1が出力され、そのつどＤフ
リップフロップ611,612，…，614,624がリセットされて
各領域においてサブコードIDあるいはPCM-IDの一致検出
が次のように行われる。
タイミングチャートであり、図に示したようにサブコー
ド領域とPCM領域の前でRST1が出力され、そのつどＤフ
リップフロップ611,612，…，614,624がリセットされて
各領域においてサブコードIDあるいはPCM-IDの一致検出
が次のように行われる。
（サブコードIDの一致検出） 第３図はサブコードIDの一致検出を説明するタイミン
グチャートであり、サブコード領域の１番目のブロック
データ（偶数アドレス）が入力されてLTH2が出力される
とサブコードIDのW1のコントロールID（４ビット）がＤ
フリップフロップ612にラッチされる。そして、２番目
のブロック（奇数アドレス）でLTH3が出力されてW1のPN
O-2およびPNO-3（各４ビット）がＤフリップフロップ61
3にラッチされ、同ブロックでLTH1が出力されてW2のPNO
-1がＤフリップフロップ611にラッチされる。
グチャートであり、サブコード領域の１番目のブロック
データ（偶数アドレス）が入力されてLTH2が出力される
とサブコードIDのW1のコントロールID（４ビット）がＤ
フリップフロップ612にラッチされる。そして、２番目
のブロック（奇数アドレス）でLTH3が出力されてW1のPN
O-2およびPNO-3（各４ビット）がＤフリップフロップ61
3にラッチされ、同ブロックでLTH1が出力されてW2のPNO
-1がＤフリップフロップ611にラッチされる。
上記の動作が３番目,4番目のブロックについて同様に
行われると、３番目のブロックのコントロールID,4番目
のブロックのPNO-2,PNO-3およびPNO-1がＤフリップフロ
ップ612,613および611にそれぞれラッチされるととも
に、Ｄフリップフロップ612,613および611にラッチされ
ていた１番目のブロックのコントロールID,2番目のブロ
ックのPNO-2,PNO-3およびPNO-1がそれぞれインバータで
反転されて、後段のＤフリップフロップ622,623および6
21にそれぞれラッチされる。
行われると、３番目のブロックのコントロールID,4番目
のブロックのPNO-2,PNO-3およびPNO-1がＤフリップフロ
ップ612,613および611にそれぞれラッチされるととも
に、Ｄフリップフロップ612,613および611にラッチされ
ていた１番目のブロックのコントロールID,2番目のブロ
ックのPNO-2,PNO-3およびPNO-1がそれぞれインバータで
反転されて、後段のＤフリップフロップ622,623および6
21にそれぞれラッチされる。
また、この時各Ｄフリップフロップにラッチされた各
IDはXOR回路632,633および631に出力され、各IDの一致
検出が行われる。
IDはXOR回路632,633および631に出力され、各IDの一致
検出が行われる。
そして、上記コントロールID,PNO-1,PNO-2およびPNO-
3の全てが一致していると、第５図に示したようにSUB/P
CM切換信号が“H"レベルになっているためAND回路65bが
導通状態になり、LTH5（第３図）が出力されるとＤフリ
ップフロップ621〜623の出力、すなわち、一致が検出さ
れたコントロールID,PNO-1,PNO-2およびPNO-3がＤフリ
ップフロップ66bにラッチされる。
3の全てが一致していると、第５図に示したようにSUB/P
CM切換信号が“H"レベルになっているためAND回路65bが
導通状態になり、LTH5（第３図）が出力されるとＤフリ
ップフロップ621〜623の出力、すなわち、一致が検出さ
れたコントロールID,PNO-1,PNO-2およびPNO-3がＤフリ
ップフロップ66bにラッチされる。
このようにして、SUB1,SUB2の領域について順次一致
するサブコードIDがＤフリップフロップ66bにラッチさ
れた状態になる。
するサブコードIDがＤフリップフロップ66bにラッチさ
れた状態になる。
（PCM-IDの一致検出） 第４図はPCM-IDの一致検出を説明するタイミングチャ
ートであり、PCM領域の１番目のブロックデータ（偶数
アドレス）が入力されてLTH1が出力されるとW1のID-1,I
D-2（計４ビット）がＤフリップフロップ611にラッチさ
れ、同様に３番目のブロックでLTH2が出力されてW1のID
-3,ID-4（計４ビット）がＤフリップフロップ612にラッ
チされる。
ートであり、PCM領域の１番目のブロックデータ（偶数
アドレス）が入力されてLTH1が出力されるとW1のID-1,I
D-2（計４ビット）がＤフリップフロップ611にラッチさ
れ、同様に３番目のブロックでLTH2が出力されてW1のID
-3,ID-4（計４ビット）がＤフリップフロップ612にラッ
チされる。
次に５番目のブロックでLTH3が出力されてW1のID-5,I
D-6およびフレームアドレス（計８ビット）がＤフリッ
プフロップ613にラッチされ、さらに７番目のブロック
でLTH4が出力されてW1のID-7（２ビット）がＤフリップ
フロップ614にラッチされる。
D-6およびフレームアドレス（計８ビット）がＤフリッ
プフロップ613にラッチされ、さらに７番目のブロック
でLTH4が出力されてW1のID-7（２ビット）がＤフリップ
フロップ614にラッチされる。
上記同様の動作が奇数番目（偶数アドレス）のブロッ
クについて順次行われると、前記サブコードIDの検出に
ついて説明したと同様にXOR回路631〜634およびAND回路
641〜644で一致検出が行われる。
クについて順次行われると、前記サブコードIDの検出に
ついて説明したと同様にXOR回路631〜634およびAND回路
641〜644で一致検出が行われる。
そして、第５図に示したようにPCM領域ではSUB/PCM切
換信号が“L"レベルになっているため全てのID（ID-1〜
ID7およびフレームアドレス）が一致しているとAND回路
65aが導通状態になり、７番目のブロックでその後８ブ
ロック毎に出力されるラッチ信号LTH5によってそれらの
一致が検出されたPCM-IDはＤフリップフロップ66aにラ
ッチされた状態になる。
換信号が“L"レベルになっているため全てのID（ID-1〜
ID7およびフレームアドレス）が一致しているとAND回路
65aが導通状態になり、７番目のブロックでその後８ブ
ロック毎に出力されるラッチ信号LTH5によってそれらの
一致が検出されたPCM-IDはＤフリップフロップ66aにラ
ッチされた状態になる。
以上のように１トラックのデータについての処理が終
了すると、第５図に示したように前記パラレル・シリア
ルッセレクト信号PSが“H"レベルにされるとともにラッ
チ信号LTH6が出力され、一致が検知されてＤフリップフ
ロップ66a,66bにラッチされているサブコードIDおよびP
CM-IDがシフトレジスタ67aと67bにそれぞれラッチされ
て格納される。
了すると、第５図に示したように前記パラレル・シリア
ルッセレクト信号PSが“H"レベルにされるとともにラッ
チ信号LTH6が出力され、一致が検知されてＤフリップフ
ロップ66a,66bにラッチされているサブコードIDおよびP
CM-IDがシフトレジスタ67aと67bにそれぞれラッチされ
て格納される。
そして、このシフトレジスタ67aと67bに格納されたサ
ブコードIDおよびPCM-IDはマイクロコンピュータ９から
出力されるクロック信号CK1,CK2によってそれぞれシリ
アルに読み出され、マイクロコンピュータ９で各処理が
行われる。
ブコードIDおよびPCM-IDはマイクロコンピュータ９から
出力されるクロック信号CK1,CK2によってそれぞれシリ
アルに読み出され、マイクロコンピュータ９で各処理が
行われる。
本発明によれば、特にDATにおいて、PCM領域とサブコ
ード領域のそれぞれに対応して、PCM-IDとサブコードID
のそれぞれについて、おのおの重複して記録された情報
信号同士の一致検出を行うようにしたので、信頼性の高
いIDコードに基づく処理を行うことができる。
ード領域のそれぞれに対応して、PCM-IDとサブコードID
のそれぞれについて、おのおの重複して記録された情報
信号同士の一致検出を行うようにしたので、信頼性の高
いIDコードに基づく処理を行うことができる。
また、実施例においては、PCM-IDとサブコードIDにつ
いての一致検出を同じ回路を併用して時分割で行うよう
にしたので、構成が簡単で信頼性の高いIDコードを得る
ようにすることができる。
いての一致検出を同じ回路を併用して時分割で行うよう
にしたので、構成が簡単で信頼性の高いIDコードを得る
ようにすることができる。
第１図は本発明の実施例における一致検出部の回路図、 第２図は実施例における再生系のブロック図、 第３図は実施例におけるサブコードIDの一致検出を説明
するタイミングチャート、 第４図は実施例におけるPCM-IDの一致検出を説明するタ
イミングチャート、 第５図は実施例におけるトラック毎の動作を説明するタ
イミングチャート、 第６図はPCM領域のPCM-IDおよびブロックアドレスを説
明する図、 第７図はサブコード領域のサブコードIDおよびブロック
アドレスを説明する図、 第８図はPCM領域のブロックフォーマットを示す図、 第９図はサブコード領域のブロックフォーマットを示す
図、 第10図はR-DATにおけるトラックフォーマットを示す図
である。 ６……一致検出部、61,62,66……Ｄフリップフロップ、
67……シフトレジスタ。
するタイミングチャート、 第４図は実施例におけるPCM-IDの一致検出を説明するタ
イミングチャート、 第５図は実施例におけるトラック毎の動作を説明するタ
イミングチャート、 第６図はPCM領域のPCM-IDおよびブロックアドレスを説
明する図、 第７図はサブコード領域のサブコードIDおよびブロック
アドレスを説明する図、 第８図はPCM領域のブロックフォーマットを示す図、 第９図はサブコード領域のブロックフォーマットを示す
図、 第10図はR-DATにおけるトラックフォーマットを示す図
である。 ６……一致検出部、61,62,66……Ｄフリップフロップ、
67……シフトレジスタ。
Claims (1)
- 【請求項１】予め設定されたフォーマットに基づいて第
１のID情報信号が第１の記録領域に重複して記録される
とともに第２のID情報信号が第２の記録領域に重複して
記録された記録媒体から、第１および／または第２のID
情報信号を読み出して処理を行う情報記録再生装置にお
いて、 第１および第２の記録領域に対応して出力される制御信
号に基づいて、読み出された第１および第２のID情報信
号のそれぞれについて、おのおの重複して記録された情
報信号同士の一致検出を行う一致検出手段と、 上記記録媒体のフォーマットに基づく第１および第２の
各記録領域に対応した制御信号を上記一致検出手段に出
力する一致検出制御手段とを備えることを特徴とする情
報記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205016A JPH0834038B2 (ja) | 1987-08-20 | 1987-08-20 | 情報記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205016A JPH0834038B2 (ja) | 1987-08-20 | 1987-08-20 | 情報記録再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449169A JPS6449169A (en) | 1989-02-23 |
| JPH0834038B2 true JPH0834038B2 (ja) | 1996-03-29 |
Family
ID=16500047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205016A Expired - Lifetime JPH0834038B2 (ja) | 1987-08-20 | 1987-08-20 | 情報記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834038B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4552312B2 (ja) * | 2000-11-17 | 2010-09-29 | ソニー株式会社 | 信号処理回路 |
| US10595441B1 (en) | 2019-04-03 | 2020-03-17 | Northrop Grumman Systems Corporation | Method and apparatus for separating a thermal load path from a structural load path in a circuit board environment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232768A (ja) * | 1986-04-02 | 1987-10-13 | Mitsubishi Electric Corp | デイジタル信号処理装置 |
-
1987
- 1987-08-20 JP JP62205016A patent/JPH0834038B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449169A (en) | 1989-02-23 |
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