JPH07326659A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH07326659A
JPH07326659A JP6120894A JP12089494A JPH07326659A JP H07326659 A JPH07326659 A JP H07326659A JP 6120894 A JP6120894 A JP 6120894A JP 12089494 A JP12089494 A JP 12089494A JP H07326659 A JPH07326659 A JP H07326659A
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groove
semiconductor
deep groove
integrated circuit
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Takashi Hashimoto
尚 橋本
Yoshifumi Onishi
良史 大西
Toshiyuki Kikuchi
俊之 菊池
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 溝形アイソレーション形成用の深溝を、その
上部に窪みを形成することなく良好に埋め込むことので
きる技術を提供することにある。 【構成】 アスペクト比が１より大きな溝形アイソレー
ション形成用の深溝５ａを半導体基板１ａに形成した
後、深溝５ａ内にアスペクト比が１以内の浅溝1 が残る
ように埋込絶縁膜５ｂ1 を埋め込む。続いて、半導体基
板１ａ上に埋込絶縁膜５ｂ2 を堆積した後、その埋込絶
縁膜５ｂ2 の上部を除去することにより、浅溝内に埋め
込まれた埋込絶縁膜５ｂ2 の上部を、その上面位置が浅
溝の周囲の平面位置と等しくなるように平坦にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、溝形アイソレーションを形成す
る工程を有する半導体集積回路装置の製造方法に関する
ものである。
【０００２】
【従来の技術】溝形アイソレーションは、半導体基板に
おいて、隣接する半導体集積回路素子間に形成された溝
内に所定の埋め込み材料を充填することにより、隣接す
る半導体集積回路素子間を電気的に分離する素子分離部
である。
【０００３】本発明者が検討した溝形アイソレーション
の形成方法は、例えば次のとおりである。すなわち、ま
ず、半導体基板に溝を形成した後、その溝の内面に絶縁
膜を形成する。続いて、半導体基板上に、例えば多結晶
シリコン膜を堆積した後、その多結晶シリコン膜をエッ
チバックすることにより溝内にのみ多結晶シリコンを充
填する。その後、半導体基板に対して酸化処理を施すこ
とにより、溝内の多結晶シリコン膜の上部を酸化するこ
とにより、その上部を絶縁膜にする。
【０００４】また、その溝内に絶縁膜を埋め込む方法と
しては、例えば特開昭５８−１４３５４８号公報があ
り、その概要は、次のとおりである。すなわち、まず、
溝の内壁面に絶縁膜からなるサイドウォールを形成する
ことにより溝の内壁面にテーパを形成した後、半導体基
板上に埋め込み用の絶縁膜を堆積する。続いて、その埋
め込み用の絶縁膜をエッチバックすることにより溝内に
のみ埋め込み用の絶縁膜を充填する。
【０００５】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
【０００６】すなわち、溝内に多結晶シリコン膜を充填
した後、その上部を酸化することにより溝内の多結晶シ
リコン膜上部の絶縁性を確保する上記従来の技術におい
ては、溝内の多結晶シリコン膜の酸化レートが溝の外周
近傍と中央部とで異なることにより、その多結晶シリコ
ン膜の上部に形成される絶縁膜の外周部の厚さが、中央
部よりも薄くなり、溝の外周に窪みが形成される結果、
その後の導体パターンの形成に際して、その窪みに導体
膜が残留するようになり、その残留した導体膜がパター
ニングされた導体パターン間を短絡させてしまう問題が
ある。
【０００７】この問題を解決する従来技術としては、例
えば特開平３−１４９８４９号公報があり、溝内に充填
された多結晶シリコン膜の上部を酸化する前後に、その
多結晶シリコン膜上部の平坦性を確保するための絶縁膜
を形成する技術について開示されている。しかし、この
場合は、その平坦性を確保するための絶縁膜を形成する
ための工程が必要となる。
【０００８】また、溝内に絶縁膜を埋め込む上記従来の
技術は、溝のアスペクト比が１より小さい場合に対して
は有効であるが、そのアスペクト比が１より大きくなる
と溝内において巣が形成される問題がある。この巣は、
溝内に埋め込まれた絶縁膜が粗の状態であり、溝内の絶
縁膜のカバレージが悪く、完全に埋め込まれていないた
めに生じるものである。そして、この巣が、溝の上部に
表出する結果、その後の導体パターンの形成に際して、
その巣に導体膜が残留するようになり、その残留した導
体膜がパターニングされた導体パターン間を短絡させて
しまう問題がある。
【０００９】本発明の目的は、溝形アイソレーション形
成用の深溝を、その上部に窪みを形成することなく良好
に埋め込むことのできる技術を提供することにある。
【００１０】本発明の他の目的は、溝形アイソレーショ
ン形成用の深溝を、その上部に窪みを形成することな
く、また、製造工程の大幅な増大を招くことなく、良好
に埋め込むことのできる技術を提供することにある。
【００１１】本発明の他の目的は、溝形アイソレーショ
ン形成用の深溝を、その上部に巣を表出させることなく
良好に埋め込むことのできる技術を提供することにあ
る。
【００１２】本発明の他の目的は、溝形アイソレーショ
ン形成用の深溝を、その上部に巣を表出させることな
く、また、製造工程の大幅な増大を招くことなく、良好
に埋め込むことのできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、本発明の半導体集積回路装置の
製造方法は、アスペクト比が１より大きな溝形アイソレ
ーション形成用の深溝を半導体基板に形成する工程と、
前記深溝内にアスペクト比が１以内の浅溝が残るように
第１絶縁膜を埋め込む工程と、前記半導体基板上に第２
絶縁膜を堆積した後、その第２絶縁膜の上部を除去する
ことにより、前記浅溝内に埋め込まれた第２絶縁膜の上
部を、その上面位置が前記浅溝の周囲の平面位置と等し
くなるように平坦にする工程とを有するものである。
【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記深溝内に埋め込まれた第１絶縁膜の上面中
央に窪みを形成するものである。
【００１７】また、本発明の半導体集積回路装置の製造
方法は、アスペクト比が１より大きな溝形アイソレーシ
ョン形成用の深溝を半導体基板に形成する工程と、前記
深溝の内壁面に絶縁膜を形成した後、その深溝内に、ア
スペクト比が１以内の浅溝が残るように半導体膜を埋め
込む工程と、前記半導体基板上に第２絶縁膜を堆積した
後、前記第２絶縁膜の上部を除去することにより、前記
浅溝内に埋め込まれた第２絶縁膜の上部を、その上面位
置が前記浅溝の周囲の平面位置と等しくなるように平坦
にする工程とを有するものである。
【００１８】さらに、本発明の半導体集積回路装置の製
造方法は、前記深溝の開口部にテーパ部を形成するもの
である。
【００１９】
【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、高アスペクト比の溝形アイソレーション用
の深溝を埋め込む際に、その埋め込み工程を２回に分
け、１回目の埋め込み工程に際しては深溝のアスペクト
比を下げるために深溝を所定分だけ埋め込み浅溝に変
え、２回目の埋め込み工程に際しては浅溝を埋め込むと
ともに浅溝内の埋め込み材料の上部を平坦にすることに
より、高アスペクト比の深溝の上部に巣を表出させるこ
となく、また、深溝の上部外周に窪みを形成することな
く、しかも、製造工程数の大幅な増大を招くことなく、
深溝を良好に埋め込むことが可能となる。
【００２０】また、上記した本発明の半導体集積回路装
置の製造方法によれば、深溝内に埋め込まれた第１絶縁
膜の上面中央に窪みを形成することにより、第１絶縁膜
の上面中央と、浅溝の上面との間に埋め込まれる第２絶
縁膜の厚さをある程度確保することができるので、第１
絶縁膜の中央に巣が形成されていたとしても、第２絶縁
膜の中央に大きな窪みあるいは第１絶縁膜中央の巣に通
じる溝が形成されるのを防止することが可能となる。
【００２１】さらに、上記した本発明の半導体集積回路
装置の製造方法によれば、前記深溝の開口部にテーパ部
を形成することにより、浅溝内に、巣を生じることなく
第２絶縁膜を埋め込むことが可能となる。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００２３】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置を構成する半導体チップの全体平
面図、図２は図１の半導体チップの要部平面図、図３は
図１の半導体集積回路装置を構成するメモリセルの回路
図、図４は図１の半導体集積回路装置の要部断面図、図
５〜図１０は本発明の一実施例である半導体集積回路装
置の製造工程中における半導体基板の要部断面図、図１
１はテーパ部を有する溝に絶縁膜を堆積する場合の溝内
と平面部との絶縁膜の堆積レート比を表すグラフ図、図
１２〜図１６は図１０に続く製造工程中における半導体
基板の要部断面図、図１７は図１６の製造工程中におけ
る半導体基板の要部斜視図、図１８は図１６に続く製造
工程中における半導体基板の要部断面図である。
【００２４】本実施例１の半導体集積回路装置は、例え
ば論理回路領域とメモリ回路領域とを同一の半導体チッ
プに設けてなる複合ゲートアレイである。本実施例１の
半導体チップの平面図を図１に示す。
【００２５】半導体チップ１の外周には、入出力回路領
域２が配置されている。入出力回路領域２には、例えば
入力バッファ回路や出力バッファ回路等のような入出力
回路が形成されている。
【００２６】この入出力回路は、外部デバイスからの入
力信号を半導体チップ１内に形成された内部回路で使用
可能な信号に変換したり、内部回路からの信号を長い伝
送線を通じて外部デバイスに伝送可能なように増幅した
りするための回路である。入出力回路は、入出力回路領
域２に配置された複数のＣＣＢ（Controlled Collapse
Bump）電極２ａを通じて外部デバイスと電気的に接続さ
れるようになっている。
【００２７】また、半導体チップ１の中央には、論理回
路領域３が配置されている。論理回路領域３には、図１
の横方向に延在する入出力回路領域３ａが配置されてお
り、これによって論理回路領域３が上下に２分割されて
いる。さらに、論理回路領域３には、図１の縦方向に延
在する入出力回路領域３ｂが所定の間隔毎に配置されて
おり、これら入出力回路領域３ａ，３ｂによって論理回
路領域３が１０分割されている。
【００２８】さらに、入出力回路領域３ａ，３ｂによっ
て分割された論理回路領域３には、複数の論理回路ブロ
ック３ｃが配置されている。論理回路ブロック３ｃに
は、例えば高速駆動が可能なＥＣＬ（Emitter Coupled
Logic ）回路および低消費電力駆動が可能なＣＭＯＳ
（Complimentary MOS ）回路が配置されている。
【００２９】図１において、論理回路領域３の上下に
は、メモリ回路領域４が配置されている。各メモリ回路
領域４には、図１の横方向に延在する周辺回路領域およ
び入出力回路領域４ａが配置されており、これによって
メモリ回路領域４が上下に２分割されている。また、メ
モリ回路領域４には、図１の縦方向に延在する周辺回路
領域および入出力回路領域４ｂが所定の間隔毎に配置さ
れており、これら入出力回路領域４ａ，４ｂによってメ
モリ回路領域４が、例えば８個のメモリマット４ｃに分
割されている。
【００３０】また、図示しないが入出力回路領域３ａ，
３ｂ，４ａ，４ｂ上にもＣＣＢ電極２ａが形成され、半
導体チップ１の内側に形成された入出力回路もＣＣＢ電
極２ａを介して外部デバイスに接続される。
【００３１】さらに、ＣＣＢ電極２ａは、論理回路ブロ
ック３ｃ、メモリマット４ｃ上にも配置され、電源供給
やダミー電極として用いられる。つまり、ＣＣＢ電極２
ａは半導体チップ１上でアレイ状に配置される。
【００３２】メモリマット４ｃには、複数のメモリセル
（図１には図示せず）が配置されている。このメモリセ
ルの平面図および回路図をそれぞれ図２および図３に示
す。
【００３３】メモリセル４ｄは、例えばフリップフロッ
プ回路を基本としたＳＲＡＭ（Static RAM）セルであ
り、例えば２個のｐチャネルＭＯＳ・ＦＥＴ（以下、単
にｐＭＯＳという）４ｄp と、４個のｎチャネルＭＯＳ
・ＦＥＴ（以下、単にｎＭＯＳという）４ｄna, ４ｄnb
とから構成されている。
【００３４】ｐＭＯＳ４ｄp は、フリップフロップ回路
を構成するＭＯＳ・ＦＥＴであり、ソース・ドレイン領
域を構成する一対の半導体領域４ｄpL, ４ｄpLと、それ
ら半導体領域４ｄpL, ４ｄpL間上に配置されたゲート電
極４ｄg1とを有している。
【００３５】ｐＭＯＳ４ｄp の一対の半導体領域４ｄpL
には、例えばｐ形不純物のホウ素が導入されている。ｐ
ＭＯＳ４ｄp の一方の半導体領域４ｄpLは、電源ライン
を通じて電源電位ＶCCと電気的に接続されている。
【００３６】ｎＭＯＳ４ｄnaは、フリップフロップ回路
を構成するＭＯＳ・ＦＥＴであり、ソース・ドレイン領
域を構成する一対の半導体領域４ｄnaL,４ｄnaL と、そ
れら半導体領域４ｄnaL,４ｄnaL 間上に配置されたゲー
ト電極４ｄg1とを有している。このゲート電極４ｄg1
は、上記したｐＭＯＳ４ｄp のゲート電極と共通に使用
されている。
【００３７】ｎＭＯＳ４ｄnaの一対の半導体領域４ｄna
L には、例えばｎ形不純物のリンまたはヒ素が導入され
ている。ｎＭＯＳ４ｄnaの一方の半導体領域４ｄnaL
は、電源ラインを通じて接地電位ＶSSと電気的に接続さ
れている。
【００３８】このｐＭＯＳ４ｄp とｎＭＯＳ４ｄnaとの
間の素子分離領域には、後述する溝形アイソレーション
５が配置されている。本実施例１においては、この素子
分離部を溝形アイソレーション５としたことにより、従
来、ラッチアップ耐性等を確保するために2.５μｍ程度
確保していたｐＭＯＳとｎＭＯＳとの間隔を、例えば1.
２μｍ程度に縮小することが可能となっている。
【００３９】また、ｎＭＯＳ４ｄnbは、スイッチング用
のＭＯＳ・ＦＥＴであり、ソース・ドレイン領域を構成
する一対の半導体領域４ｄnbL,４ｄnbL と、それら半導
体領域４ｄnbL,４ｄnbL 間上に配置されたゲート電極４
ｄg2とを有している。このゲート電極４ｄg2は、ワード
線４Ｗの一部であり、２つのｎＭＯＳ４ｄna, ４ｄnbに
共通に使用されている。
【００４０】ｎＭＯＳ４ｄnbの一対の半導体領域４ｄnb
L には、例えばｎ形不純物のリンまたはヒ素が導入され
ている。ｎＭＯＳ４ｄnbの一方の半導体領域４ｄnbL
は、ビット線４Ｂと電気的に接続されている。ｎＭＯＳ
４ｄnbの他方の半導体領域４ｄnbL は、上記ｐＭＯＳ４
ｄp およびｎＭＯＳ４ｄnaの半導体領域４ｄpL, ４ｄna
L と電気的に接続されている。
【００４１】また、本実施例１の半導体集積回路装置の
要部断面図を図４に示す。半導体チップ１を構成する半
導体基板１ａは、例えばＳＯＩ（Silicon On Insulato
r）構造を有しており、支持基板１ａ1 と、その上に形
成された絶縁層１ａ2 と、その上に形成された半導体層
１ａ3 とから構成されている。
【００４２】支持基板１ａ1 は、例えばシリコン（Ｓ
ｉ）単結晶からなる。絶縁層１ａ2 は、例えば二酸化ケ
イ素（ＳｉＯ2)からなり、その厚さは、例えば0.５μｍ
〜１μｍ程度である。半導体層１ａ3 は、例えばｎ形の
Ｓｉ単結晶からなり、その上層部分は、エピタキシャル
層となっている。半導体層１ａ3 の厚さは、例えば２μ
ｍ程度である。エピタキシャル層の厚さは、例えば１μ
ｍ程度である。
【００４３】半導体層１ａ3 において、ｐＭＯＳ形成領
域Ｐには、上記したｐＭＯＳ４ｄpが形成されている。
ｐＭＯＳ形成領域Ｐの半導体層１ａ3 には、埋込領域６
ａ、チャネルストッパ領域７ａおよび素子領域８ａが下
層から順に形成されている。
【００４４】埋込領域６ａには、例えばｎ形不純物のア
ンチモンが導入されている。また、チャネルストッパ領
域７ａおよび素子領域８ａには、例えばｎ形不純物のリ
ンまたはヒ素が導入されている。
【００４５】上記したｐＭＯＳ４ｄp の一対の半導体領
域４ｄpLは、素子領域８ａ内に形成されている。また、
上記したゲート電極４ｄg1は、一対の半導体領域４ｄpL
間上にゲート絶縁膜４ｄoxを介して形成されている。な
お、一対の半導体領域４ｄpLは、絶縁膜９ａに穿孔され
た接続孔１０ａを通じてそれぞれ電極１１ａと電気的に
接続されている。ゲート絶縁膜４ｄoxおよび絶縁膜９ａ
は、例えばＳｉＯ2 からなる。電極１１ａは、例えばア
ルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる。
【００４６】半導体層１ａ3 において、ｎＭＯＳ形成領
域Ｎには、上記したｎＭＯＳ４ｄnaが形成されている。
ｎＭＯＳ形成領域Ｎの半導体層１ａ3 には、チャネルス
トッパ領域７ｂおよび素子領域８ｂが下層から順に形成
されている。チャネルストッパ領域７ｂおよび素子領域
８ｂには、例えばｐ形不純物のホウ素が導入されてい
る。
【００４７】上記したｎＭＯＳ４ｄnaの一対の半導体領
域４ｄnaL は、素子領域８ｂ内に形成されている。ま
た、上記したゲート電極４ｄg1は、一対の半導体領域４
ｄｎａＬ間上にゲート絶縁膜４ｄｏｘを介して形成され
ている。なお、一対の半導体領域４ｄnaL は、絶縁膜９
ａに穿孔された接続孔１０ｂを通じてそれぞれ電極１１
ｂと電気的に接続されている。電極１１ｂは、例えばＡ
ｌ−Ｓｉ−Ｃｕ合金からなる。
【００４８】また、半導体層１ａ3 において、バイポー
ラトランジスタ形成領域Ｂｉには、例えば上記したＥＣ
Ｌ回路等を構成するｎｐｎ形のバイポーラトランジスタ
１２が形成されている。
【００４９】バイポーラトランジスタ形成領域Ｂｉの半
導体層１ａ3 には、コレクタ埋込領域１２ｃ1 、コレク
タ領域１２ｃ2 およびコレクタ引出し領域１２ｃ3 が形
成されている。
【００５０】コレクタ埋込領域１２ｃ1 には、例えばｎ
形不純物のアンチモンが導入されている。また、コレク
タ領域１２ｃ2 およびコレクタ引出し領域１２ｃ3 に
は、例えばｎ形不純物のリンまたはヒ素が導入されてい
る。なお、コレクタ引出し領域１２ｃ3 は、絶縁膜９ａ
に穿孔された接続孔１０ｃを通じてコレクタ電極１１ｃ
と電気的に接続されている。コレクタ電極１１ｃは、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００５１】コレクタ領域１２ｃ2 の上部には、ベース
領域１２ｂが形成されている。ベース領域１２ｂは、中
央の真性ベース領域１２ｂ1 と、その外周のベース引出
し領域１２ｂ2 とから構成されている。ベース領域１２
ｂには、例えばｐ形不純物のホウ素が導入されている。
【００５２】ベース引出し領域１２ｂ2 は、ベース引出
し電極１３ｂと電気的に接続されている。ベース引出し
電極１３ｂは、例えばｐ形の多結晶シリコンからなり、
絶縁膜９ａ，９ｂに穿孔された接続孔１０ｄを通じてベ
ース電極１１ｄと電気的に接続されている。ベース電極
１１ｄは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００５３】真性ベース領域１２ｂ1 の上部には、エミ
ッタ領域１２ｅが形成されている。エミッタ領域１２ｅ
には、例えばｎ形不純物のリンまたはヒ素が挿入されて
いる。エミッタ領域１２ｅは、絶縁膜９ｂに穿孔された
接続孔１０ｅを通じてエミッタ引出し電極１３ｅと電気
的に接続されている。
【００５４】エミッタ引出し電極１３ｅは、例えばｎ形
の多結晶シリコンからなり、絶縁膜９ａに穿孔された接
続孔１０ｆを通じてエミッタ電極１１ｅと電気的に接続
されている。エミッタ電極１１ｅは、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなる。なお、絶縁膜９ａは、例えばＢＰ
ＳＧ（Boro Phospho Silicate Glass ）からなる。絶縁
膜９ｂは、例えばＳｉＯ2 からなる。
【００５５】ｐＭＯＳ４ｄp とｎＭＯＳ４ｄnaとの間お
よびｎＭＯＳ４ｄnaとバイポーラトランジスタ１２との
間には、フィールド絶縁膜１４および溝形アイソレーシ
ョン５が形成されている。
【００５６】フィールド絶縁膜１４は、例えばＳｉＯ2
からなる。溝形アイソレーション５は、フィールド絶縁
膜１４の位置に形成された深溝５ａ内に、例えばＳｉＯ
2 からなる埋込絶縁膜（第１絶縁膜）５ｂ1 および埋込
絶縁膜（第２絶縁膜）５ｂ2が下層から順に埋め込まれ
て構成されている。
【００５７】深溝５ａ内の上部の埋込絶縁膜５ｂ2 の上
面は、周囲のフィールド絶縁膜１４の上面とほぼ同一と
なっている。深溝５ａのアスペクト比は、１よりも大き
く、その深さは、半導体基板１ａの絶縁層１ａ2 に達す
る程度の深さである。
【００５８】次に、本実施例１の半導体集積回路装置の
製造方法を図５〜図１８によって説明する。本実施例１
においては、例えばＢｉＣＭＯＳ（Bipolor Compliment
aryMOS ）プロセスを用いて説明する。
【００５９】図５は、本実施例１の半導体集積回路装置
の製造工程中における半導体基板１ａの要部断面図であ
る。本実施例１の半導体基板１ａは、例えばＳＯＩ（Si
licon On Insulator）構造を有しており、支持基板１ａ
1 と、その上に形成された絶縁層１ａ2 と、その上に形
成された半導体層１ａ3 とから構成されている。
【００６０】支持基板１ａ1 は、例えばＳｉ単結晶から
なる。絶縁層１ａ2 は、例えばＳｉＯ2 からなり、その
厚さは、例えば0.５μｍ〜１μｍ程度である。
【００６１】半導体層１ａ3 は、例えばｎ形のＳｉ単結
晶からなり、その上層部分（破線の上層部）は、エピタ
キシャル層となっている。半導体層１ａ3 の厚さは、例
えば２μｍ程度である。エピタキシャル層の厚さは、例
えば１μｍ程度である。
【００６２】また、半導体層１ａ3 において、ｐＭＯＳ
形成領域Ｐおよびバイポーラトランジスタ形成領域Ｂｉ
には、それぞれ埋込領域６ａおよびコレクタ埋込領域１
２ｃ1 が形成されている。
【００６３】埋込領域６ａおよびコレクタ埋込領域１２
ｃ1 は、例えばｎ形不純物のＳｂが導入されてなり、そ
の不純物濃度は、例えば１×１０19ｃｍ-3程度である。
この埋込領域６ａおよびコレクタ埋込領域１２ｃ1 は、
例えば熱拡散法によって同時に形成されている。
【００６４】素子分離領域または素子内分離領域におい
てエピタキシャル層の上部には、フィールド絶縁膜１４
がＬＯＣＯＳ法等によって形成されている。フィールド
絶縁膜１４は、例えばＳｉＯ2 からなり、その厚さは、
例えば４０００Å程度である。また、その素子形成領域
には、例えばＳｉＯ2 からなる絶縁膜１５ａが形成され
ている。
【００６５】フィールド絶縁膜１４および絶縁膜１５ａ
の上面には、例えば窒化ケイ素（Ｓｉ3 Ｎ4 ）からなる
絶縁膜１５ｂがＣＶＤ法等によって形成されている。絶
縁膜１５ｂは、後述するようにエッチングストッパとし
て機能する膜であり、その厚さは、例えば１０００Å程
度である。
【００６６】絶縁膜１５ｂ上には、例えばＰＳＧ（Phos
pho Silicate Glass）からなる絶縁膜１５ｃがＣＶＤ法
等によって形成されている。絶縁膜１５ｃの厚さは、例
えば２０００Å程度である。
【００６７】さらに、絶縁膜１５ｃ上には、素子分離用
のフィールド絶縁膜１４の上方一部分が露出されるよう
なフォトレジストパターン１６ａが形成されている。な
お、フォトレジストパターン１６ａは、通常のフォトリ
ソグラフィ技術によって形成されている。すなわち、フ
ォトレジストパターン１６ａは、フォトレジスト膜を塗
布した後、そのフォトレジスト膜に対して露光および現
像処理を施すことによりパターニングされている。
【００６８】まず、このような半導体基板１ａに対し
て、フォトレジストパターン１６ａをエッチングマスク
として、例えばフッ素系の反応ガスを用いた反応性イオ
ンエッチング法等のような異方性エッチング処理を施す
ことにより、フォトレジストパターン１６ａから露出す
る絶縁膜１５ｂ，１５ｃおよびフィールド絶縁膜１４を
エッチング除去する。エッチング処理後の半導体基板１
ａの要部断面図を図６に示す。
【００６９】続いて、フォトレジストパターン１６ａを
アッシング除去した後、半導体基板１ａに対して、絶縁
膜１５ｂ，１５ｃをエッチングマスクとして、例えば塩
素系の反応ガスを用いた反応性イオンエッチング法等の
ような異方性エッチング処理を施す。
【００７０】すると、半導体層１ａ3 のエッチングレー
トが絶縁膜１５ｃよりも３０倍程度高いため、絶縁膜１
５ｂ，１５ｃから露出される半導体層１ａ3 部分がエッ
チング除去される。このようにして、図７に示すよう
に、半導体層１ａ3 に絶縁層１ｂ2 に達するような深溝
５ａを形成する。深溝５ａの深さは、例えば３μｍ程
度、溝幅は、例えば0.５μｍ程度である。
【００７１】その後、図８に示すように、半導体基板１
ａ上に、例えばノンドープのＳｉＯ2 からなる埋込絶縁
膜（第１絶縁膜）５ｂ1 をＣＶＤ法等によって堆積する
ことにより、深溝５ａ内に埋込絶縁膜５ｂ1 を充填す
る。この埋込絶縁膜５ｂ1 の厚さは、例えば５０００Å
程度である。
【００７２】この際、埋込絶縁膜５ｂ1 のカバレージ
が、例えば0.８程度と低いので、深溝５ａ内の中央に埋
込絶縁膜５ｂ1 が完全に充填されず巣５ｃが形成されて
いる。巣５ｃは、深溝５ａの底面近傍からフィールド絶
縁膜１４の上面に到る程度に延びている。
【００７３】次いで、半導体基板１ａに対して、例えば
反応性イオンエッチング処理を施すことにより、半導体
基板１ａ上に堆積されている埋込絶縁膜５ｂ1 およびそ
の下層の絶縁膜１５ｃをエッチング除去する。
【００７４】この際、絶縁膜１５ｃの下層の絶縁膜１５
ｂがエッチングストッパーとして機能する。これによ
り、半導体基板１ａ上でのエッチングは、絶縁膜１５ｂ
の表面で止められることになる。
【００７５】しかし、深溝５ａの形成領域においては、
絶縁膜１５ｂが部分的に除去されているので、深溝５ａ
内ではエッチングが進行する。このため、深溝５ａ内の
埋込絶縁膜５ｂ1 の上部がエッチング除去される。これ
により、図９に示すように、深溝５ａ内に、例えば深さ
ｄが１５００Å程度の浅溝５ａ1 を形成する。
【００７６】浅溝５ａ1 の底部は、フィールド絶縁膜１
４の厚さ内に位置している。そして、深溝５ａ内の埋込
絶縁膜５ｂ1 の上部中央には窪みが形成されている。こ
れは、深溝５ａ内の埋込絶縁膜５ｂ1 の上部中央に窪み
を形成することにより、浅溝５ａ1 を埋め込む後述の埋
込絶縁膜の厚さを、その浅溝５ａ1 の中央部分におい
て、ある程度確保できるようにするためである。
【００７７】これは、深溝５ａ内の埋込絶縁膜５ｂ1 の
上面中央に巣５ｃがある場合に、浅溝５ａ1 の中央の埋
込絶縁膜の厚さをある程度確保できるようにしておかな
いと、浅溝５ａ1 を埋め込む埋込絶縁膜の中央に大きな
窪みあるいは埋込絶縁膜１５ｂ1 の中央の巣５ｃに通じ
る溝が形成されてしまい、深溝５ａを良好に埋め込むこ
とができなくなってしまうからである。
【００７８】また、浅溝５ａ1 の内壁面には、特に、エ
ッチング処理時において工夫しなくても、埋込絶縁膜５
ｂ1 が被着されてテーパ部が形成されている。この場合
の浅溝５ａ1 の内壁面におけるテーパ部の角度θは、例
えば７０度程である。
【００７９】続いて、図１０に示すように、半導体基板
１ａ上に、例えばノンドープのＳｉＯ2 からなる埋込絶
縁膜（第２絶縁膜）５ｂ2 をＣＶＤ法等によって堆積す
る。これにより、浅溝５ａ1 内に埋込絶縁膜５ｂ2 を充
填する。この埋込絶縁膜５ｂ2 の厚さは、例えば１００
０Å程度である。
【００８０】この際、この埋込絶縁膜５ｂ2 も、上述の
埋込絶縁膜５ｂ1 と同様にカバレージが低いが、この場
合においては、例えば以下の理由により、浅溝５ａ1 内
に、巣を形成することなく、埋込絶縁膜５ｂ2 を埋め込
むことが可能となっている。
【００８１】第１に、浅溝５ａ1 のアスペクト比が低く
溝の底部から埋込絶縁膜１５ｂ2 を堆積することができ
るからである。
【００８２】第２に、浅溝５ａ1 の内壁面にテーパ部を
設けたことにより、埋込絶縁膜５ｂ2 を浅溝５ａ1 の中
央においても良好に堆積することができるからである。
特に、上記したように浅溝５ａ1 の内壁面におけるテー
パ部の角度θを７０度程度としたことにより、その効果
が大きくなる。
【００８３】ここで、浅溝５ａ1 の底面の中央部と外周
部とにおける絶縁膜の堆積速度比の溝形状依存性を図１
１に示す。溝の内壁面の角度が垂直に近いほど、溝の底
面中央における絶縁膜の堆積速度が速くなり、それだけ
疎な膜となっていることがわかる。特に、その角度θが
８５度以上になると、絶縁膜の堆積速度は無限大とな
り、実質的に溝内に巣が発生していることを意味するよ
うになる。
【００８４】本実施例１においては、浅溝５ａ1 の内壁
面におけるテーパ部の角度θを７０度程度にすることに
より、浅溝５ａ1 内に、巣を発生させることなく、埋込
絶縁膜５ｂ2 を埋め込むことができる。
【００８５】その後、埋込絶縁膜５ｂ2 を、例えば反応
性イオンエッチング法によってエッチバックする。この
際、下層の絶縁膜１５ｂがエッチングストッパーとして
機能する。これにより、図１２に示すように、半導体基
板１ａ上でのエッチング反応を絶縁膜１５ｂの上面で止
めることができる。
【００８６】また、この際、本実施例１においては、エ
ッチング処理雰囲気中での反応生成物の発光強度を同時
にモニターすることにより、絶縁膜１５ｂ上の埋込絶縁
膜５ｂ2 が全て除去された時点でエッチング処理を止め
るようにする。
【００８７】これにより、浅溝５ａ1 内でのオーバーエ
ッチングを抑えることが可能となっている。また、浅溝
５ａ1 内の埋込絶縁膜５ｂ2 の上面位置と、浅溝５ａ1
の周囲のフィールド絶縁膜１４の上面位置とをほぼ等し
くすることが可能となっている。
【００８８】以上の工程により、深溝５ａを埋込絶縁膜
５ｂ1,５ｂ2 によって充填することにより溝形アイソレ
ーション５を形成した後、エッチングストッパー機能を
有する絶縁膜１５ｂを除去する。この処理後の半導体基
板１ａの要部断面図を図１３に示す。
【００８９】このように、本実施例１によれば、図１３
に示すように、深溝５ａの上部に巣を表出することな
く、また、窪みを形成することなく、深溝５ａを埋込絶
縁膜５ｂ1,５ｂ2 によって充填できる。そして、埋込絶
縁膜５ｂ2 の上面における平坦性を確保することがで
き、埋込絶縁膜５ｂ2 の上面と、周囲のフィールド絶縁
膜１４の上面との位置をほぼ等しくすることができる。
【００９０】したがって、本実施例１においては、溝形
アイソレーション５の上面に、その後の工程で堆積した
導体膜が残留することが無いので、その残留導体膜に起
因する隣接導体パターン同士の短絡不良を防止すること
が可能となっている。
【００９１】次に、溝形アイソレーション５によって囲
まれた素子形成領域にｐＭＯＳ４ｄp 、ｎＭＯＳ４ｄna
およびバイポーラトランジスタ１２を形成する工程を図
１４〜図１８によって説明する。
【００９２】図１４は、溝形アイソレーション５を形成
した後の半導体基板１ａの要部断面図を示している。ｐ
ＭＯＳ形成領域Ｐにおける半導体層１ａ3 において、埋
込領域６ａ上には、チャネルストッパ領域７ａが形成さ
れている。
【００９３】チャネルストッパ領域７ａには、例えばｎ
形不純物のリンまたはヒ素がイオン打ち込み法等によっ
て導入されている。この際のイオン打ち込みエネルギー
は、例えば１５０ＫｅＶ程度である。また、表面不純物
濃度は、例えば５×１０12ｃｍ-2程度である。
【００９４】チャネルストッパ領域７ａの上層には、ｎ
形の素子領域８ａが形成されている。素子領域８ａにお
いては、所定のしきい電圧が得られるように不純物濃度
が設定されている。
【００９５】また、ｎＭＯＳ形成領域Ｎにおける半導体
層１ａ3 には、チャネルストッパ領域７ｂが形成されて
いる。チャネルストッパ領域７ｂには、例えばｐ形不純
物のホウ素がイオン打ち込み法等によって導入されてい
る。この際のイオン打ち込みエネルギーは、例えば４０
ＫｅＶ程度である。また、表面不純物濃度は、例えば１
×１０12ｃｍ-2程度である。
【００９６】チャネルストッパ領域７ｂの上層には、ｐ
形の素子領域８ｂが形成されている。その素子領域８ｂ
においては、所定のしきい電圧が得られるように不純物
濃度が設定されている。
【００９７】さらに、バイポーラトランジスタ形成領域
Ｂｉにおける半導体層１ａ3 において、コレクタ埋込領
域１２ｃ1 上には、コレクタ引出し領域１２ｃ3 が形成
されている。
【００９８】コレクタ引出し領域１２ｃ3 は、イオン打
ち込み法等によって形成されており、そのイオン打ち込
みエネルギーは、例えば８０ＫｅＶ程度である。また、
その表面不純物濃度は、例えば１×１０16ｃｍ-2程度で
ある。
【００９９】まず、このような半導体基板１ａ上に対し
て、例えば熱酸化処理を施すことにより、フィールド絶
縁膜１４に囲まれた半導体層１ａ3 上に、例えばＳｉＯ
2 からなるゲート絶縁膜４ｄoxおよび絶縁膜１５ｄを形
成した後、図１５に示すように、半導体基板１ａ上に、
例えば多結晶シリコンからなる半導体膜１７ａをＣＶＤ
法等によって堆積する。半導体膜１７ａの厚さは、例え
ば２０００Å程度である。
【０１００】続いて、半導体膜１７ａ上に、フォトレジ
ストパターン１６ｂをフォトリソグラフィ技術によって
形成した後、フォトレジストパターン１６ｂをマスクと
して、半導体膜１７ａをパターニングすることにより、
図１６に示すように、ゲート電極４ｄg1を形成する。
【０１０１】その後、フォトレジストパターン１６ｂを
アッシング除去する。ここで、ゲート電極４ｄg1を形成
した後の半導体基板１ａの要部斜視図を図１７に示す。
本実施例１におていは、深溝５ａの上面が平坦に形成さ
れているので、深溝５ａの上部にゲート電極形成用の半
導体膜１７ａが残留しない。したがって、その半導体膜
１７ａの残留物に起因する隣接ゲート電極４ｄg1間の短
絡不良を防止することが可能となっている。
【０１０２】次いで、ＭＯＳ・ＦＥＴの通常の形成プロ
セスに従って、ＭＯＳ・ＦＥＴの各々のゲート電極４ｄ
g1の両側に、図１８に示すように、ソース・ドレイン用
の半導体領域４ｄpL, ４ｄnaL を自己整合的に形成する
ことにより、ｐＭＯＳ４ｄpおよびｎＭＯＳ４ｄnaを形
成する。
【０１０３】続いて、バイポーラトランジスタの形成プ
ロセスに従って、ベース領域１２ｂ、ベース引出し電極
１３ｂ、エミッタ領域１２ｅ、絶縁膜９ｂおよびエミッ
タ引出し電極１３ｅを形成することにより、バイポーラ
トランジスタ１２を形成する。
【０１０４】ベース領域１２ｂは、真性ベース領域１２
ｂ1 と、ベース引出し領域１２ｂ2とからなり、共に、
例えばｐ形不純物のホウ素が導入されてなる。ベース引
出し電極１３ｂは、例えばｐ形の多結晶シリコンからな
る。エミッタ引出し電極１３ｅは、例えばｎ形の多結晶
シリコンからなる。絶縁膜９ｂは、例えばＳｉＯ2 から
なり、エミッタ引出し電極１３ｅとベース引出し電極１
３ｂとを電気的に分離するための絶縁膜である。
【０１０５】その後、図４に示したように、半導体基板
１ａ上に、例えばＢＰＳＧからなる絶縁膜９ａを堆積し
た後、半導体基板１ａに対して、例えば９００℃程度の
熱処理を施すことにより、絶縁膜９ａの上面を平坦化す
る。絶縁膜９ａの厚さは、例えば１μｍ程度である。
【０１０６】次いで、絶縁膜９ａに、半導体領域４ｄp
L, ４ｄnaL 、コレクタ引出し領域１２ｃ3 、エミッタ
引出し電極１３ｅおよびベース引出し電極１３ｂに達す
るような接続孔１０ａ〜１０ｆを穿孔した後、絶縁膜９
ａ上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜を
スパッタリング法等によって堆積する。
【０１０７】続いて、その金属膜をドライエッチング法
等によってパターニングすることにより、電極１１ａ，
１１ｂ、エミッタ電極１１ｅ、コレクタ電極１１ｃおよ
びベース電極１１ｄを同時に形成する。
【０１０８】その後、ｐＭＯＳ４ｄp とｎＭＯＳ４ｄna
とを配線を用いて電気的に接続することにより上記メモ
リセル等を形成する。また、バイポーラトランジスタ１
２を用いて上記メモリ回路領域の周辺回路およびＥＣＬ
回路等を形成する。以上のようにして半導体集積回路装
置を製造する。
【０１０９】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
【０１１０】(1).高アスペクト比の溝形アイソレーショ
ン用の深溝５ａを埋め込む際に、その埋め込み工程を２
回に分け、１回目の埋め込み工程に際しては深溝５ａの
アスペクト比を下げるために深溝５ａを所定分だけ埋め
込み浅溝５ａ1 に変え、２回目の埋め込み工程に際して
は浅溝５ａ1 を埋め込むとともに浅溝５ａ1 内の埋め込
み材料の上部を平坦にすることにより、高アスペクト比
の深溝５ａの上部に巣を表出させることなく、また、深
溝５ａの上部外周に窪みを形成することなく、しかも、
製造工程数の大幅な増大を招くことなく、深溝５ａを良
好に埋め込むことが可能となる。
【０１１１】(2).深溝５ａ内に埋め込まれた埋込絶縁膜
５ｂ1 の上面中央に窪みを形成することにより、埋込絶
縁膜５ｂ1 の上面中央と浅溝５ａ1 の上面との間に充填
される埋込絶縁膜５ｂ2 の厚さをある程度確保すること
ができるので、埋込絶縁膜５ｂ1 の中央に巣が形成され
ていたとしても、その上層の埋込絶縁膜５ｂ2 の中央に
その巣に起因する大きな窪みあるいはその巣に通じる溝
が形成されるのを防止することが可能となる。
【０１１２】(3).深溝５ａの開口部にテーパ部を形成す
ることにより、浅溝５ａ1 内に、巣を生じることなく埋
込絶縁膜５ｂ2 を埋め込むことが可能となる。
【０１１３】(4).上記(1) 〜(3) により、溝形アイソレ
ーション５の上部に窪みあるいは巣が形成されないの
で、その窪み等に残留したゲート電極形成用の多結晶シ
リコン膜に起因するゲート電極４ｄg1間の短絡不良を防
止することが可能となる。したがって、半導体集積回路
装置の歩留りおよび信頼性を向上させることが可能とな
る。
【０１１４】（実施例２）図１９〜図２７は本発明の他
の実施例である半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
【０１１５】前記実施例１においては、半導体基板に形
成された深溝の埋め込み材料をＳｉＯ2 とした場合につ
いて説明したが、埋め込み材料は、これに限定されるも
のではなく種々変更可能である。
【０１１６】そこで、本実施例２においては、この深溝
の埋め込み材料が、例えば主に多結晶シリコンである場
合について図１９〜図２７を用いて説明する。
【０１１７】まず、図１９に示すように、半導体基板１
ａ上に、フォトレジストパターン１６ａをフォトリソグ
ラフィ技術によって形成する。このフォトレジストパタ
ーン１６ａの開口部では、素子分離用のフィールド絶縁
膜１４の上方における絶縁膜１５ｃの上面の一部分が露
出されている。ここでのフォトレジストパターン１６ａ
の開口部の幅は、例えば0.５μｍ程度である。
【０１１８】続いて、フォトレジストパターン１６ａを
エッチングマスクとして、例えばＣＨ2 Ｆ2 とＣＦ4 と
の混合ガスを用いた異方性エッチング法等により、図２
０に示すように、フォトレジストパターン１６ａから露
出する絶縁膜１５ｂ，１５ｃおよびフィールド絶縁膜１
４をエッチング除去する。
【０１１９】この際、フィールド絶縁膜１４の開口部の
内壁面にテーパ部を形成する。そのテーパ部を形成する
には、例えばエッチング処理の際のＣＨ2 Ｆ4 の比率を
高めることによって行う。
【０１２０】これは、ＣＨ2 Ｆ4 の比率を高くすると、
プラズマ中の炭素の比率が高くなる結果、その炭素を含
んだ反応生成物がフィールド絶縁膜１４の開口部の内壁
面に付着し易くなり、その内壁面にテーパ部を形成する
ものである。このテーパ部の角度θは、前記実施例１と
同様に、例えば７０度程度である。
【０１２１】その後、フォトレジストパターン１６ａを
アッシング除去した後、絶縁膜１５ｃをエッチングマス
クとして、例えば塩素系の反応ガスを用いた反応性イオ
ンエッチング法等のような異方性エッチング処理を半導
体基板１ａに対して施す。
【０１２２】すると、半導体層１ａ3 のエッチングレー
トが絶縁膜１５ｃよりも３０倍程度高いため、絶縁膜１
５ｃから露出される半導体層１ａ3 部分がエッチング除
去される。このようにして、図２１に示すように、半導
体層１ａ3 に絶縁層１ａ2 に達するような深溝５ａを形
成する。深溝５ａの深さは、例えば３μｍ程度である。
【０１２３】次いで、図２２に示すように、半導体基板
１ａ上に、例えばＳｉＯ2 からなる埋込絶縁膜５ｂ3 を
ＣＶＤ法等によって堆積した後、その埋込絶縁膜５ｂ3
上に、例えば多結晶シリコンからなる埋込半導体膜５ｂ
4 をＣＶＤ法等によって堆積することにより、深溝５ａ
を埋め込む。埋込絶縁膜５ｂ3 の厚さは、例えば２００
０Å程度である。また、埋込半導体膜５ｂ4 の厚さは、
例えば４０００Å程度である。
【０１２４】続いて、埋込半導体膜５ｂ4 をエッチバッ
クする。この際、埋込半導体膜５ｂ4 の下層の埋込絶縁
膜５ｂ3 がエッチングストッパーとして機能することに
より、半導体基板１ａ上でのエッチングは、埋込絶縁膜
５ｂ3 の上面で止められることになる。
【０１２５】しかし、深溝５ａの形成領域においては、
埋込半導体膜５ｂ4 のエッチングが進行するので、深溝
５ａ内の埋込半導体膜５ｂ4 の上部がエッチング除去さ
れる。これにより、図２３に示すように、深溝５ａ内
に、例えば深さが１０００Å程度の浅溝５ａ1 を形成す
ることができる。
【０１２６】その後、図２４に示すように半導体基板１
ａ上に、例えばノンドープのＳｉＯ2 からなる埋込絶縁
膜（第２絶縁膜）５ｂ2 をＣＶＤ法等によって堆積する
ことにより、浅溝５ａ1 内に埋込絶縁膜５ｂ2 を充填す
る。この埋込絶縁膜５ｂ2 の厚さは、例えば５０００Å
程度である。
【０１２７】この際、この場合の埋込絶縁膜５ｂ2 も、
カバレージが低いが、この場合においては、例えば以下
の理由により、浅溝５ａ1 を良好に埋め込むことが可能
となっている。
【０１２８】第１に、浅溝５ａ1 のアスペクト比が低く
溝の底部から埋込絶縁膜１５ｂ2 を堆積することができ
るからである。第２に、浅溝５ａ1 の内壁面にテーパ部
を設けたことにより、埋込絶縁膜５ｂ2 を浅溝５ａ1 の
中央においても良好に堆積することができるからであ
る。特に、埋込絶縁膜５ｂ2 中に形成される巣５ｃはフ
ィールド絶縁膜１４の上面位置よりも高い位置に形成さ
れ、その後のプロセスに影響を及ぼすことがない。
【０１２９】また、本実施例２においては、埋込半導体
膜５ｂ4 上に埋込絶縁膜５ｂ2 を堆積するので、深溝５
ａ内の埋込半導体膜５ｂ4 の上部を酸化する必要もな
い。
【０１３０】その後、埋込絶縁膜５ｂ2 を、例えば反応
性イオンエッチング法によってエッチバックする。
【０１３１】この際、埋込絶縁膜５ｂ2 の下層の絶縁膜
１５ｂがエッチングストッパーとして機能する。これに
より、図２５に示すように、半導体基板１ａ上でのエッ
チング反応を絶縁膜１５ｂの上面で止めることができ
る。
【０１３２】また、この際、本実施例２においては、エ
ッチング処理雰囲気中での反応生成物の発光強度を同時
にモニターすることにより、絶縁膜１５ｂ上の埋込絶縁
膜５ｂ2 が全て除去された時点でエッチング処理を止め
るようにする。
【０１３３】これにより、浅溝５ａ1 内でのオーバーエ
ッチングを抑えることが可能となっている。また、浅溝
５ａ1 内の埋込絶縁膜５ｂ2 の上面位置と、浅溝５ａ1
の周囲のフィールド絶縁膜１４の上面位置とをほぼ等し
くすることが可能となっている。
【０１３４】以上の工程により、深溝５ａを埋込半導体
膜５ｂ4 および埋込絶縁膜５ｂ2,５ｂ3 によって充填す
ることにより溝形アイソレーション５を形成した後、エ
ッチングストッパー機能を有する絶縁膜１５ｂを除去す
る。この処理後の半導体基板１ａの要部断面図を図２６
に示す。
【０１３５】このように、本実施例２においても、図２
６に示すように、深溝５ａの上部に巣を形成することな
く、深溝５ａを埋込半導体膜５ｂ4 および埋込絶縁膜５
ｂ2,５ｂ3 によって充填できる。そして、埋込絶縁膜５
ｂ2 の上面における平坦性を確保することができ、埋込
絶縁膜５ｂ2 の上面と、周囲のフィールド絶縁膜１４の
上面との位置をほぼ等しくすることができる。
【０１３６】このため、本実施例２においても、溝形ア
イソレーション５の上面に、その後の工程で堆積した導
体膜が残留することが無いので、その残留導体膜に起因
する隣接導体パターン間の短絡不良を防止することが可
能となっている。
【０１３７】その後、前記実施例１と同様に、ＭＯＳ・
ＦＥＴの通常の形成プロセスに従って、図２７に示すよ
うに、半導体層上に、ｐＭＯＳ４ｄp を形成する。
【０１３８】このように、本実施例２においても前記実
施例１と同様の効果を得ることが可能となる。
【０１３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１４０】例えば前記実施例においては、エッチング
ストッパー膜を窒化ケイ素とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えば多結晶シリコンでも良い。この場合の多結晶
シリコン膜の厚さは、例えば１０００Å程度である。
【０１４１】また、前記実施例２においては、深溝の開
口部にテーパ部を形成する方法として、深溝を形成する
ためのエッチング処理の際に、反応ガスであるＣＨ2 Ｆ
4 の比率を高める方法を採用した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えば深溝の形成に際して等方性のエッチング処理
を行っても良いし、また、深溝の形成に用いるフォトレ
ジストに対するフィールド絶縁膜のエッチング選択比を
下げるようにしても良い。
【０１４２】このようにすると、深溝を形成するための
エッチング処理に際して、フォトレジストパターン下の
フィールド絶縁膜部分もエッチング除去される結果、フ
ィールド絶縁膜の開口部にテーパ部が形成されるように
なる。
【０１４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である複合ゲ
ートアレイに適用した場合について説明したが、これに
限定されず種々適用可能であり、例えば論理回路のみを
有する通常のゲートアレイ、通常の製造方式で製造され
た論理回路または半導体メモリ回路等のような他の半導
体集積回路装置に適用することも可能である。
【０１４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１４５】(1).本発明の半導体集積回路装置の製造方
法によれば、アスペクト比の高い溝形アイソレーション
用の深溝を埋め込む際に、その埋め込み工程を２回に分
け、１回目の埋め込み工程に際しては深溝のアスペクト
比を下げるために深溝を所定分だけ埋め込み浅溝に変
え、２回目の埋め込み工程に際しては浅溝を埋め込むと
ともに浅溝内の埋め込み材料の上部を平坦にすることに
より、高アスペクト比の深溝の上部に巣を表出させるこ
となく、また、深溝の上部外周に窪みを形成することな
く、しかも、製造工程数の大幅な増大を招くことなく、
深溝を良好に埋め込むことが可能となる。
【０１４６】したがって、溝形アイソレーション形成後
の導体パターンの形成に際して、溝形アイソレーション
の上部の窪みあるいは巣に導体膜が残留することに起因
する導体パターン間の短絡不良を防止することができる
ので、半導体集積回路装置の歩留りおよび信頼性を向上
させることが可能となる。
【０１４７】(2).上記した本発明の半導体集積回路装置
の製造方法によれば、深溝内に埋め込まれた第１絶縁膜
の上面中央に窪みを形成することにより、第１絶縁膜の
上面中央と、浅溝の上面との間に埋め込まれる第２絶縁
膜の厚さをある程度確保することができるので、第１絶
縁膜の中央に巣が形成されていたとしても、第２絶縁膜
の中央にその巣に起因する大きな窪みあるいは第１絶縁
膜中央の巣に通じる溝が形成されるのを防止することが
可能となる。
【０１４８】(3).上記した本発明の半導体集積回路装置
の製造方法によれば、前記深溝の開口部にテーパ部を形
成することにより、浅溝内に、巣を生じることなく第２
絶縁膜を埋め込むことが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの全体平面図である。
【図２】図１の半導体チップの要部平面図である。
【図３】図１の半導体集積回路装置を構成するメモリセ
ルの回路図である。
【図４】図１の半導体集積回路装置の要部断面図であ
る。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程中における半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
図５に続く製造工程中における半導体基板の要部断面図
である。
【図７】本発明の一実施例である半導体集積回路装置の
図６に続く製造工程中における半導体基板の要部断面図
である。
【図８】本発明の一実施例である半導体集積回路装置の
図７に続く製造工程中における半導体基板の要部断面図
である。
【図９】本発明の一実施例である半導体集積回路装置の
図８に続く製造工程中における半導体基板の要部断面図
である。
【図１０】本発明の一実施例である半導体集積回路装置
の図９に続く製造工程中における半導体基板の要部断面
図である。
【図１１】テーパ部を有する溝に絶縁膜を堆積する場合
の溝内と平面部との絶縁膜の堆積レート比を表すグラフ
図である。
【図１２】本発明の一実施例である半導体集積回路装置
の図１０に続く製造工程中における半導体基板の要部断
面図である。
【図１３】本発明の一実施例である半導体集積回路装置
の図１２に続く製造工程中における半導体基板の要部断
面図である。
【図１４】本発明の一実施例である半導体集積回路装置
の図１３に続く製造工程中における半導体基板の要部断
面図である。
【図１５】本発明の一実施例である半導体集積回路装置
の図１４に続く製造工程中における半導体基板の要部断
面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の図１５に続く製造工程中における半導体基板の要部断
面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の図１６の製造工程中における半導体基板の要部斜視図
である。
【図１８】本発明の一実施例である半導体集積回路装置
の図１６に続く製造工程中における半導体基板の要部断
面図である。
【図１９】本発明の他の実施例である半導体集積回路装
置の製造工程中における半導体基板の要部断面図であ
る。
【図２０】本発明の他の実施例である半導体集積回路装
置の図１９に続く製造工程中における半導体基板の要部
断面図である。
【図２１】本発明の他の実施例である半導体集積回路装
置の図２０に続く製造工程中における半導体基板の要部
断面図である。
【図２２】本発明の他の実施例である半導体集積回路装
置の図２１に続く製造工程中における半導体基板の要部
断面図である。
【図２３】本発明の他の実施例である半導体集積回路装
置の図２２に続く製造工程中における半導体基板の要部
断面図である。
【図２４】本発明の他の実施例である半導体集積回路装
置の図２３に続く製造工程中における半導体基板の要部
断面図である。
【図２５】本発明の他の実施例である半導体集積回路装
置の図２４に続く製造工程中における半導体基板の要部
断面図である。
【図２６】本発明の他の実施例である半導体集積回路装
置の図２５に続く製造工程中における半導体基板の要部
断面図である。
【図２７】本発明の他の実施例である半導体集積回路装
置の図２６に続く製造工程中における半導体基板の要部
断面図である。
【符号の説明】
１ 半導体チップ １ａ 半導体基板 １ａ1 支持基板 １ａ2 絶縁層 １ａ3 半導体層 ２ 入出力回路領域 ２ａ ＣＣＢ電極 ３ 論理回路領域 ３ａ，３ｂ 入出力回路領域 ３ｃ 論理回路ブロック ４ メモリ回路領域 ４ａ，４ｂ 入出力回路領域 ４ｃ メモリマット ４ｄ メモリセル ４ｄp ｐチャネルＭＯＳ・ＦＥＴ ４ｄpL 半導体領域 ４ｄna，４ｄnb ｎチャネルＭＯＳ・ＦＥＴ ４ｄnaL,４ｄnbL 半導体領域 ４ｄg1, ４ｄg2 ゲート電極 ４ｄox ゲート絶縁膜 ４Ｗ ワード線 ４Ｂ ビット線 ５ 溝形アイソレーション ５ａ 深溝 ５ａ1 浅溝 ５ｂ1 埋込絶縁膜（第１絶縁膜） ５ｂ2 埋込絶縁膜（第２絶縁膜） ５ｂ3 埋込絶縁膜 ５ｂ4 埋込半導体膜 ５ｃ 巣 ６ａ 埋込領域 ７ａ，７ｂ チャネルストッパ領域 ８ａ，８ｂ 素子領域 ９ａ，９ｂ 絶縁膜 １０ａ〜１０ｆ 接続孔 １１ａ，１１ｂ 電極 １１ｃ コレクタ電極 １１ｄ ベース電極 １１ｅ エミッタ電極 １２ バイポーラトランジスタ １２ｂ ベース領域 １２ｂ1 真性ベース領域 １２ｂ2 ベース引出し領域 １２ｃ1 コレクタ埋込領域 １２ｃ2 コレクタ領域 １２ｃ3 コレクタ引出し領域 １２ｅ エミッタ領域 １３ｂ ベース引出し電極 １３ｅ エミッタ引出し電極 １４ フィールド絶縁膜 １５ａ〜１５ｄ 絶縁膜 １６ａ，１６ｂ フォトレジストパターン １７ａ 半導体膜 ＶCC 電源電位 ＶSS 接地電位 Ｐ ｐＭＯＳ形成領域 Ｎ ｎＭＯＳ形成領域 Ｂｉ バイポーラトランジスタ形成領域 θ テーパ部の角度

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 アスペクト比が１より大きな溝形アイソ
    レーション形成用の深溝を半導体基板に形成する工程
    と、前記深溝内にアスペクト比が１以内の浅溝が残るよ
    うに第１絶縁膜を埋め込む工程と、前記半導体基板上に
    第２絶縁膜を堆積した後、その第２絶縁膜の上部を除去
    することにより、前記浅溝内に埋め込まれた第２絶縁膜
    の上部を、その上面位置が前記浅溝の周囲の平面位置と
    等しくなるように平坦にする工程とを有することを特徴
    とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記深溝内に埋め込まれた第１絶縁膜の
    上面中央に窪みを形成することを特徴とする請求項１記
    載の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記第１絶縁膜および前記第２絶縁膜が
    二酸化ケイ素であることを特徴とする請求項１または２
    記載の半導体集積回路装置の製造方法。
  4. 【請求項４】 アスペクト比が１より大きな溝形アイソ
    レーション形成用の深溝を半導体基板に形成する工程
    と、前記深溝の内壁面に絶縁膜を形成した後、その深溝
    内に、アスペクト比が１以内の浅溝が残るように半導体
    膜を埋め込む工程と、前記半導体基板上に第２絶縁膜を
    堆積した後、前記第２絶縁膜の上部を除去することによ
    り、前記浅溝内に埋め込まれた第２絶縁膜の上部を、そ
    の上面位置が前記浅溝の周囲の平面位置と等しくなるよ
    うに平坦にする工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
  5. 【請求項５】 前記深溝の開口部にテーパ部を形成する
    ことを特徴とする請求項４記載の半導体集積回路装置の
    製造方法。
  6. 【請求項６】 前記深溝の開口部に形成されたテーパ部
    の角度を７０度以下とすることを特徴とする請求項５記
    載の半導体集積回路装置の製造方法。
  7. 【請求項７】 前記深溝を前記半導体基板上のフィール
    ド絶縁膜の位置に形成する工程と、前記浅溝をその底部
    が前記フィールド絶縁膜の厚さ内に位置するように形成
    する工程とを有することを特徴とする請求項１〜６のい
    ずれか一項に記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記半導体基板が絶縁層上に半導体層を
    設けてなるＳＯＩ構造の半導体基板であり、前記深溝が
    前記絶縁層に達するように形成された溝であることを特
    徴とする請求項１〜７のいずれか一項に記載の半導体集
    積回路装置の製造方法。
  9. 【請求項９】 前記深溝に囲まれた素子形成領域に、Ｍ
    ＯＳ・ＦＥＴまたはバイポーラトランジスタを形成する
    工程を有することを特徴とする請求項１〜８のいずれか
    一項に記載の半導体集積回路装置の製造方法。
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