JPH0834281B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0834281B2 JPH0834281B2 JP62226856A JP22685687A JPH0834281B2 JP H0834281 B2 JPH0834281 B2 JP H0834281B2 JP 62226856 A JP62226856 A JP 62226856A JP 22685687 A JP22685687 A JP 22685687A JP H0834281 B2 JPH0834281 B2 JP H0834281B2
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- lead
- semiconductor
- semiconductor device
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、樹脂型半導体パッケージに半導体チップが
搭載された半導体装置に関する。
搭載された半導体装置に関する。
従来の技術 従来の樹脂封止型半導体パッケージに用いられるリー
ドフレームは、ほぼ中央に半導体素子を固着するため
に、幅，長さともに半導体素子より0.3mm以上大きい固
着台（以下、ダイパッドと呼ぶ）があり、このダイパッ
ドはパッケージ内での定められた位置に固定される。ダ
イパッドの固定は、２本以上の吊りリードで周囲のフレ
ームの一部に継がれる。そして、ダイパッド表面には、
１μｍ以上の厚さの金や銀のメッキ層が施され、その上
に共晶（金／シリコン）や導電性粉末入りペーストで半
導体素子が固着される。
ドフレームは、ほぼ中央に半導体素子を固着するため
に、幅，長さともに半導体素子より0.3mm以上大きい固
着台（以下、ダイパッドと呼ぶ）があり、このダイパッ
ドはパッケージ内での定められた位置に固定される。ダ
イパッドの固定は、２本以上の吊りリードで周囲のフレ
ームの一部に継がれる。そして、ダイパッド表面には、
１μｍ以上の厚さの金や銀のメッキ層が施され、その上
に共晶（金／シリコン）や導電性粉末入りペーストで半
導体素子が固着される。
ダイパッドの周囲には、半導体素子表面上の端子と電
気的接続を形成するために、リード（以降インナーリー
ドと呼ぶ）が配置されている。そして、ダイパッド面は
周囲のインナーリードの面より0.15〜0.3mm下げるため
に、吊りリード部で折り曲げ（ディプレス加工）られて
いる。配置されるインナーリードの本数は、パッケージ
外部に突き出ているリード（以降アウターリードと呼
ぶ）の数と同等である。
気的接続を形成するために、リード（以降インナーリー
ドと呼ぶ）が配置されている。そして、ダイパッド面は
周囲のインナーリードの面より0.15〜0.3mm下げるため
に、吊りリード部で折り曲げ（ディプレス加工）られて
いる。配置されるインナーリードの本数は、パッケージ
外部に突き出ているリード（以降アウターリードと呼
ぶ）の数と同等である。
このような構造のリードフレームは、ダイパッド部に
半導体素子を載置し、インナーリード部と所望の結線を
なしたものを熱硬化性の樹脂で覆い、必要とするパッケ
ージの外形にする。
半導体素子を載置し、インナーリード部と所望の結線を
なしたものを熱硬化性の樹脂で覆い、必要とするパッケ
ージの外形にする。
発明が解決しようとする問題点 産業用，民生用の両分野で、半導体装置の機能と外形
とに関し、製造業者間での互換性が必須条件となってい
る。とりわけ半導体大容量メモリー等ではこの種の互換
性を抜きにしては、市場での競争力が著しく下がる。そ
こで搭載する半導体素子寸法の大小が、この互換性を保
つためのパッケージ設計の難易度や品質の良否を支配す
る。従来のパッケージ設計では、半導体素子寸法が大き
くなればアウターリード幅を一定寸法に保ち、樹脂部の
幅を可能な限り広げて、半導体素子の搭載に当たってき
たが、目標とする品質水準に対する低下の原因となるア
ウターリード成形技術、とりわけパッケージ樹脂中に埋
め込まれるリードの深さ等に問題が残っていた。
とに関し、製造業者間での互換性が必須条件となってい
る。とりわけ半導体大容量メモリー等ではこの種の互換
性を抜きにしては、市場での競争力が著しく下がる。そ
こで搭載する半導体素子寸法の大小が、この互換性を保
つためのパッケージ設計の難易度や品質の良否を支配す
る。従来のパッケージ設計では、半導体素子寸法が大き
くなればアウターリード幅を一定寸法に保ち、樹脂部の
幅を可能な限り広げて、半導体素子の搭載に当たってき
たが、目標とする品質水準に対する低下の原因となるア
ウターリード成形技術、とりわけパッケージ樹脂中に埋
め込まれるリードの深さ等に問題が残っていた。
問題点を解決するための手段 本発明では、上述した問題を解決するために、ダイパ
ッド、インナーリードが一体化形成されたリードフレー
ムと、前記ダイパッドに設けられた切り取り部と、前記
切り取り部にインナーリードの一部が入り込み、かつ、
前記ダイパッドの底面が少なくとも前記インナーリード
の上面より上に位置し、前記切り取り部を覆うように前
記ダイパッドに半導体チップが搭載された半導体装置で
ある。
ッド、インナーリードが一体化形成されたリードフレー
ムと、前記ダイパッドに設けられた切り取り部と、前記
切り取り部にインナーリードの一部が入り込み、かつ、
前記ダイパッドの底面が少なくとも前記インナーリード
の上面より上に位置し、前記切り取り部を覆うように前
記ダイパッドに半導体チップが搭載された半導体装置で
ある。
作用 本発明の半導体装置は、リードフレームのダイパッド
の一部までインナーリードのリードパターンを設けてい
るので、インナーリードが樹脂中に深く埋設される。従
って、リードの引き抜き強度の改善と、水の進入経路の
延長による長寿命化が図れる。さらに、ダイパッドに切
り取り部を設けたので半導体素子と樹脂との接触する面
積が増えるためにこれら両者間の密着性が高まる。ま
た、大きな半導体チップにも対応できる。
の一部までインナーリードのリードパターンを設けてい
るので、インナーリードが樹脂中に深く埋設される。従
って、リードの引き抜き強度の改善と、水の進入経路の
延長による長寿命化が図れる。さらに、ダイパッドに切
り取り部を設けたので半導体素子と樹脂との接触する面
積が増えるためにこれら両者間の密着性が高まる。ま
た、大きな半導体チップにも対応できる。
実施例 本発明の半導体装置に適用されるインナーリードの斜
視図を第１図に、本発明の半導体装置を第２図に示す。
以下、これらを参照して説明する。
視図を第１図に、本発明の半導体装置を第２図に示す。
以下、これらを参照して説明する。
先ず、第１図で示すように、リードフレーム１の半導
体チップ２が搭載されるダイパッド３の一部を、インナ
ーリード４の形状に合わせて切り取る。その切り取り部
５にインナーリード４を構成するリードの一部６が入る
ように配置する。
体チップ２が搭載されるダイパッド３の一部を、インナ
ーリード４の形状に合わせて切り取る。その切り取り部
５にインナーリード４を構成するリードの一部６が入る
ように配置する。
次にダイパッド３を吊っている吊りリード７はディプ
レス折り曲げ部８の加工を施す。組立ての際、半導体チ
ップとインナーリード４との接触を防ぐために曲げの方
向はダイパッド３の底面がインナーリード４より高くな
る構造にする。このリードフレーム１のダイパッド3,イ
ンナーリード４の各々の先端部に１〜５μｍの金又は銀
のメッキを施したメッキ領域９を設ける。第２図は本発
明の半導体装置を示す。半導体チップ２はヒートブロッ
クを有する半導体チップ固着装置に載せられたダイパッ
ド３上に、還元雰囲気中で450〜490℃の温度範囲で、金
−シリコン共晶によって固着する。このとき半導体チッ
プ２はダイパッド３に設けた切り取り部（凹部）５を覆
うように固着される。こうした構成によって、半導体チ
ップ２とダイパッド３との接触面積が減るために、ダイ
パッドを介しての水の侵入を少なくすることができる。
また、半導体チップ２とプラスチック12との接触面積が
増えるために、耐湿性や強度が向上する。さらに、本願
発明では、半導体チップがインナーリード４の位置に制
約を受けないために、半導体チップ２の大型化に対応で
きる。そして、半導体チップ２の端子11とインナーリー
ド４の先端部はワイヤー10によって接続する。
レス折り曲げ部８の加工を施す。組立ての際、半導体チ
ップとインナーリード４との接触を防ぐために曲げの方
向はダイパッド３の底面がインナーリード４より高くな
る構造にする。このリードフレーム１のダイパッド3,イ
ンナーリード４の各々の先端部に１〜５μｍの金又は銀
のメッキを施したメッキ領域９を設ける。第２図は本発
明の半導体装置を示す。半導体チップ２はヒートブロッ
クを有する半導体チップ固着装置に載せられたダイパッ
ド３上に、還元雰囲気中で450〜490℃の温度範囲で、金
−シリコン共晶によって固着する。このとき半導体チッ
プ２はダイパッド３に設けた切り取り部（凹部）５を覆
うように固着される。こうした構成によって、半導体チ
ップ２とダイパッド３との接触面積が減るために、ダイ
パッドを介しての水の侵入を少なくすることができる。
また、半導体チップ２とプラスチック12との接触面積が
増えるために、耐湿性や強度が向上する。さらに、本願
発明では、半導体チップがインナーリード４の位置に制
約を受けないために、半導体チップ２の大型化に対応で
きる。そして、半導体チップ２の端子11とインナーリー
ド４の先端部はワイヤー10によって接続する。
これを機械的破壊，電気的絶縁，周囲環境からの保護
を目的として、プラスチック12でパッケージ形状に成形
して本願発明の半導体装置は完成する。
を目的として、プラスチック12でパッケージ形状に成形
して本願発明の半導体装置は完成する。
発明の効果 本発明の半導体装置によれば、半導体大容量メモリー
に見られるような埋設深さが浅く、しかも細いインナー
リードで発生する耐湿性やリードの引抜き強度の低下を
ダイパッドの一部に配置して延長したインナーリード形
状で改善することができる。
に見られるような埋設深さが浅く、しかも細いインナー
リードで発生する耐湿性やリードの引抜き強度の低下を
ダイパッドの一部に配置して延長したインナーリード形
状で改善することができる。
第１図は本発明の半導体装置が適用されるリードフレー
ムの斜視図、第２図は本願発明の半導体装置の断面図で
ある。 １……リードフレーム、２……半導体チップ、３……ダ
イパッド、４……インナーリード、５……切り取り部、
６……リードの一部、７……吊りリード、８……ディプ
レス折り曲げ部、９……メッキ領域、10……ワイヤ、11
……端子、12……プラスチック、13……アウターリー
ド。
ムの斜視図、第２図は本願発明の半導体装置の断面図で
ある。 １……リードフレーム、２……半導体チップ、３……ダ
イパッド、４……インナーリード、５……切り取り部、
６……リードの一部、７……吊りリード、８……ディプ
レス折り曲げ部、９……メッキ領域、10……ワイヤ、11
……端子、12……プラスチック、13……アウターリー
ド。
Claims (1)
- 【請求項１】ダイパッド、インナーリードが一体化形成
されたリードフレームと、前記ダイパッドに設けられた
切り取り部と、前記切り取り部にインナーリードの一部
が入り込み、かつ、前記ダイパッドの底面が少なくとも
前記インナーリードの上面より上に位置し、前記切り取
り部を覆うように前記ダイパッドに半導体チップが搭載
されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226856A JPH0834281B2 (ja) | 1987-09-10 | 1987-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226856A JPH0834281B2 (ja) | 1987-09-10 | 1987-09-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6469041A JPS6469041A (en) | 1989-03-15 |
| JPH0834281B2 true JPH0834281B2 (ja) | 1996-03-29 |
Family
ID=16851641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226856A Expired - Lifetime JPH0834281B2 (ja) | 1987-09-10 | 1987-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834281B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522524B2 (ja) * | 1988-08-06 | 1996-08-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3088193B2 (ja) * | 1992-06-05 | 2000-09-18 | 三菱電機株式会社 | Ｌｏｃ構造を有する半導体装置の製造方法並びにこれに使用するリードフレーム |
| DE4345301C2 (de) * | 1992-06-05 | 2003-11-20 | Mitsubishi Electric Corp | Zuführungsdraht-Rahmen zur Verwendung bei der Herstellung einer Halbleitervorrichtung mit LOC-Struktur und Verfahren zum Herstellen einer Halbleitervorrichtung mit LOC-Struktur |
| US5519576A (en) * | 1994-07-19 | 1996-05-21 | Analog Devices, Inc. | Thermally enhanced leadframe |
| JP5562780B2 (ja) * | 2010-09-21 | 2014-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154764A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 樹脂封止型半導体装置 |
-
1987
- 1987-09-10 JP JP62226856A patent/JPH0834281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6469041A (en) | 1989-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6696747B1 (en) | Semiconductor package having reduced thickness | |
| US6215175B1 (en) | Semiconductor package having metal foil die mounting plate | |
| US4167647A (en) | Hybrid microelectronic circuit package | |
| US6093960A (en) | Semiconductor package having a heat spreader capable of preventing being soldered and enhancing adhesion and electrical performance | |
| KR940007649B1 (ko) | 반도체 패키지 | |
| US6396129B1 (en) | Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package | |
| US10840172B2 (en) | Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package | |
| JPH0774297A (ja) | リードフレームおよび高性能密封集積回路パッケージアセンブリ | |
| EP0444818A2 (en) | Improved integrated circuit package | |
| JPS614254A (ja) | ヒートシンク機能を有する集積回路用パツケージ | |
| US7102208B1 (en) | Leadframe and semiconductor package with improved solder joint strength | |
| KR100381934B1 (ko) | 집적반도체회로 | |
| JPH0567697A (ja) | 樹脂封止型半導体装置 | |
| JPH0666354B2 (ja) | 半導体装置 | |
| JPS6236299Y2 (ja) | ||
| US3860397A (en) | Lead frame | |
| KR0179833B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR200169730Y1 (ko) | 반도체 패키지의 리드프레임 | |
| US3718969A (en) | Plastic encapsulated semiconductor assemblies | |
| JPH0582586A (ja) | 半導体装置及びその製造方法 | |
| KR100460072B1 (ko) | 반도체패키지 | |
| JPH07101726B2 (ja) | リ−ドフレ−ム | |
| JPH0521649A (ja) | 半導体装置 | |
| KR20020024654A (ko) | 적층형 반도체 팩키지 유니트 및, 적층형 반도체 팩키지 | |
| JPS61194861A (ja) | 樹脂封止型半導体装置 |