JPH0834419B2 - 短絡保護機能付集積回路 - Google Patents
短絡保護機能付集積回路Info
- Publication number
- JPH0834419B2 JPH0834419B2 JP62119106A JP11910687A JPH0834419B2 JP H0834419 B2 JPH0834419 B2 JP H0834419B2 JP 62119106 A JP62119106 A JP 62119106A JP 11910687 A JP11910687 A JP 11910687A JP H0834419 B2 JPH0834419 B2 JP H0834419B2
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- Japan
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- circuit
- output
- signal
- drive
- load
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は短絡保護機能付集積回路に関し、負荷が短絡
したときに、この負荷をオン・オフ制御する半導体スイ
ッチの破壊を防止するよう企図したものである。
したときに、この負荷をオン・オフ制御する半導体スイ
ッチの破壊を防止するよう企図したものである。
〈従来の技術〉 自動車には多数の機能リレーが搭載されている。この
機能リレーでは、パワーMOS FET等の半導体スイッチの
オン・オフを駆動制御用ICで制御し、これによりモータ
や電球等に流す電流を通電・遮断制御している。
機能リレーでは、パワーMOS FET等の半導体スイッチの
オン・オフを駆動制御用ICで制御し、これによりモータ
や電球等に流す電流を通電・遮断制御している。
第４図はこの種の機能リレーを示すものである。この
例では、駆動制御用IC1によりパワーMOS FET2（以下FET
と略す）のゲートをハイレベル（Ｈ）にするとFET2が導
通状態になり、バッテリ（図示省略）→イグニッション
スイッチIG→電球３→FET2→アースという経路に沿い電
流が流れ、電球３が点灯する。また、駆動制御用IC1に
よりFET2を遮断状態にすることにより電球３が消灯す
る。なお、ツェナーダイオード４及びコンデンサ５によ
りサージ保護回路が形成されている。
例では、駆動制御用IC1によりパワーMOS FET2（以下FET
と略す）のゲートをハイレベル（Ｈ）にするとFET2が導
通状態になり、バッテリ（図示省略）→イグニッション
スイッチIG→電球３→FET2→アースという経路に沿い電
流が流れ、電球３が点灯する。また、駆動制御用IC1に
よりFET2を遮断状態にすることにより電球３が消灯す
る。なお、ツェナーダイオード４及びコンデンサ５によ
りサージ保護回路が形成されている。
上述した第４図の例では、通電時に負荷（この場合に
は電球３）が短絡すると、大電流が流れFET2が破壊して
しまう。そこで従来では、負荷の短絡に起因するFET2の
破壊を防止するため、第５図や第６図に示す対策が施さ
れた。
は電球３）が短絡すると、大電流が流れFET2が破壊して
しまう。そこで従来では、負荷の短絡に起因するFET2の
破壊を防止するため、第５図や第６図に示す対策が施さ
れた。
第５図の例ではヒューズ６を備えてFET2の破壊防止を
図った。
図った。
第６図の例では、過電流検出回路7,インバータ８及び
アンドゲート９を備えている。このため負荷の短絡が発
生すると、過電流検出回路７からハイレベル信号7aが出
力され、このハイレベル信号7aはインバータ８で反転し
てロウレベル信号8aとなってアンドゲート９に入力され
る。したがってアンドゲート９の出力9aはロウレベルと
なり、FET2が遮断状態となる。このようにしてFET2の破
壊防止を図った。
アンドゲート９を備えている。このため負荷の短絡が発
生すると、過電流検出回路７からハイレベル信号7aが出
力され、このハイレベル信号7aはインバータ８で反転し
てロウレベル信号8aとなってアンドゲート９に入力され
る。したがってアンドゲート９の出力9aはロウレベルと
なり、FET2が遮断状態となる。このようにしてFET2の破
壊防止を図った。
〈発明が解決しようとする問題点〉 ところで、第５図及び第６図に示す従来技術では次の
ような問題があった。
ような問題があった。
（ｉ）第５図に示す従来技術ではヒューズ６を別途備え
なければならず負荷回路の部品が増える。
なければならず負荷回路の部品が増える。
（ii）第６図に示す従来技術では、過電流検出回路7,イ
ンバータ８及びアンドゲート９を別途備えなければなら
ず負荷回路の構成が複雑になる。しかも過電流検出回路
７が高価であるため、コストアップを招来する。
ンバータ８及びアンドゲート９を別途備えなければなら
ず負荷回路の構成が複雑になる。しかも過電流検出回路
７が高価であるため、コストアップを招来する。
本発明は、上記従来技術に鑑み、負荷回路を複雑にす
ることなく、しかも確実にFET等の半導体スイッチを保
護することのできる短絡保護機能付集積回路を提供する
ものである。
ることなく、しかも確実にFET等の半導体スイッチを保
護することのできる短絡保護機能付集積回路を提供する
ものである。
〈問題点を解決するための手段〉 上記問題点を解決する本発明は、導通信号が入力され
ると導通状態となって負荷に電流を通す半導体スイッチ
と、この半導体スイッチへの導通信号の入力が停止され
た後一定時間だけ半導体スイッチの導通状態を保持する
保持素子とを有する負荷回路を駆動制御する集積回路に
おいて、 半導体スイッチに向け導通信号を出力してから一定時
間経過したときに、短時間だけ導通信号の出力を停止
し、この停止時における負荷回路の電圧の状態を電圧信
号として取り込み、電圧信号が負荷の短絡を示す信号で
あるときには以後の駆動信号の出力を停止し、そうでな
いときには再び駆動信号を出力することを特徴とする。
ると導通状態となって負荷に電流を通す半導体スイッチ
と、この半導体スイッチへの導通信号の入力が停止され
た後一定時間だけ半導体スイッチの導通状態を保持する
保持素子とを有する負荷回路を駆動制御する集積回路に
おいて、 半導体スイッチに向け導通信号を出力してから一定時
間経過したときに、短時間だけ導通信号の出力を停止
し、この停止時における負荷回路の電圧の状態を電圧信
号として取り込み、電圧信号が負荷の短絡を示す信号で
あるときには以後の駆動信号の出力を停止し、そうでな
いときには再び駆動信号を出力することを特徴とする。
〈実施例〉 以下、本発明の実施例を図面に基づき詳細に説明す
る。
る。
〈第１実施例〉 第１図は本発明の第１の実施例を示す。同図に示すよ
うに負荷回路10の負荷となる電球３は、FET2によりオン
・オフ制御される。FET2のドレイン出力電圧VDは抵抗
R1,R2で分圧される。またツェナーダイオード４及びコ
ンデンサ５によりサージ保護回路が形成されている。な
お詳細は後述するが、コンデンサ５は、FET2の導通信号
の入力が停止された後も一定期間だけFET2を導通状態に
保持する機能を有している。
うに負荷回路10の負荷となる電球３は、FET2によりオン
・オフ制御される。FET2のドレイン出力電圧VDは抵抗
R1,R2で分圧される。またツェナーダイオード４及びコ
ンデンサ５によりサージ保護回路が形成されている。な
お詳細は後述するが、コンデンサ５は、FET2の導通信号
の入力が停止された後も一定期間だけFET2を導通状態に
保持する機能を有している。
本実施例に係る短絡保護機能付集積回路100（以下集
積回路と略称する）は、FET2を導通状態にする導通信号
ａを出力するものであり、駆動制御回路110と、遅延パ
ルス発生回路120と、インヒビット回路130と、ドライブ
回路140と、入力回路150と、記憶回路160とを有してい
る。
積回路と略称する）は、FET2を導通状態にする導通信号
ａを出力するものであり、駆動制御回路110と、遅延パ
ルス発生回路120と、インヒビット回路130と、ドライブ
回路140と、入力回路150と、記憶回路160とを有してい
る。
このうち駆動制御回路110はハイレベル信号である駆
動指令ｂを出力する。
動指令ｂを出力する。
一方、遅延パルス発生回路120は、Ｄフリップフロッ
プ121,アンドゲート122,シフトレジスタ123及びインバ
ータ124で構成されている。また、インヒビット回路130
はナンドゲート131で構成されている。
プ121,アンドゲート122,シフトレジスタ123及びインバ
ータ124で構成されている。また、インヒビット回路130
はナンドゲート131で構成されている。
ドライブ回路140は、Ｐチャンネル型のMOS FET141,N
チャンネル型のMOS FET142及びインバータ143で構成さ
れている。そしてFET141のドレインが電源に接続され、
FET141のソースとFET142のドレインが接続され、更にFE
T142のソースが接地されている。
チャンネル型のMOS FET142及びインバータ143で構成さ
れている。そしてFET141のドレインが電源に接続され、
FET141のソースとFET142のドレインが接続され、更にFE
T142のソースが接地されている。
入力回路150は、Ｐチャンネル型のMOS FET151及びＮ
チャンネル型のMOS FET152で形成したC-MOSインバータ
と、このC-MOSインバータへの入力電圧値を制限するダ
イオード153,154とで構成されている。
チャンネル型のMOS FET152で形成したC-MOSインバータ
と、このC-MOSインバータへの入力電圧値を制限するダ
イオード153,154とで構成されている。
記憶回路160は、Ｄフリップフロップで構成されてい
る。
る。
次に、本実施例の動作を、第１図及びタイムチャート
である第２図を参照して説明する。
である第２図を参照して説明する。
I:時刻t1から時刻t3までの動作 （１−１）時刻t1で駆動指令ｂが出力され、アンド信号
ｃがロウレベルＬ（以下Ｌと略す）からハイレベルＨ
（以下Ｈと略す）に立ち上がる。
ｃがロウレベルＬ（以下Ｌと略す）からハイレベルＨ
（以下Ｈと略す）に立ち上がる。
（１−２）時刻t2では、クロックパルスCLKに同期し
て、Ｄフリップフロップ121から駆動指令ｂ′が出力さ
れる。このときアンド信号ｃがＨからＬに立ち下がり、
シフトレジスタ123が作動を開始するとともに記憶回路1
60がプリセットされる。
て、Ｄフリップフロップ121から駆動指令ｂ′が出力さ
れる。このときアンド信号ｃがＨからＬに立ち下がり、
シフトレジスタ123が作動を開始するとともに記憶回路1
60がプリセットされる。
（１−３）時刻t2以降では、遅延パルス信号ｄがＨであ
るため、ナンド信号ｅはＬとなりFET141が導通状態（以
下ONと略す）になる。また駆動指令ｂ′を反転したイン
バータ信号ｆがＬとなりFET142が遮断状態（以下OFFと
略す）になる。このようにFET141がON FET142がOFFとな
るため、Ｈとなった導通信号ａがFET2に送られてFET2が
ONになり、電球３に電流が通り点灯する。
るため、ナンド信号ｅはＬとなりFET141が導通状態（以
下ONと略す）になる。また駆動指令ｂ′を反転したイン
バータ信号ｆがＬとなりFET142が遮断状態（以下OFFと
略す）になる。このようにFET141がON FET142がOFFとな
るため、Ｈとなった導通信号ａがFET2に送られてFET2が
ONになり、電球３に電流が通り点灯する。
（１−４）点灯直後は電球３の抵抗が小さく大電流が流
れドレイン電圧VDは高い値となるが、しばらく経つとフ
ィラメント温度が上昇して電球３の抵抗が大きくなり、
ドレイン電圧VDはFET2の飽和電圧である低い値に落ちつ
く。
れドレイン電圧VDは高い値となるが、しばらく経つとフ
ィラメント温度が上昇して電球３の抵抗が大きくなり、
ドレイン電圧VDはFET2の飽和電圧である低い値に落ちつ
く。
II:時刻t3から時刻t4までの動作 （２−１）時刻t2から時間T1経過した時刻t3では、シフ
トレジスタ123の最終段出力がＨとなり、遅延パルス信
号ｄがＬになる。なお時間T1の長さは、電球３のフィラ
メントが充分あたたまって電球３の抵抗が大きくなるま
での時間に設定してある。遅延パルス信号ｄは時刻t4に
おいて、シフトレジスタ123の最終段出力がＬになるに
伴ない、ＬからＨになる。そして、本実施例では、遅延
パルス信号ｄがＬとなっている負性パルス期間T2を、遅
延パルスとして利用している。
トレジスタ123の最終段出力がＨとなり、遅延パルス信
号ｄがＬになる。なお時間T1の長さは、電球３のフィラ
メントが充分あたたまって電球３の抵抗が大きくなるま
での時間に設定してある。遅延パルス信号ｄは時刻t4に
おいて、シフトレジスタ123の最終段出力がＬになるに
伴ない、ＬからＨになる。そして、本実施例では、遅延
パルス信号ｄがＬとなっている負性パルス期間T2を、遅
延パルスとして利用している。
（２−２）時刻t3では、遅延パルス信号ｄがＬになるた
めナンド信号ｅがＨとなり、FET141がOFFとなる。この
ときFET142は時刻t3以前と同様OFF状態を保持してい
る。このようにFET141,142が共にOFFになると、導通信
号ａの出力は停止する。しかしコンデンサ５のチャージ
電圧により、時刻t3以降もしばらくの間は、FET2のON状
態が継続する。
めナンド信号ｅがＨとなり、FET141がOFFとなる。この
ときFET142は時刻t3以前と同様OFF状態を保持してい
る。このようにFET141,142が共にOFFになると、導通信
号ａの出力は停止する。しかしコンデンサ５のチャージ
電圧により、時刻t3以降もしばらくの間は、FET2のON状
態が継続する。
（２−３）コンデンサ５のチャージ電圧によりFET2がON
になっているとき、負荷短絡がなく正常であると、ドレ
イン電圧VDは小さく、これを抵抗R1,R2で分圧した検出
電圧VAも小さくＬとなる。このため入力回路150のFET15
1がON,FET152がOFFとなり、入力信号ｇはＨとなる。そ
して時刻t4で遅延パルス信号ｄが立ち上がると、入力信
号ｇが記憶され、記憶信号ｈはＨとなる。
になっているとき、負荷短絡がなく正常であると、ドレ
イン電圧VDは小さく、これを抵抗R1,R2で分圧した検出
電圧VAも小さくＬとなる。このため入力回路150のFET15
1がON,FET152がOFFとなり、入力信号ｇはＨとなる。そ
して時刻t4で遅延パルス信号ｄが立ち上がると、入力信
号ｇが記憶され、記憶信号ｈはＨとなる。
（２−４）コンデンサ５のチャージ電圧によりFET2がON
になっているときに、負荷である電球３が短絡している
場合は、ドレイン電圧VDは電源電圧値近くまで上昇して
おり、これに伴ない検出電圧VAがＨとなる。このため入
力回路150のFET151がOFF,FET152がONとなり、入力信号
ｇはＬとなる。そして、時刻t4で遅延パルス信号ｄが立
ち上がると、入力信号ｇが記憶され、記憶信号ｈはＬと
なる。
になっているときに、負荷である電球３が短絡している
場合は、ドレイン電圧VDは電源電圧値近くまで上昇して
おり、これに伴ない検出電圧VAがＨとなる。このため入
力回路150のFET151がOFF,FET152がONとなり、入力信号
ｇはＬとなる。そして、時刻t4で遅延パルス信号ｄが立
ち上がると、入力信号ｇが記憶され、記憶信号ｈはＬと
なる。
III:時刻t4以降の動作 （３−１）駆動制御回路110は、記憶信号ｈがＬになる
と、これを停止信号として判別して、強制的に駆動指令
ｂの出力を停止するようになっており、記憶信号ｈがＨ
の間は、電球３の制御に応じて駆動指令ｂを出力する。
と、これを停止信号として判別して、強制的に駆動指令
ｂの出力を停止するようになっており、記憶信号ｈがＨ
の間は、電球３の制御に応じて駆動指令ｂを出力する。
（３−２）そこで、負荷の短絡がない正常時では、時刻
t4で遅延パルス信号ｄがＬからＨになるとナンド信号ｅ
がＬとなってFET141がONになり、しかもFET142がOFFの
ままなので、導通信号ａが再び出力される。そしてこの
導通信号ａによりFET2がONとなり電球３の点灯が続く。
t4で遅延パルス信号ｄがＬからＨになるとナンド信号ｅ
がＬとなってFET141がONになり、しかもFET142がOFFの
ままなので、導通信号ａが再び出力される。そしてこの
導通信号ａによりFET2がONとなり電球３の点灯が続く。
（３−３）一方、電球３が短絡している場合は、記憶信
号ｈがＬとなるため、第２図中二点鎖線で示すように、
駆動指令ｂの出力が停止する。よって駆動指令ｂ′はＬ
となるため、時刻t4で遅延パルス信号ｄがＨになって
も、ナンド信号ｅはＨのままであり、FET141はOFFのま
まとなる。一方、インバータ信号ｆはＨとなるためFET1
42はONとなる。この結果、導通信号ａは出力されず、し
かもコンデンサ５のチャージ電圧が低くなるためFET2は
OFFとなる。かくて短絡時にはFET2に流れる電流が遮断
され、FET2の破壊が防止される。
号ｈがＬとなるため、第２図中二点鎖線で示すように、
駆動指令ｂの出力が停止する。よって駆動指令ｂ′はＬ
となるため、時刻t4で遅延パルス信号ｄがＨになって
も、ナンド信号ｅはＨのままであり、FET141はOFFのま
まとなる。一方、インバータ信号ｆはＨとなるためFET1
42はONとなる。この結果、導通信号ａは出力されず、し
かもコンデンサ５のチャージ電圧が低くなるためFET2は
OFFとなる。かくて短絡時にはFET2に流れる電流が遮断
され、FET2の破壊が防止される。
〈第２実施例〉 第３図は本発明の第２の実施例を示す。この第２の実
施例に係る集積回路200は、駆動制御回路110,遅延パル
ス発生回路120,インヒビット回路230,ドライブ回路240,
入力回路150及び記憶回路160で構成されている。このう
ち上記回路110,120,150,160は第１の実施例と同じであ
るため、第１実施例と異なるインヒビット回路230及び
ドライブ回路240について説明する。
施例に係る集積回路200は、駆動制御回路110,遅延パル
ス発生回路120,インヒビット回路230,ドライブ回路240,
入力回路150及び記憶回路160で構成されている。このう
ち上記回路110,120,150,160は第１の実施例と同じであ
るため、第１実施例と異なるインヒビット回路230及び
ドライブ回路240について説明する。
駆動指令ｂ′が入力され且つ遅延パルス信号ｄがＨで
あるときには、インヒビット回路230のFET231がON、ド
ライブ回路240のFET241がON、FET242がOFFとなり、導通
信号ａが出力される。この状態は、第２図において、t2
〜t3の期間ならびに正常時の時刻t4以降の期間に対応す
る。
あるときには、インヒビット回路230のFET231がON、ド
ライブ回路240のFET241がON、FET242がOFFとなり、導通
信号ａが出力される。この状態は、第２図において、t2
〜t3の期間ならびに正常時の時刻t4以降の期間に対応す
る。
駆動指令ｂ′が入力され且つ遅延パルス信号ｄがＬで
あるときには、FET231がOFF、FET241がON、FET242がOFF
となり、導通信号ａの出力は停止する。この状態は第２
図において、t3〜t4の期間に対応する。
あるときには、FET231がOFF、FET241がON、FET242がOFF
となり、導通信号ａの出力は停止する。この状態は第２
図において、t3〜t4の期間に対応する。
駆動指令ｂ′が入力されないときには、FET241がOF
F、FET242がONとなるため、遅延パルスｄの状態にかか
わらず、導通信号ａは出力されない。この状態は、第２
図において、負荷短絡時における時刻t4以降の期間に対
応する。
F、FET242がONとなるため、遅延パルスｄの状態にかか
わらず、導通信号ａは出力されない。この状態は、第２
図において、負荷短絡時における時刻t4以降の期間に対
応する。
このように第２実施例のインヒビット回路230及びド
ライブ回路240は、第１実施例のインヒビット回路130及
びドライブ回路140と同じ機能をはたす。よって第２実
施例の集積回路によっても、短絡時におけるFET2の破壊
を防止できる。
ライブ回路240は、第１実施例のインヒビット回路130及
びドライブ回路140と同じ機能をはたす。よって第２実
施例の集積回路によっても、短絡時におけるFET2の破壊
を防止できる。
〈発明の効果〉 以上実施例とともに具体的に説明したように本発明に
よれば、半導体スイッチを駆動制御する集積回路自体で
負荷の短絡を判別し、短絡時に半導体スイッチを遮断状
態にするため、集積回路の外部にヒューズや過電流検出
回路を設ける必要がなく、負荷回路を複雑にすることを
回避できる。このため設置スペースの節約が実現でき、
回路構成の集約化に寄与する。
よれば、半導体スイッチを駆動制御する集積回路自体で
負荷の短絡を判別し、短絡時に半導体スイッチを遮断状
態にするため、集積回路の外部にヒューズや過電流検出
回路を設ける必要がなく、負荷回路を複雑にすることを
回避できる。このため設置スペースの節約が実現でき、
回路構成の集約化に寄与する。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例を示すタイムチャート、第３図は本発明の
第２の実施例を示す回路図、第４図〜第６図は従来技術
を示す回路図である。 図面中、 ２はFET（半導体スイッチ）、３は電球、５はコンデン
サ（保持素子）、10は負荷回路、100,200は集積回路、1
10は駆動制御回路、120は遅延パルス発生回路、130,230
はインヒビット回路、140,240はドライブ回路、150は入
力回路、160は記憶回路である。
第１の実施例を示すタイムチャート、第３図は本発明の
第２の実施例を示す回路図、第４図〜第６図は従来技術
を示す回路図である。 図面中、 ２はFET（半導体スイッチ）、３は電球、５はコンデン
サ（保持素子）、10は負荷回路、100,200は集積回路、1
10は駆動制御回路、120は遅延パルス発生回路、130,230
はインヒビット回路、140,240はドライブ回路、150は入
力回路、160は記憶回路である。
Claims (1)
- 【請求項１】導通信号が入力されると導通状態となって
負荷に電流を通す半導体スイッチと、この半導体スイッ
チへの導通信号の入力が停止された後一定時間だけ半導
体スイッチの導通状態を保持する保持素子とを有する負
荷回路を駆動制御する集積回路において、 駆動指令を出力する駆動制御回路と、 駆動指令が出力された時点から一定時間遅延して所定の
パルス幅となっている遅延パルスを発生する遅延パルス
発生回路と、 駆動指令が出力され且つ遅延パルスが出力されていない
期間で駆動モードとなり、駆動指令が出力され且つ遅延
パルスが出力されている期間でインヒビットモードとな
るインヒビット回路と、 インヒビット回路が駆動モードになると前記半導体スイ
ッチに対し導通信号を出力し、インヒビット回路がイン
ヒビットモードになると出力がハイインピーダンスとな
るドライブ回路と、 前記半導体スイッチと負荷とを接続する接続部の電位に
対応する電圧信号を取り込む入力回路と、 遅延パルスの終了時点で入力回路により取り込んだ電圧
信号を記憶し、記憶した電圧信号が負荷の短絡を示す信
号であるときには、駆動指令の出力を停止させる停止信
号を駆動制御回路に送る記憶回路と、を有することを特
徴とする短絡保護機能付集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119106A JPH0834419B2 (ja) | 1987-05-18 | 1987-05-18 | 短絡保護機能付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119106A JPH0834419B2 (ja) | 1987-05-18 | 1987-05-18 | 短絡保護機能付集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285022A JPS63285022A (ja) | 1988-11-22 |
| JPH0834419B2 true JPH0834419B2 (ja) | 1996-03-29 |
Family
ID=14753058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119106A Expired - Fee Related JPH0834419B2 (ja) | 1987-05-18 | 1987-05-18 | 短絡保護機能付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834419B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569634Y2 (ja) * | 1989-02-04 | 1998-04-28 | 富士通テン 株式会社 | 電界効果トランジスタを用いたスイツチング回路 |
| JP5285103B2 (ja) * | 2011-03-10 | 2013-09-11 | 株式会社東芝 | 窒化物半導体装置 |
-
1987
- 1987-05-18 JP JP62119106A patent/JPH0834419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285022A (ja) | 1988-11-22 |
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