JPH0834639B2 - 交換局装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、循環的に反復する（cyclically repeate
d）フレームに入って来るディジタル・時間インターリ
ーブされた（digital−time−interleaved）データをコ
ンピュータ制御で交換し、その入中継線（input line
s）数は交換マトリクスを介した出中継線（output line
s）数に等しいところの、データ疎通経路（data path
s）を設定する交換局装置であって、 該交換局装置は入力端の第１切替えスイッチと、中間
段と、出力端の第２切替えスイッチとを有して成り、 入力端では、循環的に且つ並列に動作する第１切替え
スイッチが、入中継線の入力データを、同じ数の入側中
間中継線（input intermediate lines）に、フレーム順
に且つ循環的に（frame−sequentially and cyclicall
y）分配し、 入側中間中継線に接続され、データ記憶部を持つ中間
段では、交換されるべきデータ疎通経路が確定され、入
側中間中継線数と同数の出側中間中継線にデータを与
え、 出力端では、循環的に且つ並列に動作する第２切替え
スイッチが、フレーム順に且つ循環的にデータを出中継
線に分配して、送られて着たデータがそれらの出中継線
上に出現する交換局装置に関する。

このような交換機は、ヨーロッパ公開特許第116386号
公報と、これに対応する出版物“IEEE International C
onference on Comm.1984",（第１巻,P299〜302）とに開
示されている。このような交換機は、１段スイッチング
・マトリックスとして動作して、したがっていずれの通
路サーチも必要とはされない。また、加わうるに、非ブ
ロック化タイプでもある。この既知の原理も比較的多数
のチャンネルまたは入力ラインに対して用いられること
ができる。この場合には、中央段、言い換えれば、実際
のスイッチング段は、各チャンネルに対して１ビット・
ストアを有した時間スイッチング段になる。しかしなが
ら、これらのデータ・ストアに加わえて、多数のスイッ
チが必要とされる。しかし、これは同時に、相当なコス
ト高を意味する。

本発明は、交換機のスイッチング段がコストおよび設
計努力をあまりに必要とはせず、またより具体的には、
比較的簡単な従来の集積回路によって実現されることが
できる冒頭に説明されたタイプの交換機を提供すること
に目的がある。

本発明によればこの目的は、冒頭に述べた交換局装置
が、入力端における第１切替えスイッチのポジションに
より定まる入中継線と入側中間中継線との接続のいかな
る組合せに対しても、出力端における第２切替えスイッ
チは、出側中間中継線と出中継線との接続の同一の組合
せを設定し、それらの組合せのシーケンスは常に同じで
あり、 中間段には、各入側中間中継線に対してランダムにア
ドレス可能なデータ記憶部が設けられ、該データ記憶部
は各フレーム中に各入中継線のデータを記憶する容量を
持ち、且つ各入中継線の別のフレームのデータを記憶
し、 アドレスするための手段が設けられ、これは少なくと
も１つの読み出し／書き込みアドレス記憶部を有し、す
べてのデータ記憶部を同じアドレス・シーケンスで循環
的に駆動するが、接続に従属するアドレス（connection
−dependant addresses）で込み込み動作や読み出し動
作を実行するために、ある１つのデータ記憶部からその
次のデータ記憶部に１フレームだけシフトされることを
特徴とすることにより達成される。

本発明は、フレーム期間内に、ｎチャンネルが時間段
において切換えられることができるという着想にもとづ
いているものである。なお、ｎは１ラインのチャンネル
数を示している。この場合には、ｒフレーム期間の時間
間隔において、ｒ・ｎチャンネルが切換えられることが
できる。しかしながら、これは時間段の容量がｒの要素
によって増加されねばならないことを要求する。言い換
えれば、ｒ×ｎ個のメモリ位置がデータ・ストアと、こ
のデータ・ストアのアドレスを制御する制御ストアとの
両者内に得られることができなければならない。この場
合には、単一ラインのｒフレームは、ｒ回線の異なるラ
インのｒフレームの全体に対してデータ・ストア内で交
換されることができる。しかし、各ラインからのｒ番目
のフレームだけが切換えられる。この結果、全てのフレ
ームのスイッチングを可能にするためには、ｒ倍の時間
段またはデータ・ストアが必要とされる。この時間段ま
たはデータ・ストアは、各入力端および出力端でのアド
レスの時間シフトをカウントしないで並列にアドレスさ
れる。このようにして、従来のデータ・スイッチング局
にとってより大なる能力を有するデータ・ストアが必要
とされる。しかし、実際のスイッチング段内のスイッチ
は必要とはされないが、入力端および出力端での切換ス
イッチだけは必要とされる。

並列アドレッシング動作に関して、全ての制御ストア
は同一アドレス順序を受け取る。したがって、各スイッ
チング動作に対して、スイッチング計算機は、全ての制
御ストアにとって同一である１アドレスのみに切換えね
ばならないにすぎない。言い換えれば、外部界に対し
て、スイッチング交換機は単一段交換機のように動作す
る。この目的のために、各入力ラインが必ず所定入力中
間ラインに接続されるその入力ラインの出力端において
並行動作される切換えスイッチの各ポジションに対し
て、１入力中間ラインまたは相応する中央段各々と必ず
関連される出力中間ラインの各ラインが入力ラインに対
応する出力ラインに接続される出力端に同様に並行動作
される切換えスイッチの１ポジションがあることは必要
である。これは、対応する出力ラインに同一順序で入力
ラインの全てのデータを1:1交換において供給すること
が可能であらねばならない場合には、簡単に実現される
ことができる。入力端および出力端における切換えスイ
ッチの相互に互いに割り当てられたポジションは、効率
のために同時にとられる。

切換えスイッチ自体の構造またはその入力の端子への
接続が入力端および出力端の両方での切換えスイッチに
おいて同一であらねばならない場合には、 （ａ）前記入力端および前記出力端における前記第１お
よび第２切換えスイッチの第１ポジションにおいて、前
記入力中間ラインを有する前記入力ラインおよび同時に
前記出力ラインを有する前記出力中間ラインは、必ず逆
順序で相互に接続されるとともに、 （ｂ）第２ポジションにおける接続は、前記第１ポジシ
ョンでの接続の並行シフトによって得られる ことを提供することは効率的である。

これは、１ポジションにおいて第１入力ラインが、例
えば最後の入力中間ラインに接続され、第２入力ライン
が最後から２番目の入力中間ラインに接続される等のこ
とを意味する。このようにして、特に簡単な良くレイ・
アウトされた構造が得られる。

前述の従来装置に関しては、その装置に接続通路を定
めるスイッチのアドレッシング・モードが、シフト・レ
ジスタを用いる場合において説明されている。このよう
なシフト・レジスタもまた、本発明によってデータ・ス
トアのアドレスを制御するためのスイッチング交換にお
いて可能である。しかしながら、本発明の実施態様は、 （ａ）前記アドレッシング装置は、前記各データ・スト
アに対する制御ストアを有して、およびまたは、 （ｂ）これらの制御ストアは、データ記憶アドレスの同
一順序を受け取る ことを特徴とするものである。これの結果として、切換
えられる前記接続通路に対する情報は、多重情報とし
て、言い換えれば各データ・ストアに対して実に一度得
ることができる。しかし、この場合には、データ・スト
アと、このデータ・ストアに関する制御ストアとは、両
者は非常に高いレイトで動作するようになるが、１ユニ
ットに一体化されることができる。新しい接続を設ける
ために前記制御ストアに入れられる情報は、全制御スト
アに共通にスイッチング計算機から一度に伝えられるこ
とだけが必要である。したがって、単一段方法にとって
通路を探すことは、もはや必要とはされない。

基本的に、書き込みおよび読み出しのためのデータ記
憶アドレスの両順序は、切換えられるべき接続に無関係
に選択されることができる。この場合に、各データ・ス
トアの制御ストアは、書き込みアドレスと、また読み出
しアドレスとの両方を含むことが必要である。本発明の
他の実施態様によれば、簡単な可能性は、 （ａ）書き込みおよび読み出しのためのデータ記憶アド
レスの２個の順序のうちの一方の順序は、切換えられる
接続から独立した前記データ・ストアの自然アドレス順
序であるとともに、 （ｂ）他方の順序だけが、切換えられる接続によって決
められる ことで提供される。この場合には、データ・ストアに対
して他のアドレス順序の決定は、明らかに零ではないブ
ロック化の可能性を生じることなくして、いずれの他の
手段もなしに得られることができる。前記自然アドレス
順序を形成するために、 （ａ）２個の前記アドレス順序の一方を形成する制御カ
ウンタは、前記各データ・ストアに配されるとともに、 （ｂ）この制御カウンタは、必ず互いに相関するシフト
された１フレームの長さをカウントする ことを提供することは、特に効果を生じる。これは、前
記制御カウンタが全て同一カウント・クロックで与えら
れて、しかし別の初期ポジションから与えられるか、あ
るいは別の開始時点においてカウントを始めるような場
合に簡単に得られることができる。

前記制御ストアのアドレッシングは、いくつかの別な
方法で実行されることができる。入力端および出力端に
おける前記切換えスイッチの巡回的制御に関しては、も
っとも簡単な方法は１個の共通カウンタを用いることで
ある。本発明の他の実施態様にしたがって、全ての前記
制御ストアは、１個のアドレス発生器によって共同に制
御されるとともに、必ず１フレームにわたってシフトさ
れたデータ記憶アドレスの同一順序が前記制御ストアに
供給されることを提供することは効果を生じる。この場
合には、このアドレス発生器は、前記切換えスイッチを
制御する共通カウンタである。新しい接続を設けるため
の前記制御ストアに入れられる情報は、対応するアドレ
ス・スイッチによって全ての制御ストアに同時に入れら
れることができる。あるいは、この情報は、全ての制御
ストアに供給されて、各制御ストアに対する有効なアド
レスがまさに発生されているまでは制御ストアには入れ
られない。この場合には、アドレス比較器は、各制御ス
トアに必要とされる。

本発明のさらに他の実施態様にしたがえば、 （ａ）各制御ストアは、関連される制御カウンタによっ
てアドレスされるとともに、 （ｂ）これら全ての制御ストアは、同一制御記憶アドレ
スで同一順序のデータ記憶アドレスを受け取る ことを提供することは効果を生じる。この場合には、前
記制御ストアの相応してシフトされたアドレッシングに
より、前記データ・ストアのアドレッシングにおけるシ
フトは、前記制御カウンタによって得られる。このカウ
ンタのカウントは、必ず１フレームの長さにわたってシ
フトされる。情報、言い換えれば、新しい接続を設ける
ための前記データ・ストアのアドレスは、この場合に全
ての制御ストアに同一制御記憶アドレスで同時に入れら
れる。

本発明による中央交換機による具体的一実施例につ
き、図面を参照しつつ説明する。なお、この図面は、各
々２チャンネルを有する３回線から成る入力ラインおよ
び出力ラインが用いられた単純化された場合での本発明
によるブロック回路図を示している。しかしながら、よ
り多数のチャンネルを有する多数の回線から成る場合で
も、同じ原理が適用できることは言うまでもない。

図面において、61〜63は入力ラインを示しているとと
もに、データはビット順序に供給され、言い換えれば、
各ライン61〜63の各チャンネルは択一的にワードと称せ
られる例えば８ビットの連続する順序によって代表され
ると見なされねばならない。そして、常に、ｎチャンネ
ルまたはｎワード（本実施例では、ｎ＝２である。）
が、従来方法で多重フレームを構成している。なお、こ
の多重フレームは、図示されてはいない従来構成要素に
よって、スイッチング部の局部的フレーム・クロックと
同期され、相互に等しい位相を有している。

前述の３回線の入力ライン61〜63は、入力端に設けら
れた切換え装置６に接続されている。この切換え装置６
は、各入力ライン61〜63に対して、これら３回線の入力
ライン61〜63に対応した各々３ポジションを有する切換
えスイッチ64〜66を構成している。これら切換えスイッ
チ64〜66の出力は、前記切換え装置６から入力中間ライ
ン71〜73として導出されている。これら全ての３個の切
換えスイッチ64〜66は、並行に切換えられ、前述の３回
線の入力ライン61〜63を巡回順に前記入力中間ライン71
〜73に接続している。言い換えれば、１ポジションにお
いて入力ライン61が入力中間ライン71に、入力ライン62
が入力中間ライン73に等接続され、次のポジションにお
いて入力ライン61が入力中間ライン72に、さらに入力ラ
イン62が入力中間ライン71に等接続される。この結果、
次表１で示される接続順序になる。

したがって、前記切換えスイッチ64〜66の最終ポジシ
ョンにおいては、前記入力ライン61〜63が前記入力中間
ライン71〜73に逆順序に接続される。

前記切換えスイッチ64〜66は、カウンタ２の出力３を
介して制御されている。このカウンタ２は、前記入力ラ
イン61〜63での各新しいチャンネルまたはワードの始ま
りにおいて、計数入力１にワード・パルスWPを受け取
る。本実施例においては、このカウンタ２が２（各入力
ライン61〜63当たりのチャンネル数）×３（入力ライン
61〜63の回線数）＝６ポジションの容量を有している。
したがって、このカウンタ２は、スーパ・フレームと称
されるフレームにおいて全サイクルが実行される。前記
切換えスイッチ64〜66は、各新しいフレーム毎に１ポジ
ションが増加される。したがって、スーパ・フレーム後
には、再び元の位置に戻る。

前記各入力中間ライン71〜73は、１ワード用の多数の
記憶アドレスを有した関連されるデータ・ストア12,22,
32のデータ入力に必ず接続されている。これらデータ・
ストア12,22,32でのアドレスは、左側コラムに示されて
いる。このデータ・ストア12のアドレッシングは、前記
入力中間ライン71および制御接続15への破線接続によっ
て示されている。この制御接続15は、前記ワード・パル
スWPをカウントする制御カウンタ14から発している。加
わうるに、この制御カウンタ14は、デコーダ４から生じ
た出力4aを介してスタート・ポジションにリセットされ
る。このデコーダ４は、また前記カウンタ２の出力３に
も接続されており、また新しいフレームの始まりにおい
て必ずいずれかの出力4a,4b,4cでの信号を形成する。よ
り具体的には、前記出力4aにおける信号は、スーパ・フ
レームの第１フレームの前または始まり時に供給され
る。これに応答して、スーパ・フレームの第１フレーム
についての第１入力ライン61の第１チャンネルでのデー
タ・ワードは、前記データ・ストア12内のアドレス０の
隣に番号によって示されるように、このデータ・ストア
12のアドレス０に入れられる。次のワード・パルスWP後
には、前記制御カウンタ14はさらに１カウント・ポジシ
ョン進むとともに、接続15を介して前記データ・ストア
12のアドレス１を機能させる。このアドレス１に、前記
第１入力ライン61の第１フレームでの第２チャンネルが
入れられる。

次のワード・パルスWPにおいて、前記制御カウンタ14
は、再び１ポジション増加される。しかし、加わえて、
前記切換えスイッチ64〜66は中央ポジションに切換えら
れ、その結果第２フレームの第１チャンネルからの第２
入力ライン62のデータ・ワードは、前記データ・ストア
12のアドレス２に入れられる。このようにして、このデ
ータ・ストア12にデータ・ワードを入れることが続けら
れる。したがって、１スーパ・フレームの終わりには、
図中に番号によって示された前記データ・ワードが入れ
られる。続くスーパ・フレームの始まりには、前記デー
タ・ストア12に入れられる情報は、必ず重ね書きがされ
る。

同様に、前記データ・ストア22は、前記入力中間ライ
ン72に現れるデータ・ワードを入れるために、接続25を
介して制御カウンタ24によってアドレスされる。この制
御カウンタ24もまた、各ワード・パルスWP毎に１ポジシ
ョン増加される。しかし、前記出力4bを介してスーパ・
フレームの第２フレームの始まりにおいてスタート・ポ
ジションにリセットされる。したがって、新しいスーパ
・フレームの始まりには、前記制御カウンタ24は、図中
に示されるように、前記接続25を介して前記データ・ス
トア22のアドレス４を機能させる。前記切換えスイッチ
65は、各スーパ・フレームの始まりにおいて、前記第３
入力ライン63が入力中間ライン72に接続されることか
ら、この第３入力ライン63からの第１フレームの第１チ
ャンネルのデータ・ワードは、前記データ・ストア22の
アドレス４に入れられる。これに続いて、前記データ・
ストア12について説明されたと同様にして、前記入力ラ
イン61〜63からのデータ・ワードは、このデータ・スト
ア22に入れられる。したがって、最終的には、前記デー
タ・ストア12と同様に、このデータ・ストア22には必ず
各入力ライン61〜63の各チャンネルからの、しかしアド
レスの隣りに示される番号を互いに比べると明らかなよ
うに、前記データ・ストア12に対するフレームとは別の
フレームからの１ワードを収納する。また、前記入力ラ
イン61〜63と、この入力ライン61〜63におけるチャンネ
ルとについてのデータ・ワードの順序は、前記データ・
ストア12のワードの順序と一致している。

前記データ・ストア32もまた、接続35を介して書き込
み動作に関して制御カウンタ34によって制御される。こ
の制御カウンタ34は、前記出力4cを介して第３フレーム
の始めにスタート・ポジションにリセットされる。この
結果として、この制御カウンタ34は、前記接続35を介し
て新しいスーパ・フレームの始めに、図中に示されるよ
うな前記データ・ストア32のアドレス２をアドレスす
る。そして、このデータ・ストア32に前記第２入力ライ
ン62の第１フレームにおける第１チャンネルのデータ・
ワードを入れる。スーパ・フレームの終わりには、この
データ・ストア32もまた各入力ライン61〜63の各チャン
ネルの１ワードを、しかし他の前述の２個のデータ・ス
トア12,22に対するフレームとは別のフレームから収納
する。このようにして、３回線の入力ライン61〜63の全
てのデータ・ワードは、１個のスーパ・フレームの間に
３個の連続するフレームから３個の前記データ・ストア
12,22,32の全てに記憶される。

前記データ・ストア12,22,32が読み出される場合に
は、アドレッシングは制御ストア16,26,36を介して、言
い換えれば、データ・ストア12については制御ストア16
および接続17を介して、データ・ストア22については制
御ストア26および接続27を介して、またデータ・ストア
32については制御ストア36および接続37を介して実行さ
れるだけである。ここに示されている実施例において
は、これら制御ストア16,26,36もまた前記カウント２の
出力３を介してアドレスされる。これら制御ストア16,2
6,36の内容は、詳細に後述される。

さて、前記データ・ストア12,22,32のデータ出力は、
各出力中間ライン81〜83に接続されている。この出力中
間ライン81〜83は、また前記切換え装置６と全く同一構
造の、言い換えれば３個の切換えスイッチ84〜86を組み
込んだ切換え装置８の入力を示している。これら切換え
スイッチ84〜86は、前記カウンタ２の出力３を介して前
記切換装置６の切換えスイッチ64,65,66と同時に制御さ
れ、例えば次々と前記出力中間ライン81を出力ライン91
に、そして出力ライン93に、更に出力ライン92に接続す
る。また、他の前記出力中間ライン82,83に関しても同
様に接続する。この場合に、前記切換装置６に対してと
同一の接続順序が得られる。

個々の接続の切換えに関しての詳細な説明は、次表２
を参照して与えられている。

この表２において、第１コラムは、前記カウンタ２の
出力３に現れるカウンタ・ポジションを示している。ま
た、このカウンタ・ポジションは、同時に個々の前記制
御ストア16,26,36のアドレスを構成している。次のコラ
ムは、前記制御ストア16の内容を示しており、前記デー
タ・ストア12を読み出すために前記接続17を介して供給
されるアドレスを表わしている。更に次のコラムには、
入力ライン番号およびチャンネル番号、更に一字画後に
フレーム番号によって示された切換え接続が明示されて
いる。これは、所定時点、言い換えれば、３フレームか
ら成るスーパ・フレームの終わりでの前記データ・スト
ア12,22,32の図中に示された内容にもとづかれている。
なお、前記フレーム番号のカウントは、この所定時点に
関連している。前記切換え接続を示す第３コラムの右側
には、前記フレーム番号が、図示されている時点から始
まる4,5および６によって先にカウントされている。な
お、下線はある程度までは時間軸を表わしている。

同様にして、次の第４コラムは、前記制御ストア26の
内容、言い換えれば、前記データ・ストア22の読み出し
に際して接続27を介して駆動されるアドレスの順序を表
わしている。また次のコラムは、前記第３コラムと同様
に前記データ・ストア22を介して切換えられる接続を示
している。第６コラムも同様である。この第６コラム
は、前記データ・ストア32をアドレスするための前記制
御ストア26の内容を示している。また、最後のコラム
は、このデータ・ストア32を介して切換えられる接続を
示している。

図中に示されている状態後の第４フレームの始まりに
おいて、したがって前記入力ライン61〜63の新しいデー
タ・ワードが、言い換えれば、この第４フレームの第１
チャンネルが前記データ・ストア12,22,32に入れられる
前に、アドレス０は前記カウンタ２の出力３で得られる
ことができる。また、対応する前記制御ストア16,26,36
が、これにより駆動される。これに応答して、前記デー
タ・ストア12は、アドレス３で読み出される。また、前
記第２入力ライン62からの第２フレームの第２チャンネ
ルに由来する、この読み出されたデータ・ワードは、第
１出力ライン91に第４フレームの第１チャンネルで供給
される。したがって、このデータ・ワードは、２フレー
ムには１チャンネル少ない遅延でもって第２入力ライン
62から第１出力ライン91に転送される。

この時点において、前記制御ストア26は、前記データ
・ストア22のアドレスから、前記第１入力ライン61から
の第２フレームの第２チャンネルから来たデータ・ワー
ドを読み出す。そして、このデータ・ワードを第３出力
ライン93に第４フレームの第１チャンネルで転送する。
ここで、このデータ・ワードの第１入力ライン61から第
３出力ライン93への転送における遅延もまた２フレーム
時間には１チャンネル少ない継続時間を有する。

前記制御ストア36は、前記データ・ストア32のアドレ
スから、前記第２入力ライン62の第１チャンネルから第
１フレームで受け取ったデータ・ワードを読み出す。こ
のデータ・ワードは、第２出力ライン92に第４フレーム
の第１チャンネルで供給される。このデータ・ワードに
おいて、第２入力ライン62から第２出力ライン92への切
換え遅延は、全３フレーム時間にまでなる。

前記データ・ストア12,22,32が同時に前述したように
読み出された後に、前記入力ライン61〜63の第１チャン
ネルからの第４フレームでのデータ・ワードは、前記制
御カウンタ14,24,34によって定められかつ図中で矢印で
示されるアドレスに入れられる。今、前記データ・スト
ア12,22,32の内容は、フレーム番号に関しては表示と比
べて変わっている。注目されるべきことは、前記データ
・ストア32において、読み出し動作がまさに実行されて
いる同一アドレス２に情報が再び直ぐに入れられること
である。前述した本実施例においては、これは実に前記
接続35,37によって定められる１アドレスにだけに起こ
る。しかし、これは択一的に他のアドレスでも起こる。
したがって、前記データ・ストア12,22,32は、前記入力
ライン61〜63から出力ライン91〜93にデータ・ワードの
ビット順序転送の場合には、読み出され、また再び同一
アドレスに書き込まれることが可能であるようにあらな
ければならない。なお、このビット順序転送は、この順
序を択一的に逆にすることが可能である。ビット順序切
変えに関しては、加わえて、前記データ・ストア12,22,
32内のデータ・ワードの個々のビットが個別的に次々に
アドレスされることが必要である。したがって、各デー
タ・ワードの読み出しおよび書き込みにおいて、ビット
が捜される。

完全な１データ・ワードが読み出されかつ再び書き込
まれた後に、前記制御ストア16,26,36に対するアドレス
１が前記カウンタ２の出力３に現われるに応答して、次
のワード・パルスWPが現われる。このアドレス１によっ
て、この制御ストア16は、第３フレームについての前記
第３入力ライン63の第１チャンネルのデータ・ワードが
第４フレームの第２チャンネルで前記第１出力ライン91
を介して転送される結果として、前記データ・ストア12
のアドレス４をアドレスする。したがって、このデータ
・ワードは、１フレームと１チャンネルとの継続期間ま
で遅延されるだけである。本実施例においては、このデ
ータ・ワードは、先に転送されたデータ・ワードと同一
遅延を与える。他のデータ・ストア22,32の読み出しも
同様に実行され、また前記カウンタ２の出力３に生ずる
次のアドレスに対しても同様に実行される。なお、注目
されるべきことは、２アドレス後毎に、前記切換えスイ
ッチ64〜66だけでなく前記切換えスイッチ84〜86も、必
ず１ポジションさらに切換わることである。加わうる
に、前記カウンタ２の出力３での他のアドレスに対し
て、図中に示されているデータ・ワードが必ずしも前記
データ・ストア12,22,32から読み出されないで、最後の
アドレスで図中に示される時点後に入れられた、したが
って各フレーム4,5から生じたデータ・ワードが読み出
されることが考えられるべきである。表２において、こ
れらのデータ・ワードに対するフレーム番号には下線が
付されている。

表２は、所定入力ライン61〜63の所定チャンネルのデ
ータ・ワードもまた同一チャンネルで、そして必ず同一
フレーム順序で同一出力ライン91〜93に転送されること
を示している。これもまた、各入力ライン61〜63の各チ
ャンネルが各出力ライン91〜93の各チャンネルに切換え
られることができることを示している。なお、この場合
に、ブロック化は可能ではない。この目的のために、個
々の前記制御ストア16,26,36は、１フレームにわたって
シフトされる関連されるデータ・ストア12,22,32を、表
中に示されている同一アドレス順序において、前記デー
タ・ストア22に対するアドレス順序が２ポジション、言
い換えれば、前記データ・ストア12の他の順序に相関し
て下方に１フレームの長さにわたってシフトされるため
に、必ずアドレスすることはやむを得ないことである。
なお、このデータ・ストア12に対するアドレス順序にお
いて下方の２個のアドレスは、前記データ・ストア22に
対するアドレス順序に一番上で加えられる。同じこと
は、このデータ・ストア22に相関する前記データ・スト
ア32のアドレス順序に関してあてはまる。また、この方
法のアプローチで、前記データ・ストア12の他の順序に
相関する前記データ・ストア32のアドレス順序のシフト
に関してもあてはまる。したがって、環状にされた巡回
シフトが得られる。これば、前記制御ストア16,26,36が
全て前記カウンタ２の出力からアドレスされるという仮
定にもとづいている。

他の可能性は、関連される制御カウンタ14,24,34から
各制御ストア16,26,36を、より具体的には、制御カウン
タ14から制御ストア16を、制御カウンタ24から制御スト
ア26を、また制御カウンタ34から制御ストア36をアドレ
スすることである。これらの場合に、全ての前記制御ス
トア16,26,36は、これらのアドレスに相関して同一内容
を有するとともに、読み出しの間において、前記データ
・ストア12,22,32のアドレッシングをシフトすること
は、これら制御ストア16,26,36のシフトされたアドレッ
シングによって実行される。なぜならば、前述された制
御カウンタ14,24,34が、互いに相関してシフトされた後
にカウントするからである。これは、接続制御情報を図
示されない切換えコンピュータの命令から前記制御スト
ア16,26,36に入れるに有利である。なぜならば、この場
合には、このコンピュータが同一アドレスで全ての制御
ストア16,26,36に書き込むことができるからである。こ
の場合に、この切換え動作の間におけるワードの伝送の
順序は、変化されない。

いままでのところの説明では、データ・ワードのビッ
ト順序切換えにもとづかれている。非常に高いビット・
レイトを有するラインに対しては、前記切換えスイッチ
64〜66,84〜86の可能な切換えレイト、また前記データ
・ストア12,22,32および制御ストア16,26,36の動作レイ
トは、限度を超えさせることができる。この場合には、
外部入力ラインにビット順序に到達する個々のチャンネ
ルのデータ・ワードを並列に変換すること、および示さ
れかつ説明されたような装置においてそのデータ・ワー
ドをビット並列に切換えることは、なお一層有利であ
る。この場合には、これら切換えスイッチ64〜66,84〜8
6は、対応する多重構成、言い換えれば、各ビットに対
して１スイッチであらねばならない。同様に、前記入力
ライン61〜63、中間ライン71〜73,81〜83および出力ラ
イン91〜93も、実際にワード当たりのビット数に対応す
る多数回路の並列ラインから構成されなければならな
い。これとは逆に、前記データ・ストア12,22,32、更に
は前記制御ストア16,26,36も容量においては変更が必要
とされない。なぜならば、いずれの場合においても、全
ての前記データ・ストア12,22,32は一緒に、入力ライン
数に等しい多数のフレームから成る全ての入力ラインの
データ・ワードを同時に記憶しなければならないからで
ある。

前述された本実施例において説明された構成は、前記
切換えスイッチ64〜66,84〜86によって実行される接続
の順序、したがって前記データ・ストア12,22,32に記憶
される個々の前記入力ライン61〜63の値の順序に関して
は、変形されることもできる。より具体的には、例え
ば、これら入力ライン61〜63が個々の前記切換えスイッ
チ64〜66に別の方法で接続されるようである。これら切
換えスイッチ64〜66も反対に設けられることができる。
言い換えれば、各入力ライン61〜63が１個の切換えスイ
ッチに接続されるようにしてである。基本的に重要なこ
とは、各データ・ストアが必ず全ての入力ラインからの
同一量の情報を収納するとともに、全てのデータ・スト
ア12,22,32がチャンネルに関しても相互に同一順序で入
力ラインの情報成分を収納することにある。したがっ
て、全ての前記制御ストア16,26,36も、互いに相関して
恐らくシフトされたアドレスの同一順序を含む。これに
より、これらの接続を設けるためのアドレスは、一様に
前記制御ストア16,26,36に入れられることができる。加
わうるに、出力端において前記切換えスイッチ84〜86に
よって実行される接続は、入力端において前記切換えス
イッチ64〜66の接続とマッチされなければならない。言
い換えれば、必ず接続の同一組み合わせが切換え可能で
あらねばならない。

前述された装置は、内部ブロック化なしの単一段切換
えマトリックスとして動作する。前記切換えスイッチ64
〜66,84〜86に要求されるコストおよび設計努力は、こ
れら切換えスイッチ64〜66,84〜86が従来の集積された
標準モジュール、特に通常にマルチプレクサーまたはデ
ィマルチプレクサーと呼ばれる形で実現されることがで
きるために、押さえられる。これに対して、慣習的に、
集積された記憶回路も前記データ・ストア12,22,32およ
び制御ストア16,26,36に用いられることができる。この
装置が単一段の切換えマトリックスとして動作するため
には、いずれのパス・サーチング装置も必要とはされな
い。また、各接続は、前記データ・ストア12,22,32に対
して、単一値、言い換えれば全ての前記制御ストア16,2
6,36において同一であるアドレスによって定められるだ
けである。

【図面の簡単な説明】

第１図は、本発明による中央交換機の具体的一実施例を
説明するためのブロック回路図である。 ２……カウンタ、４……デコーダ ６……切換え装置 12,22,32……データ・ストア 14,24,34……制御カウンタ 16,26,36……制御ストア 15,25,35……制御接続 61,62,63……入力ライン 64,65,66,84,85,86……切換えスイッチ 71,72,73……入力中間ライン 81,82,83……出力中間ライン 91,92,93……出力ライン

Claims (7)

【特許請求の範囲】
1. 【請求項１】循環的に反復するフレームに入って来るデ
   ィジタル・時間インターリーブされたデータをコンピュ
   ータ制御で交換し、その入中継線数は交換マトリクスを
   介した出中継線数に等しいところの、データ疎通経路を
   設定する交換局装置であって、 該交換局装置は入力端の第１切替えスイッチと、中間段
   と、出力端の第２切替えスイッチとを有して成り、 入力端では、循環的に且つ並列に動作する第１切替えス
   イッチが、入中継線の入力データを、同じ数の入側中間
   中継線に、フレーム順に且つ循環的に分配し、 入側中間中継線に接続され、データ記憶部を持つ中間段
   では、交換されるべきデータ疎通経路が確定され、入側
   中間中継線数と同数の出側中間中継線にデータを与え、 出力端では、循環的に且つ並列に動作する第２切替えス
   イッチが、フレーム順に且つ循環的にデータを出中継線
   に分配して、送られて来たデータがそれらの出中継線上
   に出現する交換局装置において、 入力端における第１切替えスイッチ（64,65,66）のポジ
   ションにより定まる入中継線（61,62,63）と入側中間中
   継線（71,72,73）との接続のいかなる組合せに対して
   も、出力端における第２切替えスイッチ（84,85,86）
   は、出側中間中継線（81,82,83）と出中継線（91,92,9
   3）との接続の同一の組合せを設定し、それらの組合せ
   のシーケンスは常に同じであり、 中間段には、各入側中間中継線（71,72,73）に対してラ
   ンダムにアドレス可能なデータ記憶部（12,22,32）が設
   けられ、該データ記憶部は各フレーム中に各入中継線
   （61,62,63）のデータを記憶する容量を持ち、且つ各入
   中継線（61,62,63）の別のフレームのデータを記憶し、 アドレスするための手段（2,4,14,16,24,26,34,36）が
   設けられ、これは少なくとも１つの読み出し／書き込み
   アドレス記憶部を有し、すべてのデータ記憶部（12,22,
   32）を同じアドレス・シーケンスで循環的に駆動する
   が、接続に従属するアドレスで書き込み動作や読み出し
   動作を実行するために、ある１つのデータ記憶部からそ
   の次のデータ記憶部に１フレームだけシフトされること
   を特徴とする交換局装置。
2. 【請求項２】入力端及び出力端における切替えスイッチ
   （64,65,66;84,85,86）の１つのポジションでは、入側
   中間中継線（71,72,73）を含む入中継線（61,62,63）及
   びこれと同時に出中継線（91,92,93）を伴う出側中間中
   継線（81,82,83）は、常にそのシーケンスで相互接続さ
   れ、それ以外のポジションでの接続は最初に述べたポジ
   ションでの接続を平行シフトすることにより求められる
   ことを特徴とする特許請求の範囲第１項に記載の交換局
   装置。
3. 【請求項３】アドレスするための手段は各データ記憶部
   （12,22,32）に対して制御記憶部（16,26,36）を有し、
   すべての制御記憶部（16,26,36）はデータ記憶部アドレ
   スの同一のシーケンスを含むことを特徴とする特許請求
   の範囲第１項又は第２項に記載の交換局装置。
4. 【請求項４】書き込み及び読み出し用のデータ記憶部ア
   ドレスの２つのシーケンスのうち、その１つのシーケン
   スは、切り替えられる接続とは無関係のデータ記憶部
   （12,22,32）の自然のアドレス・シーケンスであり、も
   う１つのシーケンスのみが切り替えられる接続により定
   められることを特徴とする特許請求の範囲第１項ないし
   第３項のうちのいずれか１項に記載の交換局装置。
5. 【請求項５】上記２つのアドレス・シーケンスのうちの
   １つを生成する制御カウンタ（14,24,34）が各データ記
   憶部（12,22,32）に割り当てられ、該制御カウンタ（1
   4,24,34）は相互に関する１フレームの全長に亙りシフ
   トされる計数動作を実行することを特徴とする特許請求
   の範囲第４項に記載の交換局装置。
6. 【請求項６】すべての制御記憶部（16,26,36）はアドレ
   ス生成器（２）により共通に制御され、常に１フレーム
   だけシフトされたデータ記憶部アドレスの同一のシーケ
   ンスを含むことを特徴とする特許請求の範囲第１項ない
   し第５項のうちのいずれか１項に記載の交換局装置。
7. 【請求項７】各制御記憶部（16,26,36）は対応する制御
   カウンタ（14,24,34）によりアドレスされ、またすべて
   の制御記憶部は同じ制御記憶アドレス中にデータ記憶部
   アドレスの同一のシーケンスを含むことを特徴とする特
   許請求の範囲第１項ないし第５項のうちのいずれか１項
   に記載の交換局装置。