JPH083517B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH083517B2 JPH083517B2 JP1125583A JP12558389A JPH083517B2 JP H083517 B2 JPH083517 B2 JP H083517B2 JP 1125583 A JP1125583 A JP 1125583A JP 12558389 A JP12558389 A JP 12558389A JP H083517 B2 JPH083517 B2 JP H083517B2
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- JP
- Japan
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- operational amplifier
- integrated circuit
- analog signal
- semiconductor integrated
- circuit device
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 演算増幅器を試験するのに好都合な構成を作り込んだ
例えばセミカスタムLSI（large scale integrated circ
uit）形式の半導体集積回路装置に関し、 半導体集積回路装置に搭載された単体の演算増幅器を
簡単にボルテージ・フォロワ構成にして試験を行い、ま
た、その構成を簡単に解除できるようにすることを目的
とし、 論理回路部分が作り込まれた半導体チップに搭載され
た単体の演算増幅器と、該演算増幅器に於ける−側アナ
ログ信号入力端子とアナログ信号出力端子との間に並設
され且つ閉成された際には該演算増幅器をボルテージ・
フォロワ構成とするスイッチと、該スイッチのオン・オ
フ制御を行う為に引き出された制御端子とを備えてなる
よう構成する。
例えばセミカスタムLSI（large scale integrated circ
uit）形式の半導体集積回路装置に関し、 半導体集積回路装置に搭載された単体の演算増幅器を
簡単にボルテージ・フォロワ構成にして試験を行い、ま
た、その構成を簡単に解除できるようにすることを目的
とし、 論理回路部分が作り込まれた半導体チップに搭載され
た単体の演算増幅器と、該演算増幅器に於ける−側アナ
ログ信号入力端子とアナログ信号出力端子との間に並設
され且つ閉成された際には該演算増幅器をボルテージ・
フォロワ構成とするスイッチと、該スイッチのオン・オ
フ制御を行う為に引き出された制御端子とを備えてなる
よう構成する。
本発明は、演算増幅器を試験するのに好都合な構成を
作り込んだ例えばセミカスタムLSI（large scale integ
rated circuit）形式の半導体集積回路装置に関する。
作り込んだ例えばセミカスタムLSI（large scale integ
rated circuit）形式の半導体集積回路装置に関する。
一般に、カスタムLSIの一種であるゲート・アレイは
ディジタル回路のみで構成することが多く、そして、ア
ナログ回路はスタンダード・セルで対応してきた。
ディジタル回路のみで構成することが多く、そして、ア
ナログ回路はスタンダード・セルで対応してきた。
然しながら、近年、アナログ回路の搭載についても開
発期間の短縮、短納期が要求されている。
発期間の短縮、短納期が要求されている。
そこで、ゲート・アレイにアナログ回路を搭載するこ
とが考えられる。
とが考えられる。
従来、アナログ回路である演算増幅器を搭載したCMOS
（complementary metal oxide semiconductor）ゲート
・アレイで実用に供し得るものは存在していない。
（complementary metal oxide semiconductor）ゲート
・アレイで実用に供し得るものは存在していない。
ディジタル回路とアナログ回路とを混載した半導体集
積回路装置としては、スタンダード・セルが知られてい
る。
積回路装置としては、スタンダード・セルが知られてい
る。
第４図はスタンダード・セルを説明する為の要部回路
説明図を表している。
説明図を表している。
図に於いて、１は集積回路チップ、２は論理回路部
分、3A及び3Bは演算増幅器、４は論理回路入力端子、５
は論理回路出力端子、６はアナログ信号入力端子、７は
アナログ信号出力端子をそれぞれ示している。
分、3A及び3Bは演算増幅器、４は論理回路入力端子、５
は論理回路出力端子、６はアナログ信号入力端子、７は
アナログ信号出力端子をそれぞれ示している。
図から明らかなように、アナログ回路、即ち、演算増
幅器3A,3Bなどは回路結線された状態で作り込まれてい
る。
幅器3A,3Bなどは回路結線された状態で作り込まれてい
る。
第４図に見られる半導体集積回路装置には、種々な問
題があり、それ等を例示すると次の通りである。
題があり、それ等を例示すると次の通りである。
（１）開発期間が長く掛かると共に工程数も増大する。
その理由は、アナログ回路をレイアウトする際、全てを
コンピュータで自動設計することが不可能であるから
で、どうしても人手に依る作業が必要となることに起因
している。
その理由は、アナログ回路をレイアウトする際、全てを
コンピュータで自動設計することが不可能であるから
で、どうしても人手に依る作業が必要となることに起因
している。
近年は、商品サイクルが非常に早いので、開発期間や
試作期間の短縮が重要な課題になっている。
試作期間の短縮が重要な課題になっている。
（２）製造した半導体集積回路装置を出荷するには、そ
の種類毎にアナログ回路の試験を行う必要があり、試験
工数も多く、それに要する期間は大変に長くなる。
の種類毎にアナログ回路の試験を行う必要があり、試験
工数も多く、それに要する期間は大変に長くなる。
このようなことから、例えばCMOSゲート・アレイに演
算増幅器を搭載する場合、複雑な回路構成を作り込むこ
となく、演算増幅器単体を搭載することが好ましいと考
えられる。
算増幅器を搭載する場合、複雑な回路構成を作り込むこ
となく、演算増幅器単体を搭載することが好ましいと考
えられる。
第５図は前記考えに沿った半導体集積回路装置の要部
回路説明図を表し、第４図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。
回路説明図を表し、第４図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。
図に於いて、6A及び6Bは演算増幅器3Aに於ける＋側ア
ナログ信号入力端子及び−側アナログ信号入力端子、7A
は演算増幅器3Aに於けるアナログ信号出力端子、6C及び
6Dは演算増幅器3Bに於ける＋側アナログ信号入力端子及
び−側アナログ信号入力端子、7Bは演算増幅器3Bに於け
るアナログ信号出力端子をそれぞれ示している。
ナログ信号入力端子及び−側アナログ信号入力端子、7A
は演算増幅器3Aに於けるアナログ信号出力端子、6C及び
6Dは演算増幅器3Bに於ける＋側アナログ信号入力端子及
び−側アナログ信号入力端子、7Bは演算増幅器3Bに於け
るアナログ信号出力端子をそれぞれ示している。
第５図に見られるように、演算増幅器を単体で搭載し
た場合、それ等は論理回路と同じように取り扱うことが
でき、コンピュータに依る自動配線でレイアウトするこ
とが可能となり、開発期間を著しく短縮することができ
る。
た場合、それ等は論理回路と同じように取り扱うことが
でき、コンピュータに依る自動配線でレイアウトするこ
とが可能となり、開発期間を著しく短縮することができ
る。
然しながら、このように、演算増幅器を単体で搭載し
た場合にも問題が残る。即ち、半導体集積回路装置は、
必ず出荷試験を行わなければならないが、演算増幅器を
単体で搭載した場合には、図からも明らかなように、開
ループの状態になっているから、そのままで動作確認す
ることは不可能である。
た場合にも問題が残る。即ち、半導体集積回路装置は、
必ず出荷試験を行わなければならないが、演算増幅器を
単体で搭載した場合には、図からも明らかなように、開
ループの状態になっているから、そのままで動作確認す
ることは不可能である。
第６図は演算増幅器単体の動作を試験するのに用いら
れてきたヌル（Null）アンプ法を説明する為の要部回路
説明図を表している。
れてきたヌル（Null）アンプ法を説明する為の要部回路
説明図を表している。
図から明らかなように、単体の被測定演算増幅器DUT
には、補助増幅器Nullをはじめ、抵抗、キャパシタ、ス
イッチなど、多くの外付け部品を使用しなければならな
い。
には、補助増幅器Nullをはじめ、抵抗、キャパシタ、ス
イッチなど、多くの外付け部品を使用しなければならな
い。
通常、半導体集積回路装置を試験する場合、先ず、ウ
エハの状態で試験を行い、その後、ダイ化してパッケー
ジにマウントしたものを試験するようにしている。前記
演算増幅器が作り込まれた半導体集積回路装置に於いて
も、勿論、パッケージに装着した状態のものについて行
うので、それには、試験ボードが必要になり、しかも、
その試験ボードは半導体集積回路装置の種類ごとに作成
しなければならない。その理由は、演算増幅器の入出力
端子が品種ごとに相違していることに依る。
エハの状態で試験を行い、その後、ダイ化してパッケー
ジにマウントしたものを試験するようにしている。前記
演算増幅器が作り込まれた半導体集積回路装置に於いて
も、勿論、パッケージに装着した状態のものについて行
うので、それには、試験ボードが必要になり、しかも、
その試験ボードは半導体集積回路装置の種類ごとに作成
しなければならない。その理由は、演算増幅器の入出力
端子が品種ごとに相違していることに依る。
第７図は単体の演算増幅器を試験するのに好適な回路
構成を説明する為の要部回路説明図である。
構成を説明する為の要部回路説明図である。
図から判るように、演算増幅器3Aの−側アナログ信号
入力端子6Bとアナログ信号出力端子7Aとを接続すること
で帰還をかけ、所謂、ボルテージ・フォロワを構成して
試験するのが最も簡単である。
入力端子6Bとアナログ信号出力端子7Aとを接続すること
で帰還をかけ、所謂、ボルテージ・フォロワを構成して
試験するのが最も簡単である。
従って、第５図について説明した半導体集積回路装置
に於ける演算増幅器3A或いは3Bなどをボルテージ・フォ
ロワ構成にして試験する場合には、試験ボード上に於い
て、演算増幅器3A或いは3Bに於ける−側アナログ信号入
力端子6Bとアナログ信号出力端子7Aとを接続したり、或
いは、−側アナログ信号入力端子6Dとアナログ信号出力
端子7Bとを接続することが必要になる。
に於ける演算増幅器3A或いは3Bなどをボルテージ・フォ
ロワ構成にして試験する場合には、試験ボード上に於い
て、演算増幅器3A或いは3Bに於ける−側アナログ信号入
力端子6Bとアナログ信号出力端子7Aとを接続したり、或
いは、−側アナログ信号入力端子6Dとアナログ信号出力
端子7Bとを接続することが必要になる。
第８図は第５図について説明した半導体集積回路装置
に於ける単体の演算増幅器3A及び3Bをボルテージ・フォ
ロワ構成にする場合を説明する為の要部回路説明図であ
り、第５図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
に於ける単体の演算増幅器3A及び3Bをボルテージ・フォ
ロワ構成にする場合を説明する為の要部回路説明図であ
り、第５図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
図に於いて、LV1及びLV2は試験ボード上に於ける配線
を示している。
を示している。
このような場合に於いても、演算増幅器の入出力端子
が品種ごとに相違しているから、それに対応する試験ボ
ードを作成しなければならない。
が品種ごとに相違しているから、それに対応する試験ボ
ードを作成しなければならない。
本発明は、半導体集積回路装置に搭載された単体の演
算増幅器を簡単にボルテージ・フォロワ構成にして試験
を行い、また、その構成を簡単に解除できるようにしよ
うとする。
算増幅器を簡単にボルテージ・フォロワ構成にして試験
を行い、また、その構成を簡単に解除できるようにしよ
うとする。
本発明に依る半導体集積回路装置では、論理回路部分
（例えば論理回路部分２）が作り込まれた集積回路チッ
プ（例えば集積回路チップ１）に搭載された単体の演算
増幅器（例えば演算増幅器3A或いは3Bなど）と、該演算
増幅器に於ける−側アナログ信号入力端子（例えば−側
アナログ信号入力端子6B或いは6D）とアナログ信号出力
端子（例えばアナログ信号出力端子7A或いは7B）との間
に並設され且つ閉成された際には該演算増幅器をボルテ
ージ・フォロワ構成とするスイッチ（例えばスイッチSW
1或いはSW2など）と、該スイッチのオン・オフ制御を行
う為に引き出された制御端子（例えば制御端子８）とを
備えている。
（例えば論理回路部分２）が作り込まれた集積回路チッ
プ（例えば集積回路チップ１）に搭載された単体の演算
増幅器（例えば演算増幅器3A或いは3Bなど）と、該演算
増幅器に於ける−側アナログ信号入力端子（例えば−側
アナログ信号入力端子6B或いは6D）とアナログ信号出力
端子（例えばアナログ信号出力端子7A或いは7B）との間
に並設され且つ閉成された際には該演算増幅器をボルテ
ージ・フォロワ構成とするスイッチ（例えばスイッチSW
1或いはSW2など）と、該スイッチのオン・オフ制御を行
う為に引き出された制御端子（例えば制御端子８）とを
備えている。
前記手段を採ることに依り、半導体集積回路装置に搭
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。
第１図は本発明一実施例の半導体集積回路装置を説明
する為の要部回路説明図を表し、第４図乃至第８図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
する為の要部回路説明図を表し、第４図乃至第８図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
図に於いて、SW1及びSW2はボルテージ・フォロワを形
成並びに解除する為のアナログ・スイッチ、８はアナロ
グ・スイッチSW1及びSW2を制御する為の制御端子（試験
端子）をそれぞれ示している。
成並びに解除する為のアナログ・スイッチ、８はアナロ
グ・スイッチSW1及びSW2を制御する為の制御端子（試験
端子）をそれぞれ示している。
第２図は第１図に見られる実施例に於いて、一つの演
算増幅器としてセル化する部分を拡大して表した要部回
路説明図であり、第１図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
算増幅器としてセル化する部分を拡大して表した要部回
路説明図であり、第１図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
第３図は第２図に見られるセル化した部分のより具体
的な要部回路説明図を表し、第１図及び第２図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
的な要部回路説明図を表し、第１図及び第２図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、Q1はｐチャネルMOS（metal insulator s
emiconductor）トランジスタ、Q2はｎチャネルMOSトラ
ンジスタ、Q3はｎチャネルMOSトランジスタ、Q4はｎチ
ャネルMOSトランジスタをそれぞれ示している。
emiconductor）トランジスタ、Q2はｎチャネルMOSトラ
ンジスタ、Q3はｎチャネルMOSトランジスタ、Q4はｎチ
ャネルMOSトランジスタをそれぞれ示している。
第１図乃至第３図に見られる本発明の実施例に於いて
は、通常、スイッチSW1及びSW2はオフ、即ち、演算増幅
器3A及び3Bは開ループになっていて、試験時のみ、スイ
ッチSW1及びSW2をオンに、即ち、演算増幅器3A及び3Bを
閉ループにするものである。
は、通常、スイッチSW1及びSW2はオフ、即ち、演算増幅
器3A及び3Bは開ループになっていて、試験時のみ、スイ
ッチSW1及びSW2をオンに、即ち、演算増幅器3A及び3Bを
閉ループにするものである。
さて、演算増幅器3A及び3Bの試験を行うには、制御端
子８に“1"を印加してスイッチSW1及びSW2をオンにする
ことでボルテージ・フォロワ構成となし、次いで、＋側
アナログ入力端子6A及び6Cに電圧を印加し、アナログ出
力端子7A及び7Bに於ける電圧を測定する。また、試験を
終了した後は、制御端子８を“0"とし、スイッチSW1及
びSW2をオフにしてボルテージ・フォロワ構成を解除し
ておくことは云うまでもなく、そのようにしておけば、
外部回路を接続することで直ちに演算増幅器として機能
する。
子８に“1"を印加してスイッチSW1及びSW2をオンにする
ことでボルテージ・フォロワ構成となし、次いで、＋側
アナログ入力端子6A及び6Cに電圧を印加し、アナログ出
力端子7A及び7Bに於ける電圧を測定する。また、試験を
終了した後は、制御端子８を“0"とし、スイッチSW1及
びSW2をオフにしてボルテージ・フォロワ構成を解除し
ておくことは云うまでもなく、そのようにしておけば、
外部回路を接続することで直ちに演算増幅器として機能
する。
尚、前記アナログ・スイッチSW1及びSW2などは１個の
トランジスタで構成することもできる。
トランジスタで構成することもできる。
本発明に依る半導体集積回路装置に於いては、論理回
路部分が作り込まれた集積回路チップに搭載された単体
の演算増幅器と、該演算増幅器に於ける−側アナログ信
号入力端子とアナログ信号出力端子との間に並設され且
つ閉成された際には該演算増幅器をボルテージ・フォロ
ワ構成とするスイッチと、該スイッチのオン・オフ制御
を行う為に引き出された制御端子とを備えている。
路部分が作り込まれた集積回路チップに搭載された単体
の演算増幅器と、該演算増幅器に於ける−側アナログ信
号入力端子とアナログ信号出力端子との間に並設され且
つ閉成された際には該演算増幅器をボルテージ・フォロ
ワ構成とするスイッチと、該スイッチのオン・オフ制御
を行う為に引き出された制御端子とを備えている。
前記構成を採ることに依り、半導体集積回路装置に搭
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。
第１図は本発明一実施例の半導体集積回路装置を説明す
る為の要部回路説明図、第２図は第１図に見られる実施
例に於いて一つの演算増幅器としてセル化する部分を拡
大して表した要部回路説明図、第３図は第２図に見られ
るセル化した部分のより具体的な要部回路説明図、第４
図はスタンダード・セルを説明する為の要部回路説明
図、第５図は演算増幅器単体を搭載した半導体集積回路
装置の要部回路説明図、第６図は演算増幅器単体の動作
を試験するのに用いられてきたヌル・アンプ法を説明す
る為の要部回路説明図、第７図は単体の演算増幅器を試
験するのに好適な回路構成を説明する為の要部回路説明
図、第８図は第５図について説明した半導体集積回路装
置に於ける単体の演算増幅器3A及び3Bをボルテージ・フ
ォロワ構成にする場合を説明する為の要部回路説明図を
それぞれ表している。 図に於いて、１は集積回路チップ、２は論理回路部分、
3A及び3Bは演算増幅器、４は論理回路入力端子、５は論
理回路出力端子、６はアナログ信号入力端子、6A並びに
6Bは演算増幅器3Aに於ける＋側アナログ信号入力端子並
びに−側アナログ信号入力端子、6C並びに6Dは演算増幅
器3Bに於ける＋側アナログ信号入力端子並びに−側アナ
ログ信号入力端子、７はアナログ信号出力端子、7Aは演
算増幅器3Aに於けるアナログ信号出力端子、7Bが演算増
幅器3Bに於けるアナログ信号出力端子、８は制御端子、
SW1及びSW2はボルテージ・フォロワを形成並びに解除す
る為のアナログ・スイッチをそれぞれ示している。
る為の要部回路説明図、第２図は第１図に見られる実施
例に於いて一つの演算増幅器としてセル化する部分を拡
大して表した要部回路説明図、第３図は第２図に見られ
るセル化した部分のより具体的な要部回路説明図、第４
図はスタンダード・セルを説明する為の要部回路説明
図、第５図は演算増幅器単体を搭載した半導体集積回路
装置の要部回路説明図、第６図は演算増幅器単体の動作
を試験するのに用いられてきたヌル・アンプ法を説明す
る為の要部回路説明図、第７図は単体の演算増幅器を試
験するのに好適な回路構成を説明する為の要部回路説明
図、第８図は第５図について説明した半導体集積回路装
置に於ける単体の演算増幅器3A及び3Bをボルテージ・フ
ォロワ構成にする場合を説明する為の要部回路説明図を
それぞれ表している。 図に於いて、１は集積回路チップ、２は論理回路部分、
3A及び3Bは演算増幅器、４は論理回路入力端子、５は論
理回路出力端子、６はアナログ信号入力端子、6A並びに
6Bは演算増幅器3Aに於ける＋側アナログ信号入力端子並
びに−側アナログ信号入力端子、6C並びに6Dは演算増幅
器3Bに於ける＋側アナログ信号入力端子並びに−側アナ
ログ信号入力端子、７はアナログ信号出力端子、7Aは演
算増幅器3Aに於けるアナログ信号出力端子、7Bが演算増
幅器3Bに於けるアナログ信号出力端子、８は制御端子、
SW1及びSW2はボルテージ・フォロワを形成並びに解除す
る為のアナログ・スイッチをそれぞれ示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 長谷川 清一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−198349（ＪＰ，Ａ) 特開 昭62−85877（ＪＰ，Ａ) 特開 昭60−143787（ＪＰ，Ａ)
Claims (1)
- 【請求項１】論理回路部分が作り込まれた集積回路チッ
プに搭載された単体の演算増幅器と、 該演算増幅器に於ける−側アナログ信号入力端子とアナ
ログ信号出力端子との間に並設され且つ閉成された際に
は該演算増幅器をボルテージ・フォロワ構成とするスイ
ッチと、 該スイッチのオン・オフ制御を行う為に引き出された制
御端子と を備えてなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125583A JPH083517B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125583A JPH083517B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306179A JPH02306179A (ja) | 1990-12-19 |
| JPH083517B2 true JPH083517B2 (ja) | 1996-01-17 |
Family
ID=14913772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125583A Expired - Fee Related JPH083517B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083517B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1166890A (ja) | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000310672A (ja) * | 1999-04-28 | 2000-11-07 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-05-20 JP JP1125583A patent/JPH083517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02306179A (ja) | 1990-12-19 |
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