JPH0837281A

JPH0837281A - バイパス・コンデンサ内蔵の半導体装置及びその製造方法

Info

Publication number: JPH0837281A
Application number: JP17064594A
Authority: JP
Inventors: Norio Murakami; 則夫村上; Kunio Sasaki; 邦夫佐々木; Shigeyuki Miyazaki; 茂行宮崎; Shuichi Kono; 修一河野
Original assignee: Oki Electric Industry Co Ltd; Kyocera Crystal Device Corp
Current assignee: Oki Electric Industry Co Ltd; Kyocera Crystal Device Corp
Priority date: 1994-07-22
Filing date: 1994-07-22
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】半導体装置に内蔵されるバイパス・コンデン
サの容量の拡大と製造工程の簡単化を図る。【構成】シリコン基板２１の上面側にはＭＯＳＦＥＴ
等の半導体素子が形成され、そのシリコン基板２１の下
面にバイパス・コンデンサが形成されている。バイパス
・コンデンサは、シリサイド膜からなる第１の電極３１
と、高誘電体薄膜からなるキャパシタ絶縁膜３２と、導
電性膜からなる第２の電極３３とで構成されている。第
１の電極３１は、シリコン基板２１及び拡散層２６を介
して電源端子２９に接続されている。第２の電極３３
は、導体３４を介して接地端子３０に接続されている。
このバイパス・コンデンサにより、半導体装置内に発生
した雑音を接地端子３０側へ流出させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大容量のコンデンサを
内蔵したバイパス・コンデンサ内蔵の半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】図２は、パッケージに収納された従来の
半導体装置の平面図である。この半導体装置は、例え
ば、ＧａＡｓマイクロ波の半導体集積回路（以下、ＩＣ
という）がパッケージ１内に収納されており、そのパッ
ケージ１の側面に入出力用のピン２、電源電位（以下、
Ｖｄｄという）用のピン３、及び接地電位（以下、Ｖｓ
ｓという）用のピン４が設けられている。Ｖｄｄ用ピン
３とＶｓｓ用ピン４との間には、数百ｐＦという大きな
容量のバイパス・コンデンサ５が外付けされている。こ
のような外付けのバイパス・コンデンサ５を設けると、
電源系の雑音を低減できる利点がある。ところが、大容
量のバイパス・コンデンサ５を外付けすると、このパッ
ケージ１をプリント基板に実装したとき、該プリント基
板の配線とリードが不要な電波の放射源となって悪影響
を及ぼす。そこで、バイパス・コンデンサ５を半導体装
置内に内蔵して不要な輻射を抑える技術が、例えば次の
ような文献に記載されている。

【０００３】文献１：ニッケイエレクトロニクス、［５
７５］（１９９３−３−１）ニッケイマグロウヒル社、
Ｐ６４−６５文献２：ニッケイエレクトロニクス、［５８１］（１９
９３−５−２４）ニッケイマグロウヒル社、Ｐ７８−１
００図３は、前記文献１に記載された従来のバイパス・コン
デンサ内蔵の半導体装置の回路図である。この半導体装
置は、大容量バイパス・コンデンサを内蔵したＧａＡｓ
マイクロ波ＩＣ（スイッチ付きアンプＩＣ）を示すもの
で、２つのショットキーバリヤ形電界効果トランジスタ
（以下、ＭＥＳＦＥＴという）１１，１２を有し、それ
らが並列接続されている。一方のＭＥＳＦＥＴ１１のゲ
ートには、スイッチ端子１３及び高周波入力端子１４が
接続され、他方のＭＥＳＦＥＴ１２のゲートにも、スイ
ッチ端子１５及び高周波入力端子１６が接続されてい
る。ＭＥＳＦＥＴ１１，１２の共通接続されたドレイン
には、出力端子１７が接続され、さらにそれらの共通接
続されたソースとＶｓｓとの間に、抵抗１８と８００ｐ
Ｆのバイパス・コンデンサ１９とが並列接続されてい
る。この半導体装置では、スイッチ端子１３，１５によ
ってＭＥＳＦＥＴ１１又は１２のいずれか一方を切り換
え、高周波入力端子１４，１６から入力される高周波信
号を増幅して出力端子１７から出力するようになってい
る。

【０００４】図２のように、バイパス・コンデンサ５を
外付けすると、実装面積が大きくなる上に、該バイパス
・コンデンサ５のリード・インダクタンスのためにＭＥ
ＳＦＥＴ１１，１２の利得が下がる。利得を稼ぐには、
バイアス電流を上げざるを得ない。そこで、この図３の
半導体装置では、バイパス・コンデンサ１９を内蔵する
ことにより、同一の利得を得るバイアス電流を低減して
いる。しかも、次のような利点を有している。電源系を
安定化できる。雑音に強くなる。雑音を出さなくなる。
バイパス・コンデンサ５を外付けするためのＶｄｄ用ピ
ン３とＶｓｓ用ピン４を減らせるので、パーケージ１が
小さくなる。外付けのバイパス・コンデンサ５が占めて
いた実装基板面積を小さくできる。さらに、プリント基
板の配線パターンにそれ程気を使わなくて済む。バイパ
ス・コンデンサ１９を内蔵させる場合、前記文献２の第
８７頁の図７に記載されているように、例えば、シリコ
ン基板の主表面にＭＥＳＦＥＴ１１，１２を形成し、該
ＭＥＳＦＥＴ１１，１２をＳｉＯ₂膜で覆う。そして、
そのＳｉＯ₂膜上に下部電極、キャパシタ絶縁膜及び上
部電極を順に積層し、バイパス・コンデンサ１９を形成
している。キャパシタ絶縁膜として、例えば、比誘電率
がＳｉＮ薄膜の約４０倍の大きさの強誘電体であるＢａ
ＳｒＴｉＯ₃の薄膜を用い、大きな容量のバイパス・コ
ンデンサ１９を実現している。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
バイパス・コンデンサ内蔵の半導体装置とその製造方法
では、シリコン基板の主表面に形成した半導体素子上
に、ＳｉＯ₂膜等の絶縁膜を介してバイパス・コンデン
サ１９を形成しているので、他の素子や配線等によって
該バイパス・コンデンサ１９の形成位置や形成面積に制
約を受ける。そのため、バイパス・コンデンサ１９の容
量を大きくすることが難しく、しかも製造工程が複雑で
あるという問題がある。また、キャパシタ絶縁膜として
強誘電体の薄膜を用いる場合、他の素子の特性に悪影響
を及ぼさないような製造上の配慮が必要であるが、それ
によって製造工程がより複雑化するという問題がある。
本発明は、前記従来技術が持っていた課題として、形成
面積に制約を受けるために容量を充分大きくできないば
かりか、製造工程が複雑になるといった点について解決
したバイパス・コンデンサ内蔵の半導体装置とその製造
方法を提供するものである。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、バイパス・コンデンサ内蔵の半導体
装置において、シリコン基板の一方の表面側に形成さ
れ、電源端子及び接地端子を有する半導体素子と、前記
シリコン基板の他方の表面側に形成され、前記電源端子
と前記接地端子との間に接続されたバイパス・コンデン
サとを備え、前記バイパス・コンデンサを次のように構
成している。即ち、前記バイパス・コンデンサは、前記
シリコン基板の他方の表面に形成されたシリサイド膜か
らなる第１の電極と、前記第１の電極における前記シリ
コン基板と反対の面に被着された高誘電体薄膜からなる
キャパシタ絶縁膜と、前記キャパシタ絶縁膜における前
記第１の電極とは反対の面に被着され、前記接地端子又
は前記電源端子に接続された導体からなる第２の電極と
で、構成されている。第２の発明は、第１の発明の第２
の電極を導電性樹脂接着剤で形成し、該導電性樹脂接着
剤によって前記キャパシタ絶縁膜における前記第１の電
極と反対の面を導体に接着する構成にしている。第３の
発明では、バイパス・コンデンサ内蔵の半導体装置の製
造方法において、一方の表面側に複数の半導体素子が形
成されたシリコンウエハの他方の表面側に、シリサイド
膜からなる第１の電極を形成する第１の工程と、前記第
１の電極における前記シリコンウエハとは反対の面に、
高誘電体薄膜からなるキャパシタ絶縁膜を被着する第２
の工程とを施す。さらに、前記シリコンウエハを切断し
て複数のチップに分割する第３の工程と、前記第３の工
程で分割されたチップを、導電性樹脂接着剤からなる第
２の電極によって導体に接着する第４の工程とを、順に
施すようにしている。

【０００７】

【作用】第１の発明によれば、以上のようにバイパス・
コンデンサ内蔵の半導体装置を構成したので、シリコン
基板の他方の表面側に形成されたバイパス・コンデンサ
は、該半導体装置で発生する雑音を接地端子側へ流出さ
せてその雑音を除去する働きがある。さらに、シリコン
基板の他方の表面側に形成されたバイパス・コンデンサ
は、該シリコン基板の一方の表面側に形成された半導体
素子等に対して構造上の悪影響を及ぼすことなく、形成
位置の自由度や形成面積の拡大によって容量の増大を可
能にする働きがある。第２の発明によれば、第２の電極
は第１の電極と共にバイパス・コンデンサを構成する他
方の電極としての機能の他に、導体に固定する際の接着
機能を発揮する。第３の発明によれば、シリコンウエハ
の他方の表面側に第１の電極を形成する第１の工程と、
その第１の電極にキャパシタ絶縁膜を被着する第２の工
程とは、それらが複数のチップに分割される前に形成さ
れることから、多数のバイパス・コンデンサの製造工程
のばらつきの抑制と、製造工程の簡略化を図る働きがあ
る。さらに、第２の電極によって導体に接着する第４の
工程は、その第２の電極の形成工程と該第２の電極を導
体に接着する接着工程との２つの機能を発揮して製造工
程の簡略化を図る働きがある。従って、前記課題を解決
できるのである。

【０００８】

【実施例】半導体装置図１は、本発明の実施例を示すバイパス・コンデンサ内
蔵の半導体装置の概略の断面図である。このバイパス・
コンデンサ内蔵の半導体装置は、例えば高周波用のＩＣ
の一部を示すもので、Ｎ形シリコン基板２１を有してい
る。シリコン基板２１の一方の表面側（上面側）には、
ＳｉＯ₂膜等の絶縁膜２２を介して、ポリシリコン等で
できたゲート電極２３が、エッチング等によって選択的
に形成されている。ゲート電極２３の両側には、そのゲ
ート電極２３をマスクにしてシリコン基板２１内に、イ
オン打込み等によって不純物が拡散され、Ｐ⁺形ソース
領域２４及びＰ⁺形ドレイン領域２５が形成されてい
る。また、このシリコン基板２１には、コンタクト用の
Ｎ⁺拡散層２６も形成されている。ソース領域２４及び
ドレイン領域２５上には、Ａｌ等によってソース電極２
７及びドレイン電極２８が選択的に形成されている。Ｎ
⁺拡散層２６及びソース電極２７は、例えばＶｄｄ用の
電源端子２９に接続されている。ドレイン電極２８は、
例えばＶｓｓ用の接地端子３０に接続されている。これ
らのゲート電極２３、ソース領域２４、ドレイン領域２
５、ソース電極２７、及びドレイン電極２８により、Ｐ
チャネルのＭＯＳ形電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴという）が構成され、そのＭＯＳＦＥＴが図示
しない絶縁膜に覆われるようになっている。

【０００９】なお、ポリシリコンはゲート電極２３とし
て有効な材料であるが、素子の微細化につれ、そのシー
ト抵抗が配線遅延の原因となって高速化への妨げとな
る。そのため、ポリシリコンに代えて低抵抗材料である
ＭｏＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂等のシリサイド（ケ
イ化化合物）や、Ｗ、Ｍｏ等の高融点金属が、超大規模
ＩＣ（以下、ＶＬＳＩという）に適用されることもあ
る。シリコン基板２１の他方の表面（下面）には、低抵
抗材料であるＭｏＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂等のシ
リサイド膜からなる第１の電極３１が形成されている。
第１の電極３１の下面には、比誘電率が高いＢａＴ
ｉ₃、Ｂａ_1-xＳｒ_xＴｉＯ₃、ＳｒＴｉＯ₃等の高誘
電体薄膜からなるキャパシタ絶縁膜３２が被着されてい
る。高誘電体薄膜として、例えばＢａ_0.7Ｓｒ_0.3Ｔｉ
Ｏ₃は、前記文献１に記載されているように、高い周波
数（２ＧＨｚ）まで高い比誘電率（３００）を有し、キ
ャパシタ絶縁膜３２としての信頼性が確認されている。
このキャパシタ絶縁膜３２の下面は、Ａｇペースト、Ａ
ｕペースト等の導電性樹脂接着剤からなる第２の電極３
３を介して、リードフレーム等の導体３４に接着されて
いる。これらの第１の電極３１、キャパシタ絶縁膜３
２、及び第２の電極３３により、バイパス・コンデンサ
が構成されている。導体３４は、ワイヤ等によって接地
端子３０に接続されている。

【００１０】このような構成のバイパス・コンデンサ内
蔵の半導体装置では、電源端子２９にＶｄｄを印加し、
接地端子３０をグランドに接続してＶｓｓに保持する。
そして、ゲート電極２３にある電圧を入力すれば、該ゲ
ート電極２３下のシリコン基板２１の表面にチャネルが
形成され、ソース領域２４とドレイン領域２５との間の
導通状態、つまりソース電極２７とドレイン電極２８と
の間の導通状態が制御される。バイパス・コンデンサを
構成する第１の電極３１は、シリコン基板２１及びＮ⁺
拡散層２６を介して電源端子２９に接続され、第２の電
極３３が、導体３４を介して接地端子３０に接続されて
いる。そのため、ＭＯＳＦＥＴが高周波電圧で動作する
ときに生じる雑音が、バイパス・コンデンサを介して接
地端子３０へ流れてその雑音が除去される。この半導体
装置では、大容量のバイパス・コンデンサが電源端子２
９と接地端子３０との間に接続されているので、電源系
を安定化できる、雑音に強くなる、図示しない電源ピン
と接地ピンを減らせる、該半導体装置を搭載するプリン
ト基板の配線パターンにそれ程気を使わなくて済む、高
周波や高利得の回路では寄生素子がなくなるといった利
点がある。特に、本実施例では、シリコン基板２１の下
面にバイパス・コンデンサが形成されているので、ＭＯ
ＳＦＥＴ等の素子や電源配線等によって形成位置や形成
面積に制約を受けることなく、形成面積を大きくできる
ので、該バイパス・コンデンサの容量をより大きくでき
る。しかも、キャパシタ絶縁膜３２として強誘電体の薄
膜を用いる場合、他の素子特性に悪影響を及ぼさないよ
うな構造上の配慮が必要であるが、本実施例では、バイ
パス・コンデンサがシリコン基板２１の下面に形成され
ているので、そのような配慮は必要でなく、半導体装置
の構造を簡単化できるという利点がある。

【００１１】半導体装置の製造方法図４（ａ）〜（ｅ）は、図１に示すバイパス・コンデン
サ内蔵の半導体装置の製造方法を示す概略の製造工程図
であり、図１中の要素と共通の要素には共通の符号が付
されている。このバイパス・コンデンサ内蔵の半導体装
置は、例えば次のような工程（１）〜（５）に従って製
造される。（１）図４（ａ）の工程両面が鏡面研磨されて洗浄されたシリコンウエハ２０を
用意する。このシリコンウエハ２０の一方の表面（上
面）側に、ホトリソグラフィ技術、エッチング技術等の
半導体製造技術を用いて、図１に示すようなＭＯＳＦＥ
Ｔといった各種の素子を多数形成する。（２）図４（ｂ）の工程シリコンウエハ２０の他方の表面（下面）に形成された
ＳｉＯ₂膜等を除去し、シリコンの生地を露出させる。
蒸着やスパッタ等により、シリコンウエハ２０の下面側
にＭｏＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂等のシリサイド膜
からなる第１の電極３１を被着する。

【００１２】（３）図４（ｃ）の工程第１の電極３１の下面に、ＢａＴｉ₃、Ｂａ_1-xＳｒ_x
ＴｉＯ₃、ＳｒＴｉＯ₃等の高誘電体薄膜からなるキャ
パシタ絶縁膜３２を堆積する。（４）図４（ｄ）の工程シリコンウエハ２０の上面に多数のＩＣが配列形成され
ているので、これらをスクライビングによって切断し、
複数のチップに分割する。シリコンウエハ２０がチップ
に分割されると、図１に示すようなシリコン基板２１と
なる。（５）図４（ｅ）の工程チップ下面のキャパシタ絶縁膜３２に、Ａｇペースト、
Ａｕペースト等の導電性樹脂接着剤からなる第２の電極
３３を被着し、それをリードフレーム等の導体３４の所
定の位置に接着してマウント（ダイボンディング）す
る。そして、図１の接地端子３０と導体３４とをワイヤ
等で接続（ボンディング）した後、この組立てられた半
導体素子をケース等に収納して封止すれば、バイパス・
コンデンサ内蔵の半導体装置の製造が終了する。

【００１３】このようなバイパス・コンデンサ内蔵の半
導体装置の製造方法では、シリコンウエハ２０の下面に
第１の電極３１及びキャパシタ絶縁膜３２を被着するの
で、個々のチップに分割した後にそれらを被着する方法
に比べ、製造工程が簡単となって大量生産が容易にな
る。しかも、チップ下面にバイパス・コンデンサを形成
する方法であるため、ＭＯＳＦＥＴ等といった他の素子
特性に悪影響を及ぼさないような製造上の配慮が必要で
なくなり、それによって製造工程がより簡単になる。さ
らに、第２の電極３３を導電性樹脂接着剤で構成し、そ
れを用いてチップを導体３４上にマウントするので、半
導体装置としての構造が簡単になると共に、その製造工
程数を削減できる。なお、本発明は図１及び図４の実施
例に限定されず、種々の変形が可能である。その変形例
としては、例えば次のようなものがある。（ｉ）図１及び図４では、第２の電極３３を導電性樹
脂接着剤で構成しているが、Ａｕ−Ｓｉ等の共晶合金法
や半田接着法等に用いられる他の金属膜で置き換えても
よい。また、半導体装置をリードフレーム等の導体３４
上にマウントしない場合、第２の電極３３をＮｉ、Ａｕ
等の金属膜で形成してもよい。（ii）図１及び図４では、高周波用のＭＯＳＦＥＴの
半導体装置について説明したが、本発明のバイパス・コ
ンデンサは他のＦＥＴのＩＣや、バイポーラＩＣ等とい
った種々の半導体装置に内蔵することが可能である。

【００１４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、シリコン基板の他方の表面側にバイパス・コ
ンデンサを形成し、そのバイパス・コンデンサを第１の
電極、高誘電体薄膜からなるキャパシタ絶縁膜、及び導
電性膜からなる第２の電極によって構成したので、該バ
イパス・コンデンサを、他の素子や配線等によって形成
位置や形成面積に制約を受けることなく、より広い面積
で形成することにより、容量をより大きくすることが可
能となる。しかも、バイパス・コンデンサがシリコン基
板の他方の表面側に形成されているので、他の素子特性
に悪影響を及ぼさないような構造上の配慮が必要なくな
り、それによって該バイパス・コンデンサひいては半導
体装置全体の断面構造を簡単にできる。第２の発明によ
れば、第２の電極を導電性樹脂接着剤で形成し、該導電
性樹脂接着剤によってキャパシタ絶縁膜を導体に接着す
る構成にしたので、該第２の電極としての機能の他に接
着剤としての機能も有するので、導体に接着する際の構
造が簡単になる。第３の発明によれば、一方の表面側に
複数の半導体素子が形成されたシリコンウエハの他方の
表面側に、第１の電極及びキャパシタ絶縁膜を形成する
ようにしたので、バイパス・コンデンサの製造ばらつき
が少なくなるばかりか、その大量生産が可能となって該
バイパス・コンデンサの製造工程が簡単になる。しか
も、シリコンウエハの他方の表面側に第１の電極及びキ
ャパシタ絶縁膜を形成するので、他の半導体素子の素子
特性に悪影響を及ぼさないような製造上の配慮が必要な
くなり、それによって製造工程をより簡単化できる。さ
らに、シリコンウエハから分割されたチップを、導電性
樹脂接着剤からなる第２の電極によって導体に接着する
ようにしたので、その第２の電極の形成工程と接着工程
とを１つにでき、それによって製造工程がより簡単にな
る。

【図面の簡単な説明】

【図１】本発明の実施例を示すバイパス・コンデンサ内
蔵の半導体装置の概略の断面図である。

【図２】パッケージに収納された従来の半導体装置の平
面図である。

【図３】従来のバイパス・コンデンサ内蔵の半導体装置
の回路図である。

【図４】図１に示すバイパス・コンデンサ内蔵の半導体
装置の製造工程図である。

【符号の説明】

２０シリコンウエハ２１シリコン基板２３ゲート電極２７ソース電極２８ドレイン電極２９電源端子３０接地端子３１第１の電極３２キャパシタ絶縁膜３３第２の電極３４導体

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮崎茂行東京都狛江市和泉本町１丁目８番１号キンセキ株式会社内 (72)発明者河野修一東京都狛江市和泉本町１丁目８番１号キンセキ株式会社内

Claims

【特許請求の範囲】

【請求項１】シリコン基板の一方の表面側に形成さ
れ、電源端子及び接地端子を有する半導体素子と、前記シリコン基板の他方の表面側に形成され、前記電源
端子と前記接地端子との間に接続されたバイパス・コン
デンサとを備え、前記バイパス・コンデンサは、前記シリコン基板の他方の表面に形成されたシリサイド
膜からなる第１の電極と、前記第１の電極における前記シリコン基板とは反対の面
に被着された高誘電体薄膜からなるキャパシタ絶縁膜
と、前記キャパシタ絶縁膜における前記第１の電極とは反対
の面に被着され、前記接地端子又は前記電源端子に接続
された導電性膜からなる第２の電極とで、構成したことを特徴とするバイパス・コンデンサ内蔵の
半導体装置。
【請求項２】請求項１記載の第２の電極を導電性樹脂
接着剤で形成し、該導電性樹脂接着剤によって前記キャ
パシタ絶縁膜における前記第１の電極とは反対の面を導
体に接着する構成にしたことを特徴とするバイパス・コ
ンデンサ内蔵の半導体装置。
【請求項３】一方の表面側に複数の半導体素子が形成
されたシリコンウエハの他方の表面側に、シリサイド膜
からなる第１の電極を形成する第１の工程と、前記第１の電極における前記シリコンウエハとは反対の
面に、高誘電体薄膜からなるキャパシタ絶縁膜を被着す
る第２の工程と、前記シリコンウエハを切断して複数のチップに分割する
第３の工程と、前記第３の工程で分割されたチップを、導電性樹脂接着
剤からなる第２の電極によって導体に接着する第４の工
程とを、順に施すことを特徴とするバイパス・コンデンサ内蔵の
半導体装置の製造方法。