JPH083732B2 - Input/Output Control Unit - Google Patents
Input/Output Control UnitInfo
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- JPH083732B2 JPH083732B2 JP63305592A JP30559288A JPH083732B2 JP H083732 B2 JPH083732 B2 JP H083732B2 JP 63305592 A JP63305592 A JP 63305592A JP 30559288 A JP30559288 A JP 30559288A JP H083732 B2 JPH083732 B2 JP H083732B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、本体となる中央演算処理部と複数の入出
力装置とを接続して構成される入出力制御装置に関し、
プログラマブルコントローラに利用される。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to an input/output control device that is configured by connecting a central processing unit, which is the main body, to a plurality of input/output devices,
Used in programmable controllers.
従来のプログラマブルコントローラでは、入出力装置
が本体装置の１個のコネクタにより順次接続することに
より複数個の入出力装置が増設できる構成のものがあ
る。そして、本体装置である中央演算処理部の制御によ
つて、各入出力装置はアクセスされるようになされてい
る。 In conventional programmable controllers, multiple I/O devices can be added by sequentially connecting them to a single connector on the main unit, and each I/O device is accessed by the control of the central processing unit, which is the main unit.
しかるに、かかるプログラマブルコントローラでは、
中央演算処理部は各入出力装置を何ら区別せず、順次デ
ータの読込み、書込みを行うので、同種のデータを扱う
入出力装置しか接続できない。また、中央演算処理部
は、本体装置に入出力装置が何台増設されたかを認識す
ることが出来ないので、中央演算処理部の実際の処理手
順としては、最大増設可能な入出力装置の全てを順次ア
クセスする必要がある。このため、実際に接続されてい
るのが最大増設可能な入出力装置より少ない場合には、
増設されていない入出力装置に対してもアクセスするこ
とになって、アクセス効率が悪い。 However, in such a programmable controller,
The central processing unit does not distinguish between the I/O devices and reads and writes data sequentially, so only I/O devices that handle the same type of data can be connected. Also, since the central processing unit cannot recognize how many I/O devices have been added to the main unit, the actual processing procedure of the central processing unit requires sequential access to all of the maximum possible I/O devices. Therefore, if there are fewer I/O devices actually connected than the maximum possible,
This results in poor access efficiency since input/output devices that have not been added are also accessed.
この発明に係わる入出力制御装置は、入出力装置が、
中央演算処理部を有する本体装置及び他の入出力装置に
接続可能に構成され、該入出力装置は前記中央演算処理
部へデータバスを介して制御入力データの入力を行う第
１のデータ入力部と、制御出力データの出力を行うデー
タ出力部と、当該入出力装置を他の入出力装置と区別す
るための識別データの入力を行う第２のデータ入力部
と、これら第１のデータ入力部と、第２のデータ入力
部、データ出力部のいずれか一つを一定のタイミングで
前記データバスに切換接続させる切換接続部を備えたも
のである。 The input/output control device according to the present invention comprises:
The input/output device is configured to be connectable to a main unit having a central processing unit and other input/output devices, and the input/output device is provided with a first data input section which inputs control input data to the central processing unit via a data bus, a data output section which outputs control output data, a second data input section which inputs identification data for distinguishing the input/output device from other input/output devices, and a switching connection section which switches and connects any one of the first data input section, the second data input section, and the data output section to the data bus at a fixed timing.
中央演算処理部は、切換制御部を切換制御して、第２
のデータ入力部から入力された識別データを読取り、こ
の情報から入出力装置の属性を順次確認する。そして、
中央演算処理部は、前記切換制御部を制御して、かかる
属性に応じて制御データの入出力を各入出力装置の第１
のデータ入力部とデータ出力部に対して行う。 The central processing unit controls the switching control unit to switch the second
The identification data input from the data input unit is read, and the attributes of the input/output devices are sequentially confirmed from this information.
The central processing unit controls the switching control unit to input and output control data to and from the first input/output device of each input/output device in accordance with the attribute.
This is performed on the data input and data output sections.
以下、本発明の実施例について説明する。Examples of the present invention will now be described.
第１図は本発明の入出力制御装置の実施例を示すブロ
ック図である。 FIG. 1 is a block diagram showing an embodiment of an input/output control device according to the present invention.
第１図において、プログラマブルコントローラの本体
装置１は、中央演算処理部であるCPU10とメモリ50等に
よって構成されている。本体装置１と複数の入出力装置
2,3,4（本例では３つの入出力装置が接続された場合を
例示している。）は、本体装置１と入出力装置２が接続
され、入出力装置３及び４は入出力装置２及び３にそれ
ぞれ接続されており、共通のデータバス５で接続され、
読取り・書込み用クロック信号（STRB）は、クロック信
号ライン６を介して本体装置１から各入出力装置2,3,4
へ送られている。 In Fig. 1, the main unit 1 of the programmable controller is composed of a CPU 10 which is a central processing unit, a memory 50, etc. The main unit 1 and a plurality of input/output devices
In the example shown in FIG. 2, the main unit 1 and the input/output device 2 are connected, and the input/output devices 3 and 4 are connected to the input/output devices 2 and 3, respectively, and are connected by a common data bus 5.
A read/write clock signal (STRB) is sent from the main unit 1 to each of the input/output devices 2, 3, 4 via a clock signal line 6.
is being sent to.
CPU10は各入出力装置2,3,4に対し、書込み指定ライン
７、読取り指定ライン８、ステータス読取りライン９を
介して、書込み指定信号（WREN）、読取り指定信号（RD
EN）、ステータス読取信号（STAT）が入力される。 The CPU 10 sends a write command signal (WREN) and a read command signal (RD) to each of the input/output devices 2, 3, and 4 via a write command line 7, a read command line 8, and a status read line 9.
EN) and a status read signal (STAT) are input.
各入出力装置2,3,4は、クロック信号を反転するイン
バータ20,30,40と６ケのＤ（Delay）型のフリップフロ
ップ（以下、FFと略す）21a〜23a,21b〜23b,31a〜33a,3
1b〜33b,41a〜43a,41b〜43bとFFの出力とクロック信号
との論理積をとるための３つのゲート24a〜24c,34a〜34
c,44a〜44cとステータスコードを双方向データバス５へ
送出するための２つのゲート29b,39b,49bと、出力バス2
8,38,48へ制御データを送出する出力ラッチ用の複ビッ
トラッチ27,37,47と、これらのゲートの出力によって入
力バス25,35,45の信号を双方向データバス５へ送出する
ためのゲート26,36,46とから構成されている。ステータ
スコードは、各入出力措置2,3,4の設定スイッチ29a,39
a,49aによって各入出力装置2,3,4が扱うデータの属性等
の種類に応じた固有のステータスコードが設定されてい
る。 Each of the input/output devices 2, 3, and 4 includes an inverter 20, 30, and 40 for inverting a clock signal, and six D (Delay) type flip-flops (hereinafter abbreviated as FF) 21a to 23a, 21b to 23b, 31a to 33a, and 31b to 33b.
1b to 33b, 41a to 43a, 41b to 43b, and three gates 24a to 24c, 34a to 34c for taking the logical product of the output of the FF and the clock signal.
c, 44a to 44c, two gates 29b, 39b, 49b for sending status codes to the bidirectional data bus 5, and an output bus 2
The output latches 27, 37, 47 are double-bit latches for outputting control data to the input buses 25, 35, 45, 8, 38, 48, and gates 26, 36, 46 for outputting signals of the input buses 25, 35, 45 to the bidirectional data bus 5 by the outputs of these gates. The status code is input to the input/output units 2, 3, 4 by setting switches 29a, 39a, 39b, 49c, 49d, 49e, 49f, 49f, 50 ...
A unique status code corresponding to the type of data attributes handled by each of the input/output devices 2, 3, and 4 is set by the status codes 49a and 49b.
前記FFのリセット端子（Ｒ）には、電源投入時に各FF
の出力（Ｑ）が「Ｌ」レベルとなるようにリセット信号
が印加されるか、または本体装置１からのリセット信号
によってリセットされる構成である。 When the power is turned on, the reset terminal (R) of each FF
A reset signal is applied so that the output (Q) of the first transistor 1 becomes "L" level, or the first transistor 1 is reset by a reset signal from the main unit 1.
しかして、CPU10は各入出力装置2,3,4から入力25,35,
45のデータを読み取るときは、読取り指定信号（RDEN）
を「Ｌ」レベルから「Ｈ」レベルへ立ち上げて、一回ク
ロック信号（STRB）を出したのち立ち下げる。次いでク
ロック信号（STRB）を出力していくことによって、FF22
a,22b、32a,32b、42a,42b及びゲート24a,26、34a,36、4
4a,46を順次活性化して、入力25,35,45のデータを双方
向バス５へ出力させていく。また出力28,38,49へデータ
を書き込むときは、書込み指定信号（WREN）を「Ｌ」レ
ベルから「Ｈ」レベルに立ち上げて一回クロック信号
（STRB）を出したのち立ち下げる。次いでクロック信号
（STRB）を出力していくことによって、FF21a,21b、31
a,31b、41a,41b及びゲート24b,34b,44b及び複ビットラ
ッチ27,37,47を順次活性化して双方向バス５上のデータ
を出力28,38,48へ出力する。 Thus, the CPU 10 receives inputs 25, 35,
When reading data 45, the read command signal (RDEN)
Then, the clock signal (STRB) is output once and then dropped.
a, 22b, 32a, 32b, 42a, 42b and gates 24a, 26, 34a, 36, 4
FFs 21a, 21b, 31, 42, 43, 44, 45, 46 are sequentially activated to output data at inputs 25, 35, 45 to bidirectional bus 5. When writing data to outputs 28, 38, 49, the write command signal (WREN) is raised from "L" level to "H" level, a clock signal (STRB) is output once, and then the signal falls. Next, the clock signal (STRB) is output, and FFs 21a, 21b, 31, 42, 43, 44, 45, 46 are sequentially activated to output data at inputs 25, 35, 45 to bidirectional bus 5.
a, 31b, 41a, 41b, gates 24b, 34b, 44b and double-bit latches 27, 37, 47 are sequentially activated to output the data on the bidirectional bus 5 to the outputs 28, 38, 48.
次に、第２図を参照して各入出力装置2,3,4からステ
ータスコードを読み取る場合の動作について、第２図に
示すタイムチャートを参照しながら説明する。 Next, the operation for reading the status codes from the input/output devices 2, 3, and 4 will be described with reference to the time chart shown in FIG.
本体装置１に含まれるCPU10は、時刻t1でステータス
読取信号（STAT）を「Ｈ」レベルとする。入出力装置２
のFF23aのデータ入力端子（Ｄ）には、前記ステータス
読取信号が、またクロック入力端子（Ｃ）にはクロック
信号が入力されているので、FF23aは時刻t2で「Ｈ」レ
ベルの信号を出力端子（Ｑ）に出力する。 The CPU 10 included in the main unit 1 sets the status read signal (STAT) to the "H" level at time t1.
Since the status read signal is input to the data input terminal (D) of FF23a and the clock signal is input to the clock input terminal (C) of FF23a, FF23a outputs an "H" level signal to the output terminal (Q) at time t2.
次に、時刻t3で、CPU10はステータス読取信号（STA
T）とクロック信号（STRB）を「Ｌ」レベルとする。こ
のとき、クロック信号がインバータ20で反転されてFF23
bのクロック入力端子（Ｃ）に入力され、またFF23aの出
力Ｑの「Ｈ」レベルがFF23bのデータ入力Ｄに入力され
るので時刻t3には、FF23bのＱ出力は「Ｈ」レベルとな
る。 Next, at time t3, the CPU 10 outputs a status read signal (STA
At this time, the clock signal (STRB) is inverted by the inverter 20 and output to FF23.
The "H" level of the output Q of FF23a is input to the data input D of FF23b, so that at time t3, the Q output of FF23b goes to "H" level.
この時刻t1からt3までの動作中、クロック信号は、他
の入出力装置3,4のFF31a,32a,33a,41a,42a,43aにも入力
されているが、時刻t2においては入出力装置２と３、及
び３と４とを接続している信号ライン11,12,13,14,17,1
8はいずれも「Ｌ」レベルのため、前記FF31a,32a,33a,4
1a,42a,43aは時刻t2においてクロック信号が「Ｈ」レベ
ルになっても動作せず各々の出力Ｑは「Ｌ」レベルのま
まである。 During the operation from time t1 to t3, the clock signal is also input to the FFs 31a, 32a, 33a, 41a, 42a, and 43a of the other I/O devices 3 and 4. At time t2, the clock signal is input to the signal lines 11, 12, 13, 14, 17, and 18 connecting the I/O devices 2 and 3, and the I/O devices 3 and 4.
FF31a, 32a, 33a, 4, 8 are all at "L" level,
Even when the clock signal goes to "H" level at time t2, 1a, 42a, and 43a do not operate, and their respective outputs Q remain at "L" level.
時刻t3においては、入出力装置２のFF23bの出力Ｑは
「Ｈ」レベルとなっているが、他の入出力装置3,4のFF
はいずれも「Ｌ」レベルとなっており、入出力装置２の
FF23bの出力Ｑは「Ｈ」レベルとなっており、入出力装
置２がアドレス指定された状態となっている。 At time t3, the output Q of the FF 23b of the I/O device 2 is at the "H" level, but the FFs of the other I/O devices 3 and 4
are both at "L" level, and
The output Q of the FF 23b is at "H" level, and the input/output device 2 is in an addressed state.
時刻t4では、CPU10はクロック信号（STRB）に「Ｈ」
レベルを出力する。このとき、入出力装置２のFF23bの
出力Ｑが「Ｈ」レベルであるので、ゲート24cの出力が
「Ｌ」レベルとなり、ステータスコードの信号を読み込
むためのゲート29bを駆動する。ゲート29bの出力は、双
方向データバス５を通してCPU10に送られ、CPU10はこの
データを読み取る。 At time t4, the CPU 10 sets the clock signal (STRB) to "H".
At this time, since the output Q of the FF 23b of the input/output device 2 is at "H" level, the output of the gate 24c becomes "L" level, and drives the gate 29b for reading the status code signal. The output of the gate 29b is sent to the CPU 10 through the bidirectional data bus 5, and the CPU 10 reads this data.
このCPU10のデータ読み取りが終了すると、時刻t5に
おいてCPU10はクロック信号に「Ｌ」レベルを出力す
る。以上で入出力装置２からのステータスコードの読み
取りが完了する。 When the CPU 10 finishes reading the data, at time t5 the CPU 10 outputs a "L" level to the clock signal. This completes the reading of the status code from the input/output device 2.
次に、時刻t4に戻って、時刻t4でクロック信号が
「Ｈ」レベルとなると、入出力装置３のFF33aのデータ
入力Ｄには、その前の段の入出力装置２のFF23bの出力
Ｑから「Ｈ」レベルの信号が入力されているのでFF33b
の出力が「Ｈ」レベルとなり、入出力装置２の入力バス
の読み取り作業が完了した時刻t5においてはFF33bのＱ
出力が「Ｈ」レベルとなって、次の入出力装置３のアド
レス指定された状態となる。続いて、CPU10は入出力装
置３からのステータスコードのデータ読み取りを行うた
めに、時刻t6においてクロック信号に「Ｈ」レベルを出
力する。するとゲート34cの出力が「Ｌ」レベルとなり
ステータスコードのデータが39bを通じて双方向データ
バスにおくられ、このデータをCPU10が読み取る。 Next, returning to time t4, when the clock signal becomes "H" level at time t4, a "H" level signal is input to the data input D of FF33a of the I/O device 3 from the output Q of FF23b of the I/O device 2 in the previous stage.
At time t5 when the output of FF33b becomes "H" level and the reading operation of the input bus of the input/output device 2 is completed, the Q
The output goes to "H" level, and the address of the next I/O device 3 is specified. Next, the CPU 10 outputs an "H" level to the clock signal at time t6 in order to read the status code data from the I/O device 3. Then, the output of gate 34c goes to "L" level, and the status code data is sent to the bidirectional data bus via 39b, and this data is read by the CPU 10.
時刻t7では、CPU10はクロック信号に「Ｌ」レベルを
出力し入出力装置３からのステータスコード39aの読み
取りを完了する。 At time t7, the CPU 10 outputs a low level clock signal and completes reading the status code 39a from the input/output device 3.
同じようにして前記時刻t6においては、入出力装置４
のFF43aのＱ出力が「Ｈ」レベルとなり、また時刻t7に
おいてはFF43bのＱ出力が「Ｈ」レベルとなって入出力
装置３からの入力バスの読み取りが完了した時点で入出
力装置４がアドレス指定されることになる。 In the same manner, at time t6, the input/output device 4
At time t7, the Q output of FF43a goes to "H" level, and at time t7, the Q output of FF43b goes to "H" level, and at this point in time reading of the input bus from the I/O device 3 is completed, at which point the I/O device 4 is addressed.
入出力装置４のステータスコードのデータ読み取りを
行うために、CPU10は同じようにクロック信号（STRB）
に時刻t8で「Ｈ」レベルを出力して、ステータスコード
のデータを双方向データバスに導入して読み取り、その
後時刻t9でクロック信号に「Ｌ」レベルを出力して入出
力装置４からのステータスコードの読み取りを完了す
る。 In order to read the status code data of the I/O device 4, the CPU 10 also receives a clock signal (STRB).
At time t8, an "H" level is output, the status code data is introduced into the bidirectional data bus and read, and then at time t9, an "L" level is output to the clock signal, completing the reading of the status code from the input/output device 4.
以上のように、CPU10は先ずステータス読取信号（STA
T）を出力し、続いてクロック信号（STAT）を出力して
いくことにより、接続されている入出力装置の固有情報
であるステータスコードを読み取ることができる。 As described above, the CPU 10 first receives the status read signal (STA
By outputting a status signal (T) followed by a clock signal (STAT), it is possible to read a status code, which is information specific to the connected I/O device.
読み取られたステータスコードは、本体装置１に近い
入出力装置から順に本体装置１のメモリ50に記憶され
る。これにより、CPU10に何番目にどの種の入出力装置
が接続されているかの情報を得ることができる。この情
報から入出力装置に対応したデータをアクセスする方法
について以下説明する。 The read status codes are stored in the memory 50 of the main unit 1 in order of the I/O device closest to the main unit 1. This makes it possible to obtain information about what type of I/O device is connected and in what order to the CPU 10. A method for accessing data corresponding to an I/O device from this information will be described below.
例えば、A,B,Cの３種の入出力装置が本体に近い側か
らA,B,Cの順で接続されているとする。上述したステー
タスコードの読み取りにより、メモリ50のステータスコ
ードテープル（STABLE）には各ステータスコードが順に
記憶されている（第３図参照）。同図においてステータ
スコードテーブルの一番最後にはΘが入っている。各入
出力装置A,B,Cのステータスコードは、図面上ではデー
タＤA,DB,DCが対応しているとする。具体的なアクセス
手順は、第４図に示すように、ステータスコードがΘ,
A,B,Cかのいずれかを判断し、その結果に対応してデー
タＤA,DB,DCのいずれかを選択して出力する。 For example, suppose that three types of input/output devices A, B, and C are connected in the order A, B, and C from the side closest to the main body. By reading the status codes as described above, each status code is stored in order in the status code table (STABLE) of memory 50 (see Fig. 3). In the figure, Θ is entered at the very end of the status code table. The status codes of the input/output devices A, B, and C correspond to data D A , D B , and D C on the figure. The specific access procedure is as shown in Fig. 4, where the status codes are Θ,
A, B, or C is determined, and one of the data D A , D B , or D C is selected and output in accordance with the result.
以上述べた動作はA,B,Cの接続の順序を入れ換えても
同じように制御できる。 The above-mentioned operation can be controlled in the same way even if the connection order of A, B, and C is reversed.
以上述べたように、本発明によれば複数種の入出力装
置を接続しても本体装置たるCPUは最初に一度だけ各入
出力のステータスコードを本体装置から近い順に読み取
ることにより、何番目にいかなる属性をもった入出力装
置が接続されているかを知ることができ、それに対応し
たデータの送受信をするなどの制御を行うことができ
る。 As described above, according to the present invention, even if multiple types of I/O devices are connected, the CPU of the main unit can know the order in which the connected I/O device is and what attributes it has by first reading the status code of each I/O device once in order of proximity to the main unit, and can then control the transmission and reception of data accordingly.
第１図は本発明の実施例を示すブロック図、第２図はタ
イミング図、第３図はステータステーブルの内容を例示
する模式図、第４図はステータスコードの読込後のアク
セス処理手順を示す流れ図である。 １……本体装置 2,3,4……入出力装置 10……CPU 50……メモリ FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart, FIG. 3 is a schematic diagram showing the contents of a status table, and FIG. 4 is a flow chart showing an access processing procedure after reading a status code. 1...Main unit 2, 3, 4...Input/output unit 10...CPU 50...Memory
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 重明 大阪府高槻市明田町２番13号 株式会社キ ーエンス内 審査官 菅澤 洋二 (56)参考文献 特開 昭60−201461（ＪＰ，Ａ) 特開 昭62−169206（ＪＰ，Ａ) 特開 昭56−11532（ＪＰ，Ａ) 実開 昭60−39163（ＪＰ，Ｕ)───────────────────────────────────────────────────────── Continued from the front page (72) Inventor Shigeaki Tani KEYENCE CORPORATION 2-13, Aketa-cho, Takatsuki-shi, Osaka Examiner Yoji Sugasawa (56) References JP 60-201461 (JP, A) JP 62-169206 (JP, A) JP 56-11532 (JP, A) Utility Model Application Publication No. 60-39163 (JP, U)
Claims (1)
体装置及び他の入出力装置に接続可能に構成され、該入
出力装置は前記中央演算処理部へデータバスを介して制
御入力データの入力を行う第１のデータ入力部と、制御
出力データの出力を行うデータ出力部と、当該入出力装
置を他の入出力装置と区別するための識別データの入力
を行う第２のデータ入力部と、これら第１のデータ入力
部、第２のデータ入力部、データ出力部のいずれか一つ
を一定のタイミングで前記データバスに切換え接続させ
る切換接続部を備えたことを特徴とする入出力制御装置[Claim 1] An input/output control device configured to be connectable to a main unit having a central processing unit and other input/output devices, said input/output device comprising: a first data input section for inputting control input data to said central processing unit via a data bus; a data output section for outputting control output data; a second data input section for inputting identification data for distinguishing said input/output device from other input/output devices; and a switching connection section for switching and connecting any one of said first data input section, second data input section and data output section to said data bus at a fixed timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305592A JPH083732B2 (en) | 1988-12-01 | 1988-12-01 | Input/Output Control Unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305592A JPH083732B2 (en) | 1988-12-01 | 1988-12-01 | Input/Output Control Unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150904A JPH02150904A (en) | 1990-06-11 |
| JPH083732B2 true JPH083732B2 (en) | 1996-01-17 |
Family
ID=17946997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305592A Expired - Fee Related JPH083732B2 (en) | 1988-12-01 | 1988-12-01 | Input/Output Control Unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083732B2 (en) |
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1988
- 1988-12-01 JP JP63305592A patent/JPH083732B2/en not_active Expired - Fee Related
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| JPH02150904A (en) | 1990-06-11 |
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