JPH084093B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH084093B2
JPH084093B2 JP62326654A JP32665487A JPH084093B2 JP H084093 B2 JPH084093 B2 JP H084093B2 JP 62326654 A JP62326654 A JP 62326654A JP 32665487 A JP32665487 A JP 32665487A JP H084093 B2 JPH084093 B2 JP H084093B2
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Description

【発明の詳細な説明】 本発明は、半導体デバイス、特に、これに限定される
ものではないが、絶縁ゲート電界効果トランジスタに関
するものである。
半導体の表面に導電性層を設け、この場合この導電性
層は少なくとも１つの開口部と共に形成され、絶縁材料
を表面上に成長させて前記の導電性層を覆うようにした
種々の半導体製法が知られている。絶縁ゲート電界効果
トランジスタの製造に関する限りにおいては、公知の方
法では、半導体の１つの表面上の絶縁層に導電性ゲート
を設けて中に開口部が設けられたゲート領域を有する絶
縁ゲート構造を形成し、半導体内に不純物を導入して、
絶縁ゲート構造と整列した１つの導電形のソース領域と
ゲート領域の下にある反対導電形のチャネルとを形成
し、前記の表面上に絶縁材料を成長させて絶縁ゲート構
造を覆うようにする。
絶縁ゲート電界効果トランジスタ（以下IGFETと呼
ぶ）を製造するこのような方法の一つは、1984年アイ・
イー・デー・エム（IEDM）の議事録の第447−450頁のエ
ッチ・エサキ（H.Esaki）およびオー・イシカワ（O.Ish
ikawa）両氏の「ア・900MHz100W VD−MOSFET ウイズ・
シリサイド・ゲート セルフ−アラインド・チャネル
（A900MHz100W VD−MOSFET with cilicide gate selfal
igned channel）」という表題の論文に記載されてい
る。
前記の論文に記載されたIGFETはDMOSタイプである、
すなわち、デバイス内のチャネル長は、記載されている
ように、ゲート層をマスクとして用いて異なる不純物の
２重側方拡散により正確に形成される。このIGFETはま
た、そのソースおよびドレイン電極を半導体の対向した
主表面を有する縦形で、くし形（interdigitated）ソー
ス−ゲート構造を有する。前記の論文に記載されている
ように、くし形ソース−ゲート構造の各ゲートフィンガ
の中央部は、ドレーン−ゲート容量を減少して該論文に
言及された900MHzの比較的高い周波数において高い電力
ゲインを可能とするように除去されている。
欧州特許Ａ第67475には、ゲートドレイン容量を減ら
すためにゲートフィンガの中央部を除くかまたはゲート
フィンガの縁よりも高い抵抗性材料で形成するようにし
た縦形DMSトランジスタ（DMOST）が同様に記載されてい
る。前記の欧州特許に記載されているように、ゲートフ
ィンガは比較的高い抵抗率の多結晶シリコンで形成さ
れ、ゲートフィンガの縁に沿ってより高い導電性のスト
リップを形成するようにドーピング要素が層の縁内に側
方に拡散される。各ゲートフィンガの中央部のより高い
抵抗性の多結晶シリコン部分は適所に残されるかまたは
適当なエッチング技術で除かれることができる。
本発明の１つの観点では、開口部を境界する導電性層
の縁上に成長した絶縁材料が出会って前記の開口部を塞
ぐに足るだけ該開口部を十分に小さくしまた絶縁材料の
成長を十分に長期間続け、この絶縁材料を前記の表面に
向けて異方性にエッチして導電性層を露出しおよび／ま
たは開口部よりも大きく且つ導電性層で覆われてない半
導体表面の部分を覆う絶縁材料内に窓を形成し、異方性
エッチングが導電性層の縁に絶縁材料を残して開口部が
閉じられたままにすることを特徴とする。
本願明細書に用いられているように、成長という言葉
は、表面に絶縁材料を設けるすべての方法を含むもの
で、したがって、例えば表面への絶縁材料のデポジショ
ンも含むものと理解され度い。
例えば表面とショットキー接触を形成するために、導
電性層を半導体表面に直接に設けることも可能である
が、絶縁層を表面と導電層の間に設けることもできる。
導電性層を設け、以て、開口部よりも大きく、導電性
層で覆われてない半導体表面の１つまたはそれ以上の領
域で境界された導電性層の領域内に少なくとも１つの開
口部が形成され、異方性エッチングにより１つまたは各
領域を覆う絶縁材料内に１つまたは夫々の窓を形成する
ようにすることができる。導電性層は複数の前記開口部
と共に形成され、開口部よりも大きな半導体表面の部分
によって複数の領域に分けられ、各領域は少なくとも開
口部の１つを有するようにすることができる。導電性層
の各領域は多数の開口部と共に形成されることができ
る。何れの場合にも、異方性エッチングは、１つまたは
各領域を覆う絶縁材料内に１つまたは各窓を開けるが、
この１つまたは各開口部は絶縁材料で塞がれるか、また
は覆われたままで残る。
したがって本発明の方法を用いることにより、開口部
を境界する導電性層の縁上に成長した絶縁材料が出会っ
て前記の開口部を覆うか塞ぐに足るだけ該開口部が十分
に小さくまた絶縁材料の成長が十分に長時間続けられる
ので、絶縁材料は、異方性エッチング工程の後導電性層
内の開口部を覆ったままであるすなわち少なくとも部分
的に充填したままである。絶縁材料の成長が実質的に等
方性の場合は、成長は、絶縁材料が開口部の幅の少なく
とも半分に等しい厚さを有する層を形成する迄続けられ
るべきである。このような方法は、種々のタイプの半導
体デバイスの製造に適用することができる。特に、本発
明による方法の使用は、開口部内の半導体表面をパッシ
ベートする簡単な方法を与える。更にまた、開口部が導
電性層を個別の導電性領域に分ける場合には、本発明に
よる方法は、導電性領域への個々の電気接続を可能にし
ながら導電性領域相互の絶縁を容易にするのに使用する
ことができる。
明らかなように、導電性層内の開口部の形成は、導電
性層の縁から半導体表面への各移行部において普通は半
導体デバイスの頂点に段があることを意味する。このよ
うな段は望ましいものでなく、特に、金属化部が頂面上
に設けられる場合には前記の段が金属化部内にウィーク
ポイントを生じることがあるため望ましいものでない。
本発明による方法を用いることにより、導電性層を露出
しおよび／または導電性層で覆われず且つ開口部よりも
大きな半導体の表面の領域上に窓を形成するために絶縁
材料が異方性にエッチされた後でさえも絶縁材料は開口
部に残ったままでいる。したがって、頂面の段はたとえ
完全に無くされないとしても減少させて平滑にされ、こ
のため、開口部上を延在する頂面は、開口部が絶縁材料
で少なくとも部分的にも充填されてない場合よりも平ら
になり、かくして、頂面に横たわって導電性層および／
または半導体表面を接触させるために後で設けられた金
属化部内のウィークポイントの可能性を減少する。
前述したように、窓は異方性エッチングを通して形成
される。この窓は普通は（必ずしもではないが）絶縁材
料を十分に通って延在して半導体表面を露出するが、何
れにしても、窓は不純物が半導体内に導入されるのを可
能にする。前記の部分を境界する導電性層の縁に残って
いる絶縁材料は少なくとも窓の部分を形成し、開口部内
に残っている絶縁材料は、半導体の下にある部分を、導
入される不純物よりしゃ蔽する。このことは、望ましく
ない不純物が開口部の下の半導体内に導入されることな
しに、前記部分を境界する導電性層の縁と整列されて半
導体内に所定の導電形の領域を形成することを可能にす
る。
その上、異方性エッチングにより露出された表面は、
もっと先の処理が開口部内の絶縁材料を侵しそして除去
しない限りは、開口部の下の半導体を汚染する心配なし
に別の方法で更に処理することができる。例えば、異方
性エッチングで露出された表面に金属をデポジットする
こともでき、これ等表面がシリコンで形成された場合に
は、超耐熱金属をデポジットして、露出されたシリコン
表面上に自己位置合せされた超耐熱金属珪化物を形成
し、以て、露出された表面の抵抗率を減少することがで
きる。
本発明による方法は、例えば電荷結合素子またはIGFE
Tの製造に使用することができる。
本発明の別の観点では、本発明はIGFETの製造方法を
供するもので、この方法は、半導体の表面上に導電性ゲ
ート層を設けて、中に開口部が設けられ導電性ゲート領
域を有する絶縁ゲート構造を形成し、半導体内に不純物
を導入して、絶縁ゲート構造と整列した一方の導電形の
ソース領域とゲート領域の下にある反対導電形のチャネ
ル領域を形成し、前記の表面に絶縁材料を成長させて絶
縁ゲート構造を覆うようにした絶縁ゲート電界効果トラ
ンジスタの製造方法において、開口部を境界する導電性
ゲート層の縁上に成長した絶縁材料が出会って前記の開
口部を塞ぐに足るだけ、ゲート領域内の開口部を十分に
小さくしまた絶縁材料の成長を十分に長期間続け、絶縁
材料が絶縁ゲート構造の縁に残って異方性エッチングに
より絶縁材料内の形成された窓の少なくとも一部を境界
しかつゲート領域内の開口部を塞ぐように、絶縁材料を
半導体の表面に向けて異方性にエッチし、不純物を導入
し、窓を経てソース領域とチャネル領域を形成すること
を特徴とする。
この方法を用いることにより、絶縁材料がゲート内の
開口部に残され以て表面の或るパッシベーションを与え
ることができる。
少なくとも窓の部分を形成するために絶縁ゲート構造
の側部に残された絶縁材料は、ソース領域およびチャネ
ル領域の絶縁ゲート構造との整列を可能にする役もし、
一方開口部に残っている絶縁材料は該開口部の下の表面
が不純物で汚染されるのを阻止する。したがって、ゲー
ト領域の中央部を除去する最終工程の必要なしに、中空
ゲート構造を有するIGFETを形成することができる。そ
の上、ゲート領域内の開口部はゲート領域境界と同時に
同じ工程で形成されることができるので、公差の問題は
最小限に少なくなり、中空ゲート構造に対しソース領域
とチャネル領域のより精密な位置合せを可能にする。
絶縁材料内の窓は、この窓の下の半導体を露出するよ
うに絶縁材料を丁度貫通して延在するのが普通である。
けれども、ソース領域とチャネル領域を形成するための
不純物は、丁度絶縁材料を貫通して延在せずに所望の不
純物の注入を可能にするに十分な薄さの薄い絶縁材料を
形成する窓を経て注入することもできる。
本発明の一実施態様では、ソース領域は反対導電形の
半導体領域内に形成され、この半導体領域の部分がチャ
ネル領域を与えるようにしたものにおいて、マスキング
領域と窓がその間にマスキング領域かまたは絶縁材料で
覆われないソース領域の１つまたはそれ以上の露出部分
を形成するように、異方性エッチングにより形成された
窓を横切って延在する１つまたはそれ以上のマスキング
領域により半導体領域をソース領域に短絡し、ソース領
域の前記の露出部分をエッチし去って下にある部分また
は半導体領域の部分を露出し、マスキング領域を除去
し、窓内に金属化部を与えて半導体領域の露出部分をソ
ース領域に短絡する。
窓は細長く、１つまたは夫々のマスキング領域が前記
の窓の幅を完全に横切るか窓の長さを一部だけ横切って
延在するように設けることができる。
したがって、ソース領域とチャネル領域を導入するた
めに用いられる窓は半導体領域をソース領域に短絡する
ために用いられることができ、この場合、絶縁ゲート構
造の縁に残っている絶縁材料はゲート構造をソース領域
より絶縁してソース領域とゲートとの偶発的な短絡を防
止する。このような配置は、不純物を導入するためおよ
びソース領域を半導体に短絡するために同じ窓が用いら
れ、また半導体領域の露出された部分は自動的に窓と位
置合せされることができるという両方の理由から位置合
せ問題を少なくさせることができ、したがって、前述し
た公知の方法の位置合せの問題をなくするかまたは少な
くとも軽減して、より再現可能な特性を有するデバイス
の製造を可能にする。
窓が細長い場合には、マスキング領域は、前記の窓の
長さを横切る方向に該窓を完全に横切って延在するよう
に絶縁層上に設けられる。一般に、マスキング工程は、
窓内にソース領域の離間され露出された各多数の領域を
形成するように、窓を横切って延在する略々相互に平行
な離間された各多数のマスキング領域を設けることより
成る。通常は、窓上を延在する各マスキング領域は窓の
長さの方向に均等に離間されている。
マスキング領域は、マスキング層に形成された規則正
しく離間された孔で形成してこの場合各孔の幅を窓の幅
より大きくするか、或いは窓を横切るストリップ、また
はその他の適当な配置で形成することができるが、次の
ことだけが必要である、すなわち、窓を横切る方向に、
マスキング領域の寸法とその間のスペースが、たとえ可
能なミスアラインメント公差を考慮に入れた場合でも、
マスキングを必要とするところではマスキング領域が完
全に窓を横切って延在しまたマスキングを必要としない
ところでは窓を横切って延在しないことを確実にするに
十分であることを保証することだけが必要である。窓を
横切って、好ましい配置では窓に垂直に、延在するスト
リップ状のマスキング領域が特に有利であることがわか
るであろう、というのは、マスキング領域と窓との間の
かなりの側方ミスアライメントでも露出部分の位置合せ
に影響しないからである。
更にこの方法では、半導体領域の下にある部分を露出
するためのエッチングの後で、窓にソース金属化部を設
けるのに先立つ露出半導体領域の表面ドーピングを増す
ためのマスキング領域の除去の前に、反対導電形の別の
不純物を窓を経て導入することができる。
導電性領域は細長くまた開口部はこの導電性領域の長
さに沿って延在して２つの導電性領域ストリップを形成
するように導電性層を設け、絶縁材料の異方性エッチン
グはゲート領域の夫々の長い側に各窓を形成し、不純物
が半導体に導入され、ゲート領域の各長い縁と整列され
た各ソース領域と各ゲート領域ストリップの下にある各
チャネル領域とを形成することができる。半導体デバイ
スがIGFETである場合、導電性ゲート領域は、２つの隣
接したソース領域、下にあるチャネル部分および関係の
ドレーン領域を有するIGFETの単一のセルを形成するこ
とができる。IGFETは、前記の表面と反対の半導体の表
面に隣接して設けられた１つの共通なドレーン領域を有
する多数のこのようなセルより成ってもよい。このよう
な配置では、ゲート層は、導電性層で与えられた横切っ
て延在する導電性ストリップによって互に接続された離
間された細長いゲート領域で構成され、このため、異方
性エッチングの後、導電性層の縁に残っている絶縁材料
がソース領域とチャネル部分を形成するための不純物を
導入する窓を形成し、この場合各窓は、２つの隣接した
ゲート領域と２つの隣接した導電性ストリップの対向し
た縁に残された絶縁材料によって境界されるようにする
ことができる。
絶縁材料が成長される方法に応じて、異方性エッチン
グは導電性層の表面を露出してもよい。例えば半導体が
シリコンで形成されまた少なくともゲート層の頂面が多
結晶シリコンで形成された場合には異方性エッチングで
露出された表面に金属をデポジットし、次いで超耐熱金
属を露出面にデポジットし、焼なましてゲートとソース
領域の露出部分状に自己位置合せされた超耐熱珪化物を
形成することができる。前述したようにソース領域が下
にある半導体領域に短絡される場合には、導電性ゲート
層は、ｐ形半導体領域を露出するエッチング工程の間、
耐エッチング層例えば窒化珪素層で保護されるのが普通
である。次いで窒化珪素層およびその他の任意の絶縁層
は除去され、半導体領域の部分を露出するためのエッチ
ングの後導電性層を珪化物化のために露出することがで
きる。この珪化物化は、露出された半導体領域の別のド
ーピングに加えまたは代りに与えることができる。
言う迄もなく、窓は必ずしも半導体の表面を露出する
必要はなく、また異方性エッチングはゲート層表面が珪
化物化のために露出される結果を生ずるだけでもよい。
代りに、ゲートが、シリコン体上に形成された多結晶シ
リコンゲートである場合は、絶縁材料は、窓内の半導体
部分だけが珪化物化のため露出されるようにゲート上に
厚い絶縁材料を生じる方法例えば湿潤化（wet oxidatio
n）によって成長させることかできる。
欧州特許Ａ第54259号に、絶縁された多結晶シリコン
ゲートを支持するシリコン体の表面を覆う絶縁材料が異
方性にエッチされ、表面のフィールド酸化膜（field ox
ide）で不純物を導入してゲートの夫々の側部にソース
とドレーン領域を形成するために不純物を導入する窓を
ゲートの両側に形成するようにした横形（すなわち半導
体の同じ面に隣接してソースおよびドレーン領域を有す
る）IGFETの製造方法が記載されていることは注目に値
する。超耐熱金属は、ゲートに自己位置合せされた金属
層または超耐熱金属珪化物を形成するように、異方性エ
ッチング（ゲートを含んでも含まなくてもよい）により
露出された表面にデポジットされる。
本発明がより容易に理解されるように、添付の図面を
参照して実施例によって説明する。
図面は寸法比通りのものではなく、分り易くするため
に各部分の寸法は拡大または縮小して示してある。
第２図と第３図は、本発明の方法によりつくられたIG
FETの一部を示す。
前記の第２図および第３図に示したIGFETは、高周
波、例えばUHP周波数、典型的には1GHzの範囲の高周波
での使用に適したくし形構造を有する縦形DMOSトランジ
スタである。このDMOSTは、第２図に示したように、DMO
STの半導体１が該半導体の２つの対向した主表面４と５
の夫々に配設されたソース領域２とドレーン領域３を有
し、したがってデバイスの動作時に電流が２つの対向し
た主表面４と５の間を流れるので、縦形と見做される。
IGFETのゲート層６は規則正しく配された開口部７を
有するが、この開口部は、図に示したように長方形で、
横方向に延在する導電性ストリップまたは母線９によっ
て接続された平行な離間された長方形のゲートフィンガ
または領域８を形成する。各ゲートフィンガ８は、この
ゲートフィンガ８の長さに沿って延在し、このゲートフ
ィンガを２つのゲートフィンガストリップ8aに分ける中
央の長方形の開口部10と共に形成される。したがって、
横方向に延在する関係の母線９の縁9aと共に、ゲートフ
ィンガ8aの外縁８′ａは開口部７を形成し、また一方ゲ
ートフィンガストリップの内縁８″ａは開口部10を形成
する。
ゲート層６に対して長方形の幾何形状を示したが、所
望のソース領域形状に応じて他の適当な幾何形状を用い
ることができることは言う迄もなく明らかであろう。
第２図および第３図に示した配置では、主表面４に隣
接して多数のソース領域２が設けられ、一方、唯一つの
ドレーン領域３が、すべてのソース領域２に共通に、主
表面５に隣接して設けられている。
前述したように、IGFETはDMOSTである、すなわち、チ
ャネル長が半導体中の異なる不純物の２重側方拡散によ
って正確に形成される。したがって不純物を開口部７を
経てゲート層に導入することにより、後に説明するよう
に、このゲート層がマスクとして用いられ、各ソース領
域２は反対導電形の各半導体領域12内に形成され、この
ため各ソース領域２の境界は関係の開口部の縁と整列さ
れ、関係の半導体領域の部分は同じ２つのフィンガース
トリップ8aの夫々下方にあり、夫々各ソース領域２とド
レーン領域３の間を延在する各ゲートフィンガストリッ
プ8aの下に各チャネル部分13を形成する。特に第1c図お
よび第２図よりわかるように、各ソース領域２は２つの
チャネル部分13したがって２つのゲートフィンガ８と関
連する。ソース領域例えば第２図のソース領域２′と
２″は、ゲートフィンガ８およびこの２つのソース領域
の間に配された下にあるチャネル部分13と共にIGFETの
１つのセルを形成し、したがって、デバイスのアクティ
ブ部分の周辺は別にして、各ソース領域２は２つのセル
に共通である。典型的には、IGFETは数百のこのような
セルを有する。このセルは長方形の形状として示されて
いるが、任意の適当な幾何形状を用い得ることは言う迄
もない。
後に詳しく述べるように、半導体領域12の部分12aを
露出するために開口部2aがソース領域２に設けられ、各
ソース領域は後で施されるソース金属化によって関係の
チャネル領域に短縮される。
第２図および第３図に示したIGFETを製造する本発明
の実施例を以下に説明するが、このIGFETの別の特徴は
次の説明から明らかになるであろう。
半導体は、より高い抵抗性ｎ形単結晶シリコン層15が
その上にエピタキシャルに成長されたn+導電形単結晶シ
リコン基板14を有する。この基板は典型的には10-3オー
ムcmの抵抗率と250マイクロメートルの厚さを有し、一
方エピタキシャル層は１オームcmの抵抗率と８マイクロ
メートルの厚さを有することができる。
典型的には0.07マイクロメートルの厚さの酸化物層16
（第1a図）が通常の熱技術で層15の表面４上に成長さ
れ、次いでゲート層６が前記の酸化物層16上にデポジッ
トされる。この特定の実施例では、ゲート層６は複合層
構造を有する。したがって、多結晶シリコン層61が、酸
化物層15上にデポジットされ、絶縁層62例えば二酸化珪
素層か続き、次いで、例えば窒化珪素の耐エッチング層
63がデポジットされる。通常のマスキングおよびエッチ
ング技術を用い、母線９で相互接続された中空のゲート
フィンガ８を形成するように複合ゲート層６の不必要な
部分が除去される（第２図および第３図）。
必要な低い抵抗率を得るために、多結晶シリコンゲー
ト層61が例えば硼素または燐でドープされる。前記のゲ
ート層61はドープされた層としてデポジットされること
ができるが、このドーピングは、ゲート層６のデポジシ
ョンおよびパターニングの後に行われてもおい。ゲート
６のドーピングは、例えば、ソース領域２および半導体
領域12の形成の間に行われてもよく、或いは欧州特許Ａ
第67475号に記載されているようにパターン化されたゲ
ート層の露出縁内への例えば硼素の側方拡散であっても
よい。後者の場合には、ゲートフィンガ８の開口部10
は、前記の欧州特許に記載されたようにパターン化され
たゲート層６のドーピングの後に形成されるのが普通
（必要ではないが）である。
言う迄もなく、ゲート層61は必ずしも多結晶シリコン
層である必要はなく、任意の適当な導電性例えば酸化物
層16上にデポジットされた超耐熱金属層、超耐熱金属珪
化物層（例えば珪化プラチナ層）または前述の材料の２
つまたはそれ以上の複合材料でもよい。
ゲート層６が形成された後、絶縁材料16′例えば二酸
化珪素が適当な蒸着技術によって主表面４上にデポジッ
トされる。
絶縁材料はすべての露出面すなち主表面４（露出され
ている場合）、ゲート層の表面63′およびゲート層16の
縁9a,8′ａと８″ａ上で成長する。
各ゲートフィンガの２つのゲートフィンガストリップ
8aの間隔は十分に小さくまた絶縁材料がデポジットされ
る期間は十分に長いので、細長いゲートフィンガ８の側
方に（すなわち主表面４を横切って）ゲートフィンガス
トリップ8aの内縁８″ａ上に成長する絶縁材料は出合う
かまたは溶けこんで開口部10を完全に覆う。
縁８″ａ上に成長する絶縁材料の出合いまたは溶けこ
みは、ゲートフィンガ８の内縁８″ａの間隔すなわち開
口部10の幅にだけ依存するのではなく、縁８″ａ上に成
長する絶縁材料の厚さにも依存することは言う迄もなく
わかるであろう。複合ゲート層６の厚さが開口部10の幅
に匹敵しまた絶縁材料の成長が実質的に等方性（すなわ
ち絶縁材料がゲート層の表面63′上におけると略々同じ
厚さゲート層の縁８′ａと８″ａ上に成長する）場合に
は、対向するゲート層の縁８″ａの側方に成長する絶縁
材料が出会って開口部10を塞ぎまたは覆うように、絶縁
材料は、開口部10の幅の少なくとも半分の厚さを有する
に十分な時間成長されねばならない。けれども、実際的
な目的に対しては、開口部10の幅は、この開口部10を満
たすのに内縁８″ａ上に成長する絶縁材料の適当な厚さ
しか必要としないですむように十分に小さくあるべきで
ある。というのは、余りに厚い絶縁層は半導体に不当な
歪を与えることがあり、その上、以下の説明よりわかる
ように、次のエッチング工程を時間のかかるものにする
からである。
説明した特定の実施例では、ゲートフィンガ８は３マ
イクロメートルの幅を有し、同じ幅の開口部７で分離さ
れ、一方ゲートフィンガ内の中央開口部10は１マイクロ
メートルの幅を有し、したがって夫々１マイクロメート
ル幅の２つのゲートフィンガストリップ8aを形成するこ
とができる。このような寸法では、この場合若し絶縁材
料の成長が完全に等方性であるとすれば、開口部10がゲ
ートフィンガストリップ8aの側方に成長する絶縁材料の
出合いまたは溶けこみで覆われるのを保証するには、0.
5マイクロメートルをわずかに越す厚さ迄の連続した成
長で充分であろう。けれども絶縁材料の成長は完全に等
方性ではなく、例えばゲート層６の表面63′上における
よりも該ゲート層６の直立した縁9a,8′ａおよび８″ａ
上における方が小さいこともあるので、成長は、開口部
10が側方に成長する絶縁材料によって完全に覆われるこ
とを確実にするために、５マイクロメートルの厚さとな
った後短期間続けられるべきである。第1b図は、成長が
止められた時の絶縁材料の厚さを線図的に示したもので
ある。
絶縁材料の成長が止められると、絶縁材料は、例えば
CHF3およびアルゴンガス混合物を用いて例えば反応性イ
オンエッチング技術を用い、ゲート層６の開口部７下方
の表面４と複合ゲート層６の表面63′を露出するために
主表面４に向って異方性にエッチされる。異方性エッチ
ングにより絶縁材料が主表面４に垂直な方向に侵される
と、絶縁材料の所定の垂直方向の厚さが除かれる。かく
して開口部７の主表面４とゲート層６の表面63′が異方
性エッチングにより露出されると、始めに側方に成長さ
れた厚さの絶縁材料のすみ肉17がゲート層６の縁9a,8′
ａに残り、各開口部７の上方にあって且つ該開口部内に
ある絶縁材料の夫々の窓18を形成する。絶縁材料の成長
は、各ゲートフィンガ８の縁８″ａの側方に成長した絶
縁材料が出会って開口部10を覆うように続けられたの
で、異方性エッチングは開口部10内の主表面４を露出せ
ずに表面63′のレベルに延在する絶縁材料19の厚さを残
し、各ゲートフィンガ８の２つのゲートフィンガストリ
ップ8aの間の上方に略々平らな表面を与える。第1c図
は、異方性エッチングが丁度完了した半導体を線図的に
示す。
次いで、半導体領域12とソース領域２を形成するため
に不純物が窓18を経て半導体内に導入される。１つの例
では、1013cm-2の注入量と150KeVのエネルギを用いて硼
素イオンが窓18を経て注入（implant）され、例えば105
0℃で30分間のドライブ−イン（drivein）が続く。次い
で、50KeVのエネルギと1015cm-2の注入量を用いた窓18
を経ての第２イオン注入工程が窓18を経て行われ、例え
ば1000℃で10分間の焼きなまし工程が続く。かくしてｐ
形半導体領域12とｎ形ソース領域２が形成され、この場
合チャネル領域の長さは前述の条件下におけるｎ形とｐ
形ドーパントの側方拡散長の差により決まる。使用され
る特定の条件下のドーパントの拡散長を知ると、絶縁材
料すみ肉17の厚さを、ソース領域２が第1c図に示すよう
にゲートフィンガ８の縁８′ａと整列するように選ぶこ
とができる。チャネル領域13がゲートフィンガ８の縁
８″ａと整列されてもよく、或いは代りに、図示したよ
うにゲートフィンガストリップ8aがチャネル領域13を越
えて互の方に向って側方に延在してフィールド−プレー
ティング（field−plating）効果を与えるようにしても
よい。ソースおよび半導体領域は、夫々主表面４の下方
0.5マイクロメートルおよび1.0マイクロメートルの深さ
迄延在するように形成することができる。
開口部11を覆う絶縁材料は、ソース領域２の形成中に
ドーパントが開口部10下方の半導体に入るのを阻止し、
かくしてソース領域２と半導体領域12の形成の前に中空
ゲート構造を与えることを可能にする。
前述したようにソース領域２と半導体領域12はイオン
注入により形成されるが、窓８が表面を露出している場
合には他の適当な処理例えば拡散処理を用いることもで
きる。
ソース領域２と半導体領域12の形成後、次いで適当な
レジスト層20が絶縁材料の表面に設けられ（第1d図）、
このレジスト層20のマスキング領域20aが絶縁材料の窓1
8を完全に横ぎって延在するように前記のレジスト層に
孔21を形成するために、通常の技術を用いてパターン化
される。
各窓18は１つまたはそれ以上のマスキング領域20aと
関連され、このため前記の窓18と関連のマスキング領域
20aとは一緒に関連のソース領域２の１つまたはそれ以
上の露出領域2aを形成する、すなわち、マスキング領域
または中に窓18が形成された絶縁材料で覆われないソー
ス領域２の領域2aを形成する。各窓18内の露出領域2aは
かくしてマスキング領域20aによっててだけでなく更に
このマスキング領域20aと窓18の組合せによって形成さ
れる。図からわかるように、マスキング領域20aは露出
領域2aの一方の寸法を規定し、窓18は露出領域2aの他方
の寸法を規定する。孔21に対しては任意の所望の形を用
いてもよいが、図に示したように、各孔21は、窓18とゲ
ート層６に対して採用された長方形パターンと合うよう
に長方形である。関係の窓18の長さを横切る（図の実施
例では長さに垂直な）方向の各孔21の寸法すなわち幅
は、生じ得る最大のミスアライメント誤差の少なくとも
２倍だけ、窓18の幅よりも大きく、したがって、考えら
れるミスアライメント誤差を考慮に入れても、関係の窓
18の縦方向に延在する孔21の縁21aが窓の長い縁18aと重
複することはない。
代りにレジスト層20を窓18を横切って（図の実施例で
はこれに垂直に）延在する一連の個別のストリップとし
て形成し、このレジスト層が該レジスト層が窓を完全に
横切って延在する場所を除いて窓の長い縁と重複する可
能性をより減少することもできる。
したがって、レジスト層20は、マスクすることが望ま
しい窓18の部分だけを覆い、レジスト層が窓18の部分を
覆う場所では、このレジスト層は窓18の幅を完全に横切
って延在する。レジスト層は窓を横切り、少なくとも予
想される最大許容誤差に等しい距離だけ窓の両側を越え
て延在すべきである。
窓18内では、露出領域2aとレジストマスキング領域20
aで覆われた非露出ソース領域2bとの相対寸法は任意の
所望の比でよい。図に示した配置では、レジスト層は、
ソース領域の露出領域2aと非露出（覆われた）領域2bの
等しい面積が交互に設けられるように選ばれている。こ
の露出領域2aと覆われた領域2bは任意の所望の形を有し
てよいことは言う迄もなく明らかであろう。露出領域と
覆われた領域との数は個々のデバイスおよびゲートフィ
ンガ８の長さに依存し、この場合後者は、所望のゲート
RC時常数によって決まる。
次いで、ｐ形半導体領域12の下方領域12aを露出する
ように、ソース領域の露出領域2aが通常のエッチング処
理を用いて除去される。次いでレジスト層20が除去され
る。
前述のようにしてソース領域２とドレーン領域13が形
成され、半導体領域12が露出された後、超耐熱金属珪化
物層11がシリコン体の表面４の露出領域の上に形成され
ることがてきる。ゲート層61も、次の珪化物化に対し窒
化珪素層63と絶縁層62を除くために適当なエッチャント
を用いて露出されることができる。このような配置で
は、珪化物ゲート層上に絶縁材料を与え、その後のソー
ス金属化部への短絡を阻止しまた該金属化部との容量を
減少することが必要であろう。金属珪化物層11は、超耐
熱金属例えばタングステン、モリブデン、プラチナまた
はチタンを公知のようにして半導体上にデポジットし、
次いで、シリコン表面の露出領域上にだけ超耐熱金属珪
化物を形成するように、例えば熱的にまたはレーザビー
ムの使用で焼なましするこによって形成することができ
る。絶縁材料上に残った金属は適当な方法、例えば酸処
理によって除去される。
前述したｐ形半導体領域12をソース領域２に短絡させ
る方法は特に有利ではあるが、代りの方法を用いること
もできる。したがって、例えば、ｐ形半導体領域12とソ
ース領域２を形成するための窓18を経ての不純物の注入
の後、ソース領域の部分2aを、表面に延在するｐ形半導
体領域12のp+導電形領域を形成するための次のｐ形オー
バードーピング注入（over−doping implantation）よ
り保護するように絶縁材料上に適当なマスキング層（層
20と同様な）を設けることができる。かくして、注入工
程の後、表面４に交互のソース領域2bと12aが設けられ
る。このような場合、ソースおよびドレーン領域の形成
前に超耐熱性金属珪化物を形成し必要な不純物をこの超
耐熱金属珪化物を通して注入することも可能である。珪
化物形成を増強するためにイオンビームとの境界混合
（interface mixing）を用いた技術を使用することがで
きる。III族またはIV族のドーパントをイオンビームと
して用いることができるので、ソースおよび半導体領域
を形成するための珪化物形成と下にあるシリコンのドー
ピングとを、露出されたシリコン表面上の珪化物形成と
同様に行うことができる。このような方法が用いられる
場合、超耐熱金属珪化物層は勿論ソース領域２と半導体
領域12の後か、同時かまたは前に行うことができる。
代りの配置では、ソース領域2bをマスク20と同様のマ
スクを経て注入し、交互のソース領域とドレーン領域を
設けることもできる。けれども、このような配置は勿論
短いチャネル長を生じる。
ｐ形半導体領域12をソース領域２に短絡するのに何等
のエッチング工程が行われない場合には導電性ゲート層
61の表面61′は、異方性エッチングの間に露出されるこ
とができる。実際にこのような配置では、導電性ゲート
層61が保護される必要な全くなく、層62と63は無くてよ
いであろう。けれども、このような配置では、勿論導電
性ゲート層61は、次に上になるソース金属化部への短絡
を阻止するために、適当なマスクを経てその次の絶縁材
料のその次の成長によって覆われねばならないであろ
う。導電性ゲート層61の上層が多結晶シリコンで形成さ
れた場合には、自己位置合せされた超耐熱金属珪化物が
露出表面61′上に形成されることができる。
前述の方法では絶縁材料は適当な蒸着技術によって形
成されるが、この絶縁材料は、例えばゲート層が多結晶
シリコンで形成された場合、シリコン表面４およびゲー
ト層６を酸化することによって成長されることができ
る。
半導体領域とソース領域12と２および金属珪化物（若
し必要ならば）が前述したように形成されると、ソース
およびゲート金属化部を形成するために表面４上に金属
化部がデポジットされることができる。言う迄もなく、
ゲート層表面61′が、珪化物化の目的で露出されている
場合には、絶縁材料がゲートとソースの短絡を阻止する
ために、金属化部をデポジットする前に適当なマスクを
用いて露出珪化物ゲート層表面61′上にデポジットされ
る。勿論、金属化部を母線９と接触させるために窓が絶
縁材料中に形成される。線９と接触しまたｐ形半導体領
域12をソース領域２に短絡するために金属化部が絶縁材
料上にデポジットされた後、分離したソース金属化部23
と母線またはゲート金属化物24を形成するために公知の
レジストマスキングとエッチング技術が用いられる。わ
かり易くするために第３図ではソース金属化物は省略さ
れているが、勿論窓18上を延在するソース金属化部の縁
は第２図に太線23aで示されてあり、母線金属化部の縁
は同様に太線24aで示されている。かくしてソース金属
化部23は露出ｐ形半導体領域を各窓18内で露出ソース領
域2aに短絡する。
トランジスタのドレーンはｎ形基板３によって形成さ
れ、電極25は前記基板３の自由表面４上に設けられてド
レーン接触部を形成する。前記の電極は、例えば、公知
のようにしてデポジットされた金−アンモニーでもよ
い。
前述したところより明らかなように、以上説明した方
法は特にコンパクトな構造を与えることを可能にするも
のである。特に、ソース領域とドレーン領域とを中空ゲ
ート構造に自己位置合せを可能にする方法でゲートドレ
ーン容量を減少するようにして中空ゲート構造を得るこ
とができる。中空ゲート構造は半導体領域とソース領域
を形成するための不純物の導入の後ではなくて前に与え
られるので、ソース領域を半導体領域に対するゲートフ
ィンガの中央孔のミスアラインメントの可能性は除かれ
るかまたは少なくとも最小となり、位置合せ公差を最小
とすることができる。
更に、ソース領域および半導体領域を形成するために
不純物を導入する窓を形成するために異方性エッチング
を使用することによって、ソース領域と半導体領域はゲ
ート構造に自己位置合せされることができる。更にま
た、すべての珪化物化工程およびソース金属化のための
接触窓に同じ窓を用いることができるので、アラインメ
ント公差を更に最小にすることができる。
以上説明した方法は縦形IGFET以外の半導体デバイス
の製造にも適することは勿論わかるであろう。特に絶縁
材料が成長され、次いで異方性にエッチされてゲートフ
ィンガの導電性ゲートフィンガストリップ8a間のギャッ
プを満たす絶縁材料を残す方法は、半導体または基板に
設けられる他の導電層例えば電荷結合素子の電極に適用
することができる。
本発明は勿論シリコン以外の材料よりつくられた半導
体デバイスにも適用できる。本発明はくし形構造を有す
るIGFETに関して格別な応用を見出すものであるが、他
のセル状（cellular）構造に関しても適用することがで
きる。
本発明の説明を読めば、半導体技術の専門家例えば半
導体デバイスの設計、製造および／または使用する人々
にとって他の変形は明らかであろう。本願では特許請求
の範囲を特徴の特定の組合せで示したが、何れにせよ、
本願発明は、明白に記載されたかまたは示唆されたすべ
ての新規な特徴またはその組合せ、或いは当業者に自明
である特徴またはそれ等特徴の１つまたはそれ以上のす
べての総合または変形も含むものである。本願人は、こ
のような特徴および／またはこのような特徴の組合せの
新たな特許請求の範囲が本願または本願より派生する別
の出願の係属中に記載されることがあることをここに明
らかにしておく。
【図面の簡単な説明】
第1a図から第1e図はIGFETをつくるための本発明の方法
の各工程における状態を示す一部の断面図、 第２図は本発明方法によりつくられたIGFETの一部を示
す第３図のII−IIにおける断面図、 第３図は第２図に示したIGFETの一部の平面図である。 １……半導体、２……ソース領域 2a,7,10……開口部、３……ドレーン領域 4,5……主表面、6,61……ゲート層 ８……ゲートフィンガ 8a……ゲートフィンガストリップ ８′ａ……ゲートフィンガの外縁 ８″ａ……ゲートフィンガの内縁 ９……母線、9a……母線の縁 11……超耐熱金属珪化物 12……ｐ形半導体領域 12a……ｐ形半導体領域の縁 13……チャネル部分 14……単結晶シリコン基板 15……高抵抗ｎ形単結晶シリコン 16……酸化物層、16′、19……絶縁材料 17……すみ肉、20……レジスト層 20a……マスキング領域、21……孔 21a……孔の縁、23……ソース金属化部 24……ゲート金属化部、61′……ゲート層表面 62……絶縁層、63……耐エッチング層
フロントページの続き (72)発明者 リチャード・ジョン・トリー イギリス国サセックス クローレー アイ フィールド アーサー ロード カメロッ ト コート13 (56)参考文献 特開 昭58−97866（ＪＰ，Ａ) 特開 昭61−281556（ＪＰ，Ａ)

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】半導体の表面に導電性層を設け、この場合
    この導電性層は少なくとも１つの開口部と共に形成さ
    れ、絶縁材料を表面上に成長させて前記の導電性層を覆
    うようにした半導体デバイスの製造方法において、開口
    部を境界する導電性層の縁上に成長した絶縁材料が出会
    って前記の開口部を塞ぐに足るだけ該開口部を十分に小
    さくしまた絶縁材料の成長を十分に長期間続け、この絶
    縁材料を前記の表面に向けて異方性にエッチして導電性
    層を露出しおよび／または開口部よりも大きく且つ導電
    性層で覆われてない半導体表面の部分を覆う絶縁材料内
    に窓を形成し、異方性エッチングが導電性層の縁に絶縁
    材料を残して開口部が閉じられたままにすることを特徴
    とする半導体デバイスの製造方法。
  2. 【請求項２】絶縁層を表面と導電性層との間に設ける特
    許請求の範囲第１項記載の方法。
  3. 【請求項３】開口部よりも大きく、導電性層で覆われて
    ない半導体表面の１つまたはそれ以上の領域で境界され
    た導電性層の領域内に少なくとも１つの開口部が形成さ
    れ、異方性エッチングにより１つまたは各領域を覆う絶
    縁材料内に１つまたは夫々の窓を形成する特許請求の範
    囲第１項または第２項記載の方法。
  4. 【請求項４】導電性層は複数の前記開口部と共に形成さ
    れ、開口部よりも大きな半導体表面の部分によって複数
    の領域に分けられ、各領域は少なくとも開口部の１つを
    有する特許請求の範囲第３項記載の方法。
  5. 【請求項５】１つまたは夫々の領域は前記の開口部の１
    つより多くを有する特許請求の範囲第３項または第４項
    記載の方法。
  6. 【請求項６】半導体内に窓を経て不純物を導入する特許
    請求の範囲第３項乃至第５項の何れか１項記載の方法。
  7. 【請求項７】導電性領域は細長くまた開口部は導電性層
    の長さに沿って延在して２つの導電性領域ストリップを
    形成する特許請求の範囲第３項乃至第６項の何れか１項
    記載の方法。
  8. 【請求項８】異方性エッチングによって露出された表面
    上に金属をデポジットしてその抵抗率を減少させる特許
    請求の範囲第１項乃至第６項の何れか１項記載の方法。
  9. 【請求項９】少なくとも半導体の表面および／または導
    電性層の表面が酸化珪素よりつくられ、更に、異方性エ
    ッチングにより露出された表面上に超耐熱性金属珪化物
    を形成する特許請求の範囲第１項乃至第６項の何れか１
    項記載の方法。
  10. 【請求項１０】半導体の表面上に導電性ゲート層を設け
    て、中に開口部が設けられ導電性ゲート領域を有する絶
    縁ゲート構造を形成し、半導体内に不純物を導入して、
    絶縁ゲート構造と整列した一方の導電形のソース領域と
    ゲート領域の下にある反対導電形のチャネル領域を形成
    し、前記の表面に絶縁材料を成長させて絶縁ゲート構造
    を覆うようにした絶縁ゲート電界効果トランジスタの製
    造方法において、開口部を境界する導電性ゲート層の縁
    上に成長した絶縁材料が出会って前記の開口部を塞ぐに
    足るだけ、ゲート領域内の開口部を十分に小さくしまた
    絶縁材料の成長を十分に長期間続け、絶縁材料が絶縁ゲ
    ート構造の縁に残って異方性エッチングにより絶縁材料
    内に形成された窓の少なくとも一部を境界しかつゲート
    領域内の開口部を塞ぐように、絶縁材料を半導体の表面
    に向けて異方性にエッチし、不純物を導入し、窓を経て
    ソース領域とチャネル領域を形成することを特徴とする
    絶縁ゲート電界効果トランジスタの製造方法。
  11. 【請求項１１】ソース領域は反対導電形の半導体領域内
    に形成され、この半導体領域の部分がチャネル領域を与
    えるようにしたものにおいて、マスキング領域と窓がそ
    の間にマスキング領域かまたは絶縁材料で覆われないソ
    ース領域の１つまたはそれ以上の露出部分を形成するよ
    うに、異方性エッチングにより形成された窓を横切って
    延在する１つまたはそれ以上のマスキング領域により半
    導体領域をソース領域に短絡し、ソース領域の前記の露
    出部分をエッチし去って下にある部分または半導体領域
    の部分を露出し、マスキング領域を除去し、窓内に金属
    化部を与えて半導体領域の露出部分をソース領域に短絡
    する特許請求の範囲第10項記載の方法。
  12. 【請求項１２】窓は細長く、１つまたは夫々のマスキン
    グ領域が前記の窓の幅を完全に横切るか窓の長さを一部
    だけ横切って延在するように設けられた特許請求の範囲
    第10項記載の方法。
  13. 【請求項１３】導電性領域は細長くまた開口部は導電性
    層の長さに沿って延在して２つの導電性領域ストリップ
    を形成する特許請求の範囲第10項乃至第12項の何れか１
    項記載の方法。
  14. 【請求項１４】導電性領域は細長くまた開口部はこの導
    電性領域の長さに沿って延在して２つの導電性領域スト
    リップを形成するように導電性層を設け、絶縁材料の異
    方性エッチングはゲート領域の夫々の長い側に各窓を形
    成し、不純物が半導体に導入され、ゲート領域の各長い
    縁と整列された各ソース領域と各ゲート領域ストリップ
    の下にある各チャネル領域とを形成する特許請求の範囲
    第10項乃至第12項の何れか１項記載の方法。
  15. 【請求項１５】異方性エッチングがゲート層の表面を露
    出する特許請求の範囲第10項乃至第14項の何れか１項記
    載の方法。
  16. 【請求項１６】異方性エッチングによって露出された表
    面上に金属をデポジットしてその抵抗率を減少させる特
    許請求の範囲第10項乃至第14項の何れか１項記載の方
    法。
  17. 【請求項１７】少なくとも半導体の表面および／または
    導電性層の表面が酸化珪素よりつくられ、更に、異方性
    エッチングにより、露出された表面上に超耐熱性金属珪
    化物を形成する特許請求の範囲第10項乃至第16項の何れ
    か１項記載の方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01270359A (ja) * 1988-04-22 1989-10-27 Nec Corp 縦型電界効果トランジスタの製造方法
US5798550A (en) * 1990-10-01 1998-08-25 Nippondenso Co. Ltd. Vertical type semiconductor device and gate structure
JP2751612B2 (ja) * 1990-10-01 1998-05-18 株式会社デンソー 縦型パワートランジスタ及びその製造方法
US5256563A (en) * 1992-04-16 1993-10-26 Texas Instruments Incorporated Doped well structure and method for semiconductor technologies
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
US6724039B1 (en) * 1998-08-31 2004-04-20 Stmicroelectronics, Inc. Semiconductor device having a Schottky diode
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4793840B2 (ja) * 2003-11-10 2011-10-12 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US7881118B2 (en) * 2007-05-25 2011-02-01 Cypress Semiconductor Corporation Sense transistor protection for memory programming
US8269287B2 (en) * 2007-05-25 2012-09-18 Cypress Semiconductor Corporation Floating gate memory device with increased coupling coefficient
JP4956351B2 (ja) * 2007-09-28 2012-06-20 オンセミコンダクター・トレーディング・リミテッド Ｄｍｏｓトランジスタの製造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1432309A (en) * 1973-03-02 1976-04-14 Signetics Corp Semiconductor structures
US3933541A (en) * 1974-01-22 1976-01-20 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor planar device
US4038107B1 (en) * 1975-12-03 1995-04-18 Samsung Semiconductor Tele Method for making transistor structures
DE2723254A1 (de) * 1976-07-02 1978-01-12 Ibm Halbleiterstruktur mit vom halbleitermaterial isolierten polysiliciumelektroden und verfahren zu ihrer herstellung
DE2930780C2 (de) * 1979-07-28 1982-05-27 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zur Herstellung eines VMOS-Transistors
GB2071413B (en) * 1980-03-10 1983-12-21 Trw Inc Method of adhesion of passivation layer to gold metalization regions in a semiconductor device
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
DE3040775C2 (de) * 1980-10-29 1987-01-15 Siemens AG, 1000 Berlin und 8000 München Steuerbares MIS-Halbleiterbauelement
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
AT380974B (de) * 1982-04-06 1986-08-11 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPS58175846A (ja) * 1982-04-08 1983-10-15 Toshiba Corp 半導体装置の製造方法
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JPS60182171A (ja) * 1984-02-29 1985-09-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS61156882A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor

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Publication number Publication date
GB8630814D0 (en) 1987-02-04
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KR880008459A (ko) 1988-08-31
JPS63169068A (ja) 1988-07-13
KR970003846B1 (en) 1997-03-22
DE3789372T2 (de) 1994-09-29

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