JPS6046831B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6046831B2
JPS6046831B2 JP53082175A JP8217578A JPS6046831B2 JP S6046831 B2 JPS6046831 B2 JP S6046831B2 JP 53082175 A JP53082175 A JP 53082175A JP 8217578 A JP8217578 A JP 8217578A JP S6046831 B2 JPS6046831 B2 JP S6046831B2
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silicon
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drain regions
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置及びその様な装置を含む集積回路
の製造方法に係り、更に具体的に云えば、 電界効果ト
ランジスタ（ＦＥＴ）装置、特に自己整合されたゲート
を有するＦＥＴ装置、の製造方法に係る。
自己整合されたゲートを有するＦＥＴ装置は当技術分野
に於て周知である。従来、それらはＦＥＴのソース及び
ドレイン領域を形成するために不純物を導入する間、耐
熱材、即ち１０００℃以上のオーダーの高温に耐える材
料、から成るマスク層を用いることを含む方法によつて
形成されている。従来、このマスク層は、米国特許第３
４７５２３４号及び第３５４４３９時の明細書に記載さ
れている如き方法に於てはゲート領域の然るべき位置に
残されて最終的にゲート電極を形成するマスク層として
多結晶シリコンが用いられている如く、シリコンの如き
材料から成り得る。この様な構造体は絶縁ゲート型ＦＥ
Ｔ（ＩＧＦＥＴ）であり、シリコンのマスク層の下には
２酸化シリコンの如き絶縁材の層が設けられている。
又、上記耐熱材は、ゲート領域の然るべき領域に残され
てゲート絶縁層を形成し得る窒化シリコ・ンの如き絶縁
材それ自体であつてもよい。
この様な方法は米国特許第３５４４８５８号明細書等に
記載されている。これらの方法に於ては、窒化シリコン
層、又は２酸化シリコン層とその上に設けられた窒化シ
リコン層との複合層の如き耐熱材の層は、ゲートと境を
接しているソース及びドレイン領域の端部を限定する様
に働き、然るべき位置に残されてＩＧＦＥＴに於ける薄
いゲート絶縁層として働き得る。これは、上記の然るべ
き位置に残された窒化シリコン層が薄いゲート絶縁層の
厚さの増加を防ぐ酸化防止マスクとして働いて、ソース
及びドレイン領域上に厚い酸化物層が熱成長されること
によつて達成される。それから、上記窒化シリコン層又
は該窒化シリコン層を除去した後に形成された任意の他
の薄い絶縁層が依然として機能的ゲート領域を限定する
様に働いて、ゲート領域上に導電性のゲート電極が形成
される。自己整合されたゲートにより達成された大きな
利点は、ソース及びドレイン領域に関するゲート電極及
びケード絶縁層の位置決めが改良されたことである。
自己整合されたゲートが達成される以前に於ては、機能
的ゲート電極、即ち薄いゲート絶縁層上のゲート電極の
部分、がソース領域とドレイン領域との間のチャンネル
長に関して極めて長く形成されねばならず、即ちこの機
能的ゲート電極はソース及びドレイン領域上に相当に重
なる様に形成されねばならなかつた。従つて、機能的ゲ
ート電極とその下のソース及びドレイン領域との間に望
ましくない余分の浮遊容量が生じた。これは、集積回路
に於けるＦＥＴ装置の周波数応答又は速度を著しく低下
させた。従来技術による自己整合ゲート技術はその様な
望ましくない機能的ゲート電極に於ける重なりの程度を
相当に減少させ、従つて集積回路のスイツ．チング時間
を相当に増加させたが、機能的ゲート電極がソース及び
ドレイン領域上に重なる問題を完全に解決してはいない
。
これは、主として、自己整合されたゲートが然るべき位
置に形成された場合でも、ソース及びドレイン領域が拡
散工程に．よつて形成されているという処理条件による
ものである。従来に於ては、この拡散工程は、自己整合
ゲート・マスク層を然るべき位置に有している基板中に
ソース及びドレイン領域を形成する不純物が導入される
間に直接行われ得る。又は、これ・らの不純物は始めに
浅い表面領域が形成される様に拡散又はイオン注入によ
り導入されてから基板中に更に深くソース及びドレイン
領域が形成される様に高温によるドライブ・イン工程即
ち拡散工程を施されてもよい。その様な拡散工程に於て
は、不純物がゲート・マスク層の下方に於て或る程度横
方向に拡がることは勿論である。従つて、この拡散工程
中に生じる横方向への拡がりによつて機能的ゲート電極
がソース及びドレイン領域上に或る程度重なることにな
る。これは、上述の望ましくない浮遊容量を生ぜしめて
、装置のスイッチング速度及び周波数応答を低下させる
結果となる。従来技術に於て、自己整合されたＩＧＦＥ
Ｔが何ら拡散工程を用いずにイオン注入のみにより形成
され得ることが既に提案されている。
米国特許第３４７２７１？明細書はその様な技術の１例
を開示している。この様にして形成された構造体は望ま
しくないゲート電極に於ける重なりの問題を有していな
い。しかしながら、その様な方法は、基板中に２０００
Ａ乃至３０００Ａ又はそれ以下の深さ迄しか延びていな
いソース及びドレイン領域の場合に限定されるという限
界を通常有している。その結果、その様なソース及びド
レイン領域は高抵抗、即ち５０Ω／口のオーダーのシー
ト抵抗を有している。その様な高シート抵抗は多くの個
別のＦＥＴ装置の機能及びより簡単なＦＥＴ集積回路の
場合に於ては完全に許容され得るが、ソース及びドレイ
ン領域又はそれらの延長部分が導電性相互接続網の１部
として用いられているより複雑なＦＥＴ集積回路技術に
於ては８乃至１０Ω／口のオーダーの相当に低いシート
抵抗が必要になる。当技術分野に於て、その様な低抵抗
のソース及びドレイン領域は、基板中に１ｐｍ（１００
００Ａ）のオーダーの深さ迄延びているソース及びドレ
イン領域を形成するために前述の拡散技術の１つを用い
て既に達成されている。後の拡散を行わすにイオン注入
のみを行うことにより必要な低抵抗率を達成するために
基板中に１００００Ａの深さ迄延びているソース及びド
レイン領域を有するＦＥＴを形成することは可能であり
得るが、その様なイオン注入技術は極めて複雑でありそ
して様々なエネルギ及び注入量のレベルに於ける一連の
イオン注入を必要とする。従つて、本発明の目的は、機
能的ゲート電極とソース及びドレイン領域との間の重な
りが最小限である自己整合されたＦＥＴ装置の製造方法
を提供することである。
本発明の他の目的は、機能的ゲート電極とソース及びド
レイン領域との間の重なりが最小限である自己整合され
たＦＥＴ装置を製造するための、拡散工程を含む方法を
提供することである。
本発明の他の目的は、機能的ゲート電極とソース及びド
レイン領域との間の重なりが最小限でありそして比較的
低いシート抵抗を有するソース及びドレイン領域を有し
ている自己整合されたＦＥＴ装置の製造方法を提供する
ことである。本発明の他の目的は、機能的ゲート電極と
ソース及びドレイン領域との間の重なりが最小限であり
そしてソース及びドレイン領域が基板中に比較的深く延
びている自己整合されたＦＥＴ装置の製造方法を提供す
ることである。本発明の更に他の目的は、機能的ゲート
電極とソース及びドレイン領域との間の重なりが最小限
である自己整合されたＦＥＴ装置を製造するための、１
００００Ｃ以上のオーダーの高温を用いることを含む製
造方法を提供することである。
本発明の上記及び他の目的は、少なくとも一対の隣接す
る開孔を有するイオン・ビーム・マスク層を一導電型の
半導体基板の表面上に形成し、上記一対の開孔の下方に
於て上記一導電型の半導体基板内に完全に埋込まれた反
対導電型の一対の埋込領域を形成するために充分なエネ
ルギ及び注入量のレベルで反対導電型のイオン・ビーム
を上記マスク層によりマスクされている上記半導体基板
に方向付け、上記一体の埋込領域を上方に拡散させるた
めに加熱することを含み、上記マスク層は上記拡散工程
に於ける加熱温度よりも高い融点を有している、半導体
装置の製造方法によつて達成され得る。
上記半導体基板は好ましくはシリコン基板であり、該シ
リコン基板の表面に接触しているマスク層の少なくとも
一部はＩＧＦＥＴが形成される様に電気的に絶縁性てあ
る。
ゲート領域に於けるマスク層は任意の従来の自己整合ゲ
ート・マスク層、例えばシリコン基板の表面に接触して
いる電気的絶縁層上に形成されたシリコン層であり、こ
の場合には上記シリコン層は最終的にＦＥＴ電極として
働き得る。又は、上記マスク層は窒化シリコン層であつ
てもよく、前述の窒化シリコン・ゲート方法の変形も用
いられ得る。最上の結果を得るためには、上記拡散工程
に於て用いられる加熱サイクルは、拡散の結果引延ばさ
れた２つの埋込領域の各々とシリコン基板との間の各接
合がそれらの引延ばされた埋込領域に隣接するマスク層
の端部の下の基板表面と交差する迄２つの埋込領域が拡
散されて最終的にソース及びドレイン領域が形成される
様に充分に行われるべきである。
この様にして、機能的ゲート電極は、シリコン基板の表
面に於てソース及びドレイン領域上に余り重ならずに、
ソース及びドレイン領域相互間のチャンネルを完全に覆
う様に形成され得る。次に、図面を参照して、本発明に
よる方法をその好実施例について更に詳細に説明する。
第１図に於て、約０．１乃至１．０Ω−Ｇの抵抗値を有
するＰ導電型のシリコン基板１０上に、９０００Ａのオ
ーダーの厚さを有する２酸化シリコン層１１が形成され
る。２酸化シリコン層１１は従来の熱酸化技術によつて
形成されてもよく又は化学的気相付着或いはスパッタリ
ング付着の如き従来の付着技術によつて付着されてもよ
い。
２酸化シリコン層１１が形成された後、第７図に示され
ている最終的構造体を形成するために標準的な集積回路
製造技術を用いて、２酸化シリコン層１１中に開孔１２
が従来の露光マスク及び食刻技術により形成される。次
に、第２図に於て、約５００Ａの薄い２酸化シリコン層
１３が好ましくは熱成長により開孔１２中に形成される
。
それから、例えば本出願人所有の米国特許第３４２４６
２鰻明細書に記載されている・如き従来のシリコン付着
技術を用いて、シリコン層１４が上記構造体上に付着さ
れる。このシリコン層の付着は通常の周囲圧力に於て５
００乃至９００℃のオーダーの温度で行われる。シリコ
ン層１４は２酸化シリコン層１１及び１３上に形成され
るの・で、該層は勿論多結晶構造を有している。シリコ
ン層１４は９０００Ａのオーダーの厚さを有している。
それから、前述の従来の２酸化シリコン形成技術を用い
て、好ましくはシリコン層１４の表面の一部を熱酸化す
ることにより、厚さ約８００Ａのノ２酸化シリコン層１
５が形成される。次に、第３図に於て、従来の露光食刻
技術を用いて、最終的にＦＥＴのゲート電極を形成する
シリコン層１４の部分１４″上に２酸化シリコン層のマ
スク１５″が形成され、そして従来の選択的食刻技術に
よりシリコン層１４の他の部分が除かれて、形成されて
いるＦＥＴのゲート領域にシリコン層部分１『が残され
る。
シリコン層１４を図に示されている如く除くために、好
ましくは２酸化シリコンを食刻せずにシリ・コンを食刻
する任意の従来の化学的食刻技術が用いられ得る。これ
は、硝酸と弗化水素酸との希薄溶液を用いて達成される
。その結果、形成されているＦＥＴ中に最終的に形成さ
れるソース及びドレイン領域に対応する一対の開孔１６
及び１７が形成される。次に、第４図に於て、基板１０
内に埋込まれた埋込領域１８及び１９がイオン注入によ
り形成される。これらの埋込領域は燐の如きＮ導電型の
不純物をイオン注入により基板中に導入することによつ
て形成される。この注人工程は、マスクされていない比
較的薄い２酸化シリコン層１３を介して直接行われても
よく、又は第４図に示されている如くシリコン層部分１
４″により覆われていない２酸化シリコン層１３の部分
が緩衝された弗化水素酸の如き２酸化シリコンのための
従来の食刻剤を上記構造体に加えることにより除去され
て行われてもよく、後者の楊合には２酸化シリコン層の
マスク１５″も除かれるが、より厚い２酸化シリコン層
１１はその殆どが残される。イオン注入は、第５図に示
されている接合２０及び２１の所望の底面の深さに達す
る迄埋込領域１８及び１９を拡散させるために必要な１
０００′Ｃ以上のオーダーの高い加熱条件に対して構造
体が曝されたとき、それらの埋込領域１８及び１９が同
一の加熱条件によつて上方にも拡散されてシリコン層部
分即ち．シリコン・ゲート電極１４″に隣接する基板１
０の上面に達し得る様な不純物分布を有している埋込領
域１８及び１９を形成するに充分な注入量及びエネルギ
で行われねばならない。これに関連して、８乃至１０Ω
／口のオーダーの比較的低いシー．卜抵抗を有するソー
ス及びドレイン領域を得るためには、基板中に１μｍの
オーダーの底面の深さを有する接合２０及び２１を形成
することが望ましい。従つて、その様な最終的な接合の
深さを得るためには、第４図に於ける始めにイオン注入
さ・れる埋込領域１８及び１９が第８Ａ図に示されてい
る不純物分布プロフィルを達成するエネルギ及び注入量
のレベルでイオン注入されることが望ましい。第８Ａ図
は第４図の線８Ａ−８Ａに於けるＮ導電型不純物を含む
埋込領域１８及び１９の不純物分布プロフィルを示して
いる。第８Ａ図の不純物分布プロフィルにより示されて
いる如く、埋込領域１８及び１９は、始めに導入された
とき、Ｐ導電型の基板１０内に完全に埋込まれておりそ
して基板の表面から約０．５μ７ＴＩ．（５０００Ａ）
だけ下方に不純物分布のピークを有している。第８Ａ図
に示されている不純物分布プロフィルを有する埋込領域
１８及び１９を形成するためには、例えばＢ本出願人所
有の米国特許第３７５６８６２号明細書に記載されてい
る如き従来のイオン注入装置及び技術を用いてイオン注
入操作が行われる。例えば、４００ＫｅＶのエネルギ及
び約１０１６イオン／ＣＩＬの注入量のイオン３１Ｐ＋
が適当である。２酸化シリコン層１１及びシリコン層部
分１４″が比較的厚いことにより、注入されたイオンが
直接それらの下方に於ける基板１０に達することが防が
れる。
注入されたイオンはシリコン層部分１４″にも第８Ａ図
に示されているプロフィルと同様な不純物分布プロフィ
ルを形成する。この様にしてシリコン層部分１４″中に
不純物が導入されることにより、シリコン層部分１Ｃに
極めて望ましい低いシート抵抗が得られる。それから、
第５図に示されている構造体を形成するための拡散工程
即ちドライブ・イン工程が、埋込領域１８及び１９が第
５図に示されている如く上方に拡散されてＰ導電型のシ
リコン基板１０の表面迄延びる様に、蒸気の如き従来の
周囲雰囲気中に於て約９５０℃の温度で達成される。
この様にして形成されたソース及びドレイン領域１『及
び１９″は第８Ｂ図に示されている第５図の線８Ｂ−８
Ｂに於ける最終的な不純物分布プロフィルを有している
。上記酸化処理の結果、２酸化シリコン層４０がシリコ
ン基板１０及び多結晶シリコンのゲート電極１『上に形
成される。第５図及び第８Ｂ図から理解され得る如く、
第４図に於ける始めにイオン注入された埋込領域１８及
び１９が基板の表面と拡散後のソース及びドレイン領域
１『及び１９″の最終的な所望の底面の接合の深さとの
間の丁度中間の位置に不純物分布のピークを有していれ
ば、第５図に示されているソース及びドレイン領域１『
及び１９″の最終的な底面の接合の深さを達成する拡散
工程は又、それらの埋込領域１８及び１９を上方にも拡
散させて、ソース及びドレイン領域の各接合とシリコン
基板１０の表面との交点２２及び２３がシリコン・ゲー
ト電極１『の各々の端部２４及び２５と横方向に厳密に
整合される様にソース及びドレイン領域１『及び１９″
を形成する。
交点２２及び２３が少なくとも端部２４及び２５と整合
される様にするために、即ちシリコン・ゲート電極１４
″及びその下の薄い２酸化シリコン層部分１３″が交点
２２及び２３迄完全に延びている様にするために、第８
Ａ図に示されている始めのイオン注入のサイクルは、拡
散工程後のソース及びドレイン領域１『及び１９″の表
面に於ける最終的不純物濃度（第８Ｂ図、点２６）がシ
リコン基板１０に於ける背景の不純物濃度（第８Ｂ図、
点２７）よりも僅かに高い様な不純物分布を有している
。次に、第６図に於て、各々ソース領域、ドレイン領域
、及びゲート電極のための接点開孔として働く開孔３１
，３２及び２８が２酸化シリコン層４０中に形成される
。
第８Ｂ図に示されている如く、ソース及びドレイン領域
は比較的低い表面濃度の燐を有しているため、これらの
接点開孔を経て燐の如きＮ導電型不純物の浅い注入を行
つて、各々ソース領域、ドレイン領域、及びゲート電極
のための接点開孔の下に於てＮ＋導電型接点領域として
働く表面領域２９，３０及ひ３４を形成することが望ま
しいことが解つた。これらの表面領域は第６図の線８Ｃ
−８Ｃに於けるドレイン領域の不純物分布プロフィルを
示している第８Ｃ図に於ける点３３に示されている如き
１σ１原子／Ｃ！Ｌのオーダーの高いＮ導電型不純物の
表面濃度を有している。これらのＮ＋導電型接点領域２
９，３０及び３４は任意の従来の手段により不純物を導
入することによつて形成され得るが、前述の方法を用い
て約４０Ｋｅ■のエネルギ及び約１０１６イオン／ｃイ
の注入量で燐の如きＮ導電型のイオンを注入することに
より形成されることが好ましい。第７図に示されている
最終工程に於て、ソース領域、ドレイン領域、及びシリ
コン・ゲート電極の各々への金属接点３５，３６及び３
７を含む従来の接点及び相互接続体の金属化領域が形成
される。これらの金属化領域は簡便にはアルミニウムの
如きＦＥＴ集積回路に於て用いられる任意の標準的な金
属から成り、集積回路の金属化領域を形成する任意の技
術を用いて形成され得る。以上に於て、本発明による方
法を自己整合シリコン・ゲート技術を用いて特に説明し
たが、薄いゲート絶縁層をシリコンのソース及びドレイ
ン領域に関して整合させる様に働く不純物マスク層が、
従来の不純物拡散温度、即ち１０００℃以上のオーダー
の温度に於て溶融又は分解しない様な材料から成つてい
るならば、本発明による方法は任意の他の自己整合ゲー
ト技術にも適用され得ることを理解されたい。
これは、薄い窒化シリコン層がソース及びドレイン領域
を薄いゲート絶縁層に関して自己整合させる様に働く、
窒化シリコンを用いた自己整合ゲート技術を含むことは
勿論である。更に、本発明による方法は、シリコンの代
りにモリブデン、タングステン又はタンタルの如き耐熱
性金属を用いた自己整合ゲート技術にも適用され得る。
【図面の簡単な説明】
第１図乃至第７図は本発明の方法によるＦＥＴの製造工
程に於けるＦＥＴ集積回路の一部を示している部分的概
略図であり、第８Ａ図は第４図の線８Ａ−８Ａに於ける
埋込領域の不純物分布プロフィルを示しているグラフで
あり、第８Ｂ図は第５図の線８Ｂ−８Ｂに於けるドレイ
ン領域の不純物分布プロフィルを示しているグラフであ
り、第８Ｃ図は第６図の線８Ｃ−８Ｃに於ける同様なグ
ラフである。 １０・・・・シリコン基板、１１，１３，１５，４０・
・・・・２酸化シリコン層、１２，１６，１７・・開孔
、１３″・・・・２酸化シリコン層部分（ゲート絶縁層
）、１４・・・・シリコン層、１４″ ・・シリコン層
部分（シリコン・ゲート電極）、１５″・・・・２・酸
化シリコン層のマスク、１８，１９・・・・・・埋込領
域、１『，１９″ ・・・ソース及びドレイン領域、２
０，２１・・・・・・接合、２２，２３・・・・・ソー
ス及びドレイン領域の各々と基板との間の各接合と基板
表面との交点、２４，２５・・・・シリコン・ゲート）
電極の端部、２８，３１，３２・・・・・・接点開孔、
２９，３０，３４・・・・・・表面領域（Ｎ＋導電型接
点領域）、３５，３６，３７・・・・・・金属接点。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型の半導体基板の表面上に、少なくとも一対
    の隣接する開孔を有するイオン・ビーム・マスク層であ
    つて、少なくとも上記開孔間のマスク層の部分が上記半
    導体基板の表面に接する電気的絶縁層及び該電気的絶縁
    層上に形成されたシリコンの層で構成される複合体より
    なる様なイオン・ビーム・マスク層を形成し、上記一対
    の開孔の下方に反対導電型の一対の完全に埋め込まれた
    領域を形成するために充分なエネルギ及び注入量のレベ
    ルで反対導電型のイオン・ビームを上記マスク層により
    マスクされている上記半導体基板に方向付け、上記一対
    の埋込まれた領域の各々と上記半導体基板の本体の間の
    接合部が夫々上記開孔間の上記マスク層の部分の隣接端
    部の直下に於て上記半導体基板の表面と交差するまで上
    記一対の埋め込まれた領域を拡散させる様に加熱するこ
    とを含み、上記マスク層が上記拡散工程に於ける加熱温
    度よりも高い融点を有している、半導体装置の製造方法
    。
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