JPH084227B2 - Ｆｍコ−ドのデコ−ダ回路 - Google Patents
Ｆｍコ−ドのデコ−ダ回路Info
- Publication number
- JPH084227B2 JPH084227B2 JP12439187A JP12439187A JPH084227B2 JP H084227 B2 JPH084227 B2 JP H084227B2 JP 12439187 A JP12439187 A JP 12439187A JP 12439187 A JP12439187 A JP 12439187A JP H084227 B2 JPH084227 B2 JP H084227B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulse train
- circuit
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はFMコードのデコーダ回路に関する。
［従来技術の説明］ FMコードをデコーダする場合、従来においては、クロ
ック抽出回路と、位相比較器，フイルタ，電圧制御発振
器などを含むPLL回路等を用いてクロックを取り出し、
このクロックを復号回路に与えてデコードしていた。そ
のため、構成が複雑化し、コスト高になるなどの問題点
があった。
ック抽出回路と、位相比較器，フイルタ，電圧制御発振
器などを含むPLL回路等を用いてクロックを取り出し、
このクロックを復号回路に与えてデコードしていた。そ
のため、構成が複雑化し、コスト高になるなどの問題点
があった。
［発明の目的］ 本発明は上記観点に基づいてなされたもので、その目
的は、構成が簡単でコスト低減にも寄与するFMコードの
デコーダ回路を提供することにある。
的は、構成が簡単でコスト低減にも寄与するFMコードの
デコーダ回路を提供することにある。
［目的を達成するための手段］ 本発明においては、FMコードで表わされたパルスデー
タを積分し、この積分値と基準電圧との比較を通して前
記パルスデータのビット「０」を表わす「０」パルス列
を出力する手段と、前記パルスデータの立下りをパルス
検出し、この検出パルスのうちのビット「０」のパルス
の立下りを前記「０」パルス列に基づいて取り除くこと
により前記パルスデータのビット「１」を表わす「１」
パルス列を出力する手段と、前記「０」パルス列と
「１」パルス列とから前記パルスデータの情報をＨレベ
ル/Lレベル信号に変換して出力するフリップフロップ
と、前記「０」パルス列と「１」パルス列の論理和に基
づいて前記フリップフロップのＨレベル/Lレベル信号を
読み取るためのクロックを与える手段とを有するFMコー
ドのデコーダ回路によって、上記目的を達成する。
タを積分し、この積分値と基準電圧との比較を通して前
記パルスデータのビット「０」を表わす「０」パルス列
を出力する手段と、前記パルスデータの立下りをパルス
検出し、この検出パルスのうちのビット「０」のパルス
の立下りを前記「０」パルス列に基づいて取り除くこと
により前記パルスデータのビット「１」を表わす「１」
パルス列を出力する手段と、前記「０」パルス列と
「１」パルス列とから前記パルスデータの情報をＨレベ
ル/Lレベル信号に変換して出力するフリップフロップ
と、前記「０」パルス列と「１」パルス列の論理和に基
づいて前記フリップフロップのＨレベル/Lレベル信号を
読み取るためのクロックを与える手段とを有するFMコー
ドのデコーダ回路によって、上記目的を達成する。
すなわち、「０」パルス列は積分および比較を通して
得ることができ、また、「１」パルス列はパルスデータ
の立下り検出とこの検出された立下りからビット「０」
のパルスの立下りを除去することとによって得ることが
でき、これらのパルス列からフリップフロップを用いて
Ｈレベル/Lレベル信号を得ると共に、これらのパルス列
の論理和に基づいてクロックを得るようにしたので、PL
L回路を用いることなく簡単な構成でFMコードのデータ
をデコードすることができる。
得ることができ、また、「１」パルス列はパルスデータ
の立下り検出とこの検出された立下りからビット「０」
のパルスの立下りを除去することとによって得ることが
でき、これらのパルス列からフリップフロップを用いて
Ｈレベル/Lレベル信号を得ると共に、これらのパルス列
の論理和に基づいてクロックを得るようにしたので、PL
L回路を用いることなく簡単な構成でFMコードのデータ
をデコードすることができる。
［発明の実施例］ 第１図は本発明の一実施例を示す回路図である。
図において、１はFMコードのパルスデータＡを入力す
る入力端子で、この入力端子１に与えられたFMコードの
パルスデータＡがバッファ２を介して第１の積分回路３
と第２の積分回路４と立下り検出回路５とに与えられる
ようになっている。第１の積分回路３は、パルスデータ
Ａを入力するバッファ3aと、一端がバッファ3aの出力線
にブランチされ他端に電源Vccが印加されたコンデンサ3
bと抵抗3cとの並列接続とを有し、パルスデータＡを積
分した積分出力Ｂを与える。第２の積分回路４は、パル
スデータＡを入力し当該データＡを反転して出力するバ
ッファ4aと、一端がバッファ4aの出力線にブランチされ
他端に電源Vccが印加されたコンデンサ4bと抵抗4cとの
並列接続とを有し、反転したパルスデータＡを積分した
積分出力Ｃを与える。立下り検出回路５は、パルスデー
タＡを入力する遅延回路5aと、パルスデータＡを入力す
るインバータ5bと、遅延回路5aの出力とインバータ5bの
出力とを入力し、パルスデータＡの立下りを表わす立下
りパルスＧを出力するAND回路5cとを有している。
る入力端子で、この入力端子１に与えられたFMコードの
パルスデータＡがバッファ２を介して第１の積分回路３
と第２の積分回路４と立下り検出回路５とに与えられる
ようになっている。第１の積分回路３は、パルスデータ
Ａを入力するバッファ3aと、一端がバッファ3aの出力線
にブランチされ他端に電源Vccが印加されたコンデンサ3
bと抵抗3cとの並列接続とを有し、パルスデータＡを積
分した積分出力Ｂを与える。第２の積分回路４は、パル
スデータＡを入力し当該データＡを反転して出力するバ
ッファ4aと、一端がバッファ4aの出力線にブランチされ
他端に電源Vccが印加されたコンデンサ4bと抵抗4cとの
並列接続とを有し、反転したパルスデータＡを積分した
積分出力Ｃを与える。立下り検出回路５は、パルスデー
タＡを入力する遅延回路5aと、パルスデータＡを入力す
るインバータ5bと、遅延回路5aの出力とインバータ5bの
出力とを入力し、パルスデータＡの立下りを表わす立下
りパルスＧを出力するAND回路5cとを有している。
６および７はコンパレータである。一方のコンパレー
タ６は、第１の積分回路３の積分出力Ｂを（＋）入力と
し、基準電圧Vrefを（−）入力として、パルスデータＡ
におけるＨレベルのビット「０」を表わす検出パルスＤ
を出力する。他方のコンパレータ７は、第２の積分回路
４の積分出力Ｃを（−）入力とし、基準電圧Vrefを
（＋）入力として、パルスデータＡにおけるＬレベルの
ビット「０」を表わす検出パルスＥを出力する。８はOR
回路で、コンパレータ6,7の検出パルスD,Eを入力し、パ
ルスデータＡのビット「０」を表わす「０」パルス列Ｆ
を出力する。
タ６は、第１の積分回路３の積分出力Ｂを（＋）入力と
し、基準電圧Vrefを（−）入力として、パルスデータＡ
におけるＨレベルのビット「０」を表わす検出パルスＤ
を出力する。他方のコンパレータ７は、第２の積分回路
４の積分出力Ｃを（−）入力とし、基準電圧Vrefを
（＋）入力として、パルスデータＡにおけるＬレベルの
ビット「０」を表わす検出パルスＥを出力する。８はOR
回路で、コンパレータ6,7の検出パルスD,Eを入力し、パ
ルスデータＡのビット「０」を表わす「０」パルス列Ｆ
を出力する。
９はワンショットマルチバイブレータで、OR回路８の
出力である「０」パルス列Ｆの立上りでトリガされ、
「０」パルス列Ｆの各パルスの幅を広げた「０」パルス
列Ｈを出力する。10はインバータで、ワンショットマル
チバイブレータ９の出力である「０」パルス列Ｈを反転
した反転パルス列Ｈ′を出力する。11はAND回路で、イ
ンバータ10の反転パルスＨ′と立下り検出回路５の立下
りパルスＧとを入力し、立下りパルスＧからビット
「０」のパルスの立下りを取り除いた、パルスデータＡ
のビット「１」を表わす「１」パルス列Ｉを出力する。
出力である「０」パルス列Ｆの立上りでトリガされ、
「０」パルス列Ｆの各パルスの幅を広げた「０」パルス
列Ｈを出力する。10はインバータで、ワンショットマル
チバイブレータ９の出力である「０」パルス列Ｈを反転
した反転パルス列Ｈ′を出力する。11はAND回路で、イ
ンバータ10の反転パルスＨ′と立下り検出回路５の立下
りパルスＧとを入力し、立下りパルスＧからビット
「０」のパルスの立下りを取り除いた、パルスデータＡ
のビット「１」を表わす「１」パルス列Ｉを出力する。
12はRSフリップフロップで、リセット端子Ｒに「０」
パルス列Ｆが与えられ、セット端子Ｓに「１」パルス列
Ｉが与えられて、そのＱ出力端子に、パルスデータＡが
「１」のときにＨレベル、パルスデータＡが「０」のと
きにＬレベルとなる信号Ｊを出力する。
パルス列Ｆが与えられ、セット端子Ｓに「１」パルス列
Ｉが与えられて、そのＱ出力端子に、パルスデータＡが
「１」のときにＨレベル、パルスデータＡが「０」のと
きにＬレベルとなる信号Ｊを出力する。
13はOR回路、14はインバータである。OR回路13は、
「０」パルス列Ｆと「１」パルス列Ｉとを入力し、その
論理和パルス列Ｋを出力する。インバータ14は、OR回路
13の論理和パルス列Ｋを入力し、これを反転し、その立
上りで信号Ｊを読み取るためのクロックＬを与える。
「０」パルス列Ｆと「１」パルス列Ｉとを入力し、その
論理和パルス列Ｋを出力する。インバータ14は、OR回路
13の論理和パルス列Ｋを入力し、これを反転し、その立
上りで信号Ｊを読み取るためのクロックＬを与える。
第２図は第１図の回路の動作タイムチャートで、波形
（Ａ）〜（Ｌ）は第１図の回路の参照符号Ａ〜Ｌに対応
している。以下第２図を用いて上記構成の動作を説明す
る。
（Ａ）〜（Ｌ）は第１図の回路の参照符号Ａ〜Ｌに対応
している。以下第２図を用いて上記構成の動作を説明す
る。
本例ではFMコードのパルスデータＡは、第２図の
（Ａ）に示すように、情報「0101001」を有している。
（Ａ）に示すように、情報「0101001」を有している。
第１の積分回路３は、第２図の（Ｂ）に示すように、
第１番面のビット「０」と第５番目のビット「０」の積
分電圧が基準電圧Vrefよりも大となる積分出力Ｂを与え
る。従って、コンパレータ６から、第２図の（Ｄ）に示
すように、第１番目のビット「０」と第５番目のビット
「０」を表わす検出パルスＤが得られる。一方、第２の
積分回路４は、パルスデータＡを反転して積分するの
で、第２図の（Ｃ）に示すように、第３番目のビット
「０」と第６番目のビット「０」の積分電圧が基準電圧
Vrefよりも大となる積分出力Ｃを与える。従って、コン
パレータ７から、第２図の（Ｅ）に示すように、第３番
目のビット「０」と第６番目のビット「０」を表わす検
出パルスＥが得られる。そして、これらの検出パルスD,
EをOR回路８により合成することによって、第２図の
（Ｆ）に示すように、パルスデータＡの「０」ビットを
表わす「０」パルス列Ｆが与えられる。
第１番面のビット「０」と第５番目のビット「０」の積
分電圧が基準電圧Vrefよりも大となる積分出力Ｂを与え
る。従って、コンパレータ６から、第２図の（Ｄ）に示
すように、第１番目のビット「０」と第５番目のビット
「０」を表わす検出パルスＤが得られる。一方、第２の
積分回路４は、パルスデータＡを反転して積分するの
で、第２図の（Ｃ）に示すように、第３番目のビット
「０」と第６番目のビット「０」の積分電圧が基準電圧
Vrefよりも大となる積分出力Ｃを与える。従って、コン
パレータ７から、第２図の（Ｅ）に示すように、第３番
目のビット「０」と第６番目のビット「０」を表わす検
出パルスＥが得られる。そして、これらの検出パルスD,
EをOR回路８により合成することによって、第２図の
（Ｆ）に示すように、パルスデータＡの「０」ビットを
表わす「０」パルス列Ｆが与えられる。
立下り検出回路５は、遅延回路5aによって遅延された
パルスデータＡとインバータ5bによって反転されたパル
スデータＡとの間のANDをとることによって、第２図の
（Ｇ）に示すように、パルスデータＡの立下り毎の立下
りパルスＧを与える。この立下りパルスＧからビット
「０」のパルスの立下りを取り除くために、「０」パル
ス列Ｆのパルス幅を第２図の（Ｈ）に示すようにワンシ
ョットマルチバイブレータ９によって広げ、ビット
「０」に対応する立下りパルスＧと重なるような「０」
パルス列Ｈを得る。そして、この「０」パルス列Ｈをイ
ンバータ10で反転した反転パルス列Ｈ′と立下りパルス
Ｇとの間のANDをとることによって、パルスデータＡの
「１」ビットを表わす「１」パルス列Ｉが与えられる。
パルスデータＡとインバータ5bによって反転されたパル
スデータＡとの間のANDをとることによって、第２図の
（Ｇ）に示すように、パルスデータＡの立下り毎の立下
りパルスＧを与える。この立下りパルスＧからビット
「０」のパルスの立下りを取り除くために、「０」パル
ス列Ｆのパルス幅を第２図の（Ｈ）に示すようにワンシ
ョットマルチバイブレータ９によって広げ、ビット
「０」に対応する立下りパルスＧと重なるような「０」
パルス列Ｈを得る。そして、この「０」パルス列Ｈをイ
ンバータ10で反転した反転パルス列Ｈ′と立下りパルス
Ｇとの間のANDをとることによって、パルスデータＡの
「１」ビットを表わす「１」パルス列Ｉが与えられる。
RSフリップフロップ12は、「１」パルス列Ｉが与えら
れる毎にセットされ、「０」パルス列Ｆが与えられる毎
にリセットされるので、そのＱ出力は、第２図の（Ｊ）
に示すように、パルスデータＡの情報「１」をＨレベ
ル、情報「０」をＬレベルで示す信号Ｊとなる。OR回路
13は第２図の（Ｋ）に示すように「０」パルス列Ｆと
「１」パルス列Ｉとを合成した論理和パルス列Ｋを出力
するので、これをインバータ14を介して反転したクロッ
クＬの立上りで信号Ｊを検出すれば、パルスデータＡの
情報「0101001」が得られる。
れる毎にセットされ、「０」パルス列Ｆが与えられる毎
にリセットされるので、そのＱ出力は、第２図の（Ｊ）
に示すように、パルスデータＡの情報「１」をＨレベ
ル、情報「０」をＬレベルで示す信号Ｊとなる。OR回路
13は第２図の（Ｋ）に示すように「０」パルス列Ｆと
「１」パルス列Ｉとを合成した論理和パルス列Ｋを出力
するので、これをインバータ14を介して反転したクロッ
クＬの立上りで信号Ｊを検出すれば、パルスデータＡの
情報「0101001」が得られる。
［発明の効果］ 以上説明したように本発明によれば、「０」パルス列
を積分および比較を通して得ると共に、「１」パルス列
をパルスデータの立下り検出とこの検出された立下りか
らビット「０」のパルスの立下りを除去することとによ
って得て、これらのパルス列からフリップフロップを用
いてＨレベル/Lレベル信号を得ると共に、これらのパル
ス列の論理和に基づいてクロックを得るようにしたの
で、PLL回路を用いることなく簡単な構成でFMコードの
データをデコードすることができると共に、コスト低減
にも寄与するFMコードのデコーダ回路を提供することが
できる。
を積分および比較を通して得ると共に、「１」パルス列
をパルスデータの立下り検出とこの検出された立下りか
らビット「０」のパルスの立下りを除去することとによ
って得て、これらのパルス列からフリップフロップを用
いてＨレベル/Lレベル信号を得ると共に、これらのパル
ス列の論理和に基づいてクロックを得るようにしたの
で、PLL回路を用いることなく簡単な構成でFMコードの
データをデコードすることができると共に、コスト低減
にも寄与するFMコードのデコーダ回路を提供することが
できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の構成の動作タイムチャートである。 3,4……積分回路、５……立下り検出回路、6,7……コン
パレータ、8,13……OR回路、９……ワンショットマルチ
バイブレータ、10,14……インバータ、11……AND回路、
12……RSフリップフロップ
図の構成の動作タイムチャートである。 3,4……積分回路、５……立下り検出回路、6,7……コン
パレータ、8,13……OR回路、９……ワンショットマルチ
バイブレータ、10,14……インバータ、11……AND回路、
12……RSフリップフロップ
Claims (1)
- 【請求項１】FMコードで表わされたパルスデータを積分
し、この積分値と基準電圧との比較を通して前記パルス
データのビット「０」を表わす「０」パルス列を出力す
る手段と、前記パルスデータの立下りをパルス検出し、
この検出パルスのうちのビット「０」のパルスの立下り
を前記「０」パルス列に基づいて取り除くことにより前
記パルスデータのビット「１」を表わす「１」パルス列
を出力する手段と、前記「０」パルス列と「１」パルス
列とから前記パルスデータの情報をＨレベル/Lレベル信
号に変換して出力するフリップフロップと、前記「０」
パルス列と「１」パルス列の論理和に基づいて前記フリ
ップフロップのＨレベル/Lレベル信号を読み取るための
クロックを与える手段とを有することを特徴とするFMコ
ードのデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12439187A JPH084227B2 (ja) | 1987-05-21 | 1987-05-21 | Ｆｍコ−ドのデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12439187A JPH084227B2 (ja) | 1987-05-21 | 1987-05-21 | Ｆｍコ−ドのデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288521A JPS63288521A (ja) | 1988-11-25 |
| JPH084227B2 true JPH084227B2 (ja) | 1996-01-17 |
Family
ID=14884262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12439187A Expired - Lifetime JPH084227B2 (ja) | 1987-05-21 | 1987-05-21 | Ｆｍコ−ドのデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084227B2 (ja) |
-
1987
- 1987-05-21 JP JP12439187A patent/JPH084227B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63288521A (ja) | 1988-11-25 |
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