JPH0323715Y2 - - Google Patents
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- Publication number
- JPH0323715Y2 JPH0323715Y2 JP1987009295U JP929587U JPH0323715Y2 JP H0323715 Y2 JPH0323715 Y2 JP H0323715Y2 JP 1987009295 U JP1987009295 U JP 1987009295U JP 929587 U JP929587 U JP 929587U JP H0323715 Y2 JPH0323715 Y2 JP H0323715Y2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- pulse
- input
- binary data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
〔産業上の利用分野〕
本考案は、同期信号、二進データの「１」及び
二進データの「０」が１ビツト分のデータ長にお
いてその開始からの時間幅の異なる３種類のパル
スの一つにそれぞれ変換されたシリアルデータを
入力し、この入力したシリアルデータの各ビツト
のデータを復号して元の二進データを得るための
データ復号装置に関するものである。 〔従来の技術及び考案が解決しようとする問題
点〕 従来、二進値からなるデジタルデータをシリア
ル伝送するのに当つて、同期信号SYNC、データ
の“１”、データの“０”を異なるパルス幅に変
換して伝送する方法がある。 第３図はこのような方法で伝送されるシリアル
データのフレーム構成を示し、16ビツトのデータ
の先頭にSYNC、最後にパリテイチエツクビツト
がそれぞれ付与されて伝送される。そして、
SYNC、“１”及び“０”に第４図ａ〜ｃに示す
ようなパルス幅が割り当てられるようになつてい
る。 このようなパルス幅変調されたシリアルデータ
二進データの「０」が１ビツト分のデータ長にお
いてその開始からの時間幅の異なる３種類のパル
スの一つにそれぞれ変換されたシリアルデータを
入力し、この入力したシリアルデータの各ビツト
のデータを復号して元の二進データを得るための
データ復号装置に関するものである。 〔従来の技術及び考案が解決しようとする問題
点〕 従来、二進値からなるデジタルデータをシリア
ル伝送するのに当つて、同期信号SYNC、データ
の“１”、データの“０”を異なるパルス幅に変
換して伝送する方法がある。 第３図はこのような方法で伝送されるシリアル
データのフレーム構成を示し、16ビツトのデータ
の先頭にSYNC、最後にパリテイチエツクビツト
がそれぞれ付与されて伝送される。そして、
SYNC、“１”及び“０”に第４図ａ〜ｃに示す
ようなパルス幅が割り当てられるようになつてい
る。 このようなパルス幅変調されたシリアルデータ
上記問題点を解決するため本考案によりなされ
たデータ復号装置は、同期信号、二進データの
「１」及び二進データの「０」が１ビツト分のデ
ータ長においてその開始からの時間幅の異なる３
種類のパルスの一つにそれぞれ変換されたシリア
ルデータを入力し、この入力したシリアルデータ
の各ビツトのデータを復号して元の二進データを
得るためのデータ復号装置において、入力したシ
リアルデータを構成するパルスの立上りを検出し
て１ビツトの開始を検出するビツト検出手段と、
該ビツト検出手段によるパルスの立上りの検出に
応じて動作を開始し、前記１ビツト分のデータ長
の時間内に、３個のサンプリングクロツクパルス
を発生するサンプリングクロツク発生手段と、該
サンプリングクロツク発生手段が発生する３個の
サンプリングクロツクパルスにより前記シリアル
データの各ビツトのデータをサンプリングしてそ
のサンプリング値をそれぞれ格納するレジスタ手
段と、該レジスタ手段に格納されているサンプリ
ング値が100，110，111の一つのとき、各ビツト
のデータを同期信号、二進データの「１」又は二
進データの「０」に復号し、これら以外のときエ
ラーであることを示す信号を出力するデコード手
段とを備えることを特徴としている。 〔作用〕 以上の構成により、入力したシリアルデータを
構成するパルスの立上りを検出して１ビツトの開
始を検出したとき、サンプリングクロツク発生手
段が動作を開始し、１ビツト分のデータ長の時間
内に、３個のサンプリングクロツクパルスを発生
する。この３個のサンプリングクロツクパルスに
よつて、入力されたシリアルデータの各ビツトの
データは３回サンプリングされてそのサンプリン
グ値がレジスタ手段にそれぞれ格納される。そし
て、サンプリング値、100，110，111の一つをシ
リアルデータの同期信号、二進データの「１」、
二進データの「０」の一つにそれぞれ対応させて
おくことによつて、デコード手段がレジスタ手段
内のサンプリング値に基づいて、同期信号、二進
データの「１」、二進データの「０」を復号でき
るだけでなく、上記サンプリング値以外のサンプ
リング値のものをこれらと区別して雑音のような
エラーとして検出して復号することができ、雑音
に強いデータ復号装置が得られる。 〔実施例〕 以下、本考案によるデータ復号装置の一実施例
を第１図及び第２図に基づいて説明する。 第１図は本考案による装置の一実施例を示すブ
ロツク図であり、図において、入力Ｓにはパル
ス幅変調されパルスの幅によつてSYNC、データ
の“１”及びデータの“０”の３種類に区別され
たシリアルデータが入力される。Ｓに入力され
たデータは、３ビツトシフトレジスタ１１の１段
目の入力Ｄとビツト検出回路１２に供給され
る。ビツト検出回路１２は、１ビツトの開始を検
出する回路で、その出力がサンプルクロツク発生
回路１３のスタート入力STに供給される。入力
CKには基本クロツクが入力されサンプルクロツ
ク発生回路１３に供給される。サンプルクロツク
発生回路１３はＳに入力されるデータをサンプ
リングするためのクロツクを発生するための回路
で、その出力OUTが接続されている３ビツトシ
フトレジスタ１１の入力CKにサンプルクロツク
を供給する。サンプルクロツク発生回路１３はま
た、１ビツト分の処理が終了する時点でその出力
ENDに修了パルス信号を出力し、これをビツト
検出回路１２に供給する。３ビツトシフトレジス
タ１１の１段目、２段目及び３段目の出力である
Q1（S3），Q2（S2）及びQ3（S1）はデコーダ１４に
接続されている。デコーダ１４は３ビツトシフト
レジスタ１１からの出力Q1，Q2及びQ3の“１”，
“０”の組合せにより、出力であるSYNC、ERR
及びDATAに“１”又は“０”を出力する。 以上の構成において、入力SIにパルス幅変調さ
れたデータ、すなわち、第４図について上述した
ように１ビツトの内連続して約3/4の時間Ｈレベ
ルにある同期信号SYNC、約2/4の時間Ｈレベル
であるデータの“１”、約1/4の時間Ｈレベルであ
るデータの“０”のいずれかが入力されると、ビ
ツト検出回路１２はその立上りを監視し、立上り
の検出に応じてその出力に信号（第２図ｂ）を発
生してこれをサンプルクロツク発生回路１３のス
タート入力STに供給して起動をかける。 ビツト検出回路１２は１度立上りを検出する
と、サンプルクロツク発生回路が１ビツト分の処
理を終了し、ビツト検出回路１２に終了パルス信
号（第２図ｇ）を返すまでの間は、入力SIに立上
りがあつても無視するようになつているので、期
間内の立上りによつてサンプルクロツク発生回路
１３を再起動させることはない。 サンプルクロツク発生回路１３は、１ビツトを
基本クロツク数でＮクロツクとした場合、動作開
始後約1/8Ｎクロツク目にまず１つ目のサンプル
クロツクパルス（第２図ｃ、SP1）を出力OUT
に発生し、これを３ビツトシフトレジスタ１１の
入力CKに供給する。このパルスによつてシフト
レジスタ１１の１段目には、立上り後約1/8Ｎク
ロツク目の入力SIの値が取り込まれる。 更に、サンプルクロツク回路１３は動作開始後
約3/8Ｎクロツク目に２つ目のサンプルクロツク
パルス（第２図ｃ、SP2）を出力OUTに発生し、
これを３ビツトシフトレジスタ１１の入力CKに
供給する。このパルスによつて、３ビツトシフト
レジスタ１１の１段目には、立上り後約3/8Ｎク
ロツク目の入力SIの値が取り込まれ、これと同時
に今まで１段目にあつた値が２段目にシフトされ
る。 続いて、サンプルクロツク発生回路１３は動作
開始後約5/8Ｎクロツク目に３つ目のサンプルク
ロツクパルス（第２図ｃ、SP3）を発生し、これ
を出力OUTから３ビツトシフトレジスタ１１の
入力CKに供給する。このパルスによつて、３ビ
ツトシフトレジスタ１１の１段目に立上り後約5/
８Ｎクロツク目の入力SIの値が取り込まれる。こ
れと同時に、２段目には今まで１段目にあつた値
がシフトされ、３段目には今まで２段目にあつた
値がシフトされる。 以上により、３ビツトシフトレジスタ１１に
は、立上り後約1/8Ｎクロツク目の入力Ｓの値
S1が３段目に、立上り後3/8Ｎクロツク目の入力
Ｓの値S2が２段目に、そして立上り後約5/8Ｎ
クロツク目の入力Ｓの値S3が１段目にそれぞれ
格納されることになる。。一方、サンプルクロツ
ク発生回路１３は、３ビツトシフトレジスタ１１
に供給する３つ目のサンプルクロツクパルスの発
生後、基本クロツク数で数クロツク後に出力
ENDから終了パルス信号（第２図ｇ）を出力す
る。この終了パルス信号はビツト検出回路１２に
供給され、これに応じてビツト検出回路１２は次
の立上り検出が可能な状態に戻る。 ３ビツトシフトレジスタ１１に格納された値
S1，S2及びS3はデコーダ１４に供給され、デコー
ダ１４はこのS1，S2及びS3を下表の真理値表に
基づいて復号し、出力SYNC、ERR及びDATA
に“１”又は“０”を出力する。
たデータ復号装置は、同期信号、二進データの
「１」及び二進データの「０」が１ビツト分のデ
ータ長においてその開始からの時間幅の異なる３
種類のパルスの一つにそれぞれ変換されたシリア
ルデータを入力し、この入力したシリアルデータ
の各ビツトのデータを復号して元の二進データを
得るためのデータ復号装置において、入力したシ
リアルデータを構成するパルスの立上りを検出し
て１ビツトの開始を検出するビツト検出手段と、
該ビツト検出手段によるパルスの立上りの検出に
応じて動作を開始し、前記１ビツト分のデータ長
の時間内に、３個のサンプリングクロツクパルス
を発生するサンプリングクロツク発生手段と、該
サンプリングクロツク発生手段が発生する３個の
サンプリングクロツクパルスにより前記シリアル
データの各ビツトのデータをサンプリングしてそ
のサンプリング値をそれぞれ格納するレジスタ手
段と、該レジスタ手段に格納されているサンプリ
ング値が100，110，111の一つのとき、各ビツト
のデータを同期信号、二進データの「１」又は二
進データの「０」に復号し、これら以外のときエ
ラーであることを示す信号を出力するデコード手
段とを備えることを特徴としている。 〔作用〕 以上の構成により、入力したシリアルデータを
構成するパルスの立上りを検出して１ビツトの開
始を検出したとき、サンプリングクロツク発生手
段が動作を開始し、１ビツト分のデータ長の時間
内に、３個のサンプリングクロツクパルスを発生
する。この３個のサンプリングクロツクパルスに
よつて、入力されたシリアルデータの各ビツトの
データは３回サンプリングされてそのサンプリン
グ値がレジスタ手段にそれぞれ格納される。そし
て、サンプリング値、100，110，111の一つをシ
リアルデータの同期信号、二進データの「１」、
二進データの「０」の一つにそれぞれ対応させて
おくことによつて、デコード手段がレジスタ手段
内のサンプリング値に基づいて、同期信号、二進
データの「１」、二進データの「０」を復号でき
るだけでなく、上記サンプリング値以外のサンプ
リング値のものをこれらと区別して雑音のような
エラーとして検出して復号することができ、雑音
に強いデータ復号装置が得られる。 〔実施例〕 以下、本考案によるデータ復号装置の一実施例
を第１図及び第２図に基づいて説明する。 第１図は本考案による装置の一実施例を示すブ
ロツク図であり、図において、入力Ｓにはパル
ス幅変調されパルスの幅によつてSYNC、データ
の“１”及びデータの“０”の３種類に区別され
たシリアルデータが入力される。Ｓに入力され
たデータは、３ビツトシフトレジスタ１１の１段
目の入力Ｄとビツト検出回路１２に供給され
る。ビツト検出回路１２は、１ビツトの開始を検
出する回路で、その出力がサンプルクロツク発生
回路１３のスタート入力STに供給される。入力
CKには基本クロツクが入力されサンプルクロツ
ク発生回路１３に供給される。サンプルクロツク
発生回路１３はＳに入力されるデータをサンプ
リングするためのクロツクを発生するための回路
で、その出力OUTが接続されている３ビツトシ
フトレジスタ１１の入力CKにサンプルクロツク
を供給する。サンプルクロツク発生回路１３はま
た、１ビツト分の処理が終了する時点でその出力
ENDに修了パルス信号を出力し、これをビツト
検出回路１２に供給する。３ビツトシフトレジス
タ１１の１段目、２段目及び３段目の出力である
Q1（S3），Q2（S2）及びQ3（S1）はデコーダ１４に
接続されている。デコーダ１４は３ビツトシフト
レジスタ１１からの出力Q1，Q2及びQ3の“１”，
“０”の組合せにより、出力であるSYNC、ERR
及びDATAに“１”又は“０”を出力する。 以上の構成において、入力SIにパルス幅変調さ
れたデータ、すなわち、第４図について上述した
ように１ビツトの内連続して約3/4の時間Ｈレベ
ルにある同期信号SYNC、約2/4の時間Ｈレベル
であるデータの“１”、約1/4の時間Ｈレベルであ
るデータの“０”のいずれかが入力されると、ビ
ツト検出回路１２はその立上りを監視し、立上り
の検出に応じてその出力に信号（第２図ｂ）を発
生してこれをサンプルクロツク発生回路１３のス
タート入力STに供給して起動をかける。 ビツト検出回路１２は１度立上りを検出する
と、サンプルクロツク発生回路が１ビツト分の処
理を終了し、ビツト検出回路１２に終了パルス信
号（第２図ｇ）を返すまでの間は、入力SIに立上
りがあつても無視するようになつているので、期
間内の立上りによつてサンプルクロツク発生回路
１３を再起動させることはない。 サンプルクロツク発生回路１３は、１ビツトを
基本クロツク数でＮクロツクとした場合、動作開
始後約1/8Ｎクロツク目にまず１つ目のサンプル
クロツクパルス（第２図ｃ、SP1）を出力OUT
に発生し、これを３ビツトシフトレジスタ１１の
入力CKに供給する。このパルスによつてシフト
レジスタ１１の１段目には、立上り後約1/8Ｎク
ロツク目の入力SIの値が取り込まれる。 更に、サンプルクロツク回路１３は動作開始後
約3/8Ｎクロツク目に２つ目のサンプルクロツク
パルス（第２図ｃ、SP2）を出力OUTに発生し、
これを３ビツトシフトレジスタ１１の入力CKに
供給する。このパルスによつて、３ビツトシフト
レジスタ１１の１段目には、立上り後約3/8Ｎク
ロツク目の入力SIの値が取り込まれ、これと同時
に今まで１段目にあつた値が２段目にシフトされ
る。 続いて、サンプルクロツク発生回路１３は動作
開始後約5/8Ｎクロツク目に３つ目のサンプルク
ロツクパルス（第２図ｃ、SP3）を発生し、これ
を出力OUTから３ビツトシフトレジスタ１１の
入力CKに供給する。このパルスによつて、３ビ
ツトシフトレジスタ１１の１段目に立上り後約5/
８Ｎクロツク目の入力SIの値が取り込まれる。こ
れと同時に、２段目には今まで１段目にあつた値
がシフトされ、３段目には今まで２段目にあつた
値がシフトされる。 以上により、３ビツトシフトレジスタ１１に
は、立上り後約1/8Ｎクロツク目の入力Ｓの値
S1が３段目に、立上り後3/8Ｎクロツク目の入力
Ｓの値S2が２段目に、そして立上り後約5/8Ｎ
クロツク目の入力Ｓの値S3が１段目にそれぞれ
格納されることになる。。一方、サンプルクロツ
ク発生回路１３は、３ビツトシフトレジスタ１１
に供給する３つ目のサンプルクロツクパルスの発
生後、基本クロツク数で数クロツク後に出力
ENDから終了パルス信号（第２図ｇ）を出力す
る。この終了パルス信号はビツト検出回路１２に
供給され、これに応じてビツト検出回路１２は次
の立上り検出が可能な状態に戻る。 ３ビツトシフトレジスタ１１に格納された値
S1，S2及びS3はデコーダ１４に供給され、デコー
ダ１４はこのS1，S2及びS3を下表の真理値表に
基づいて復号し、出力SYNC、ERR及びDATA
に“１”又は“０”を出力する。
【表】
以上説明したように本考案によれば、同期信
号、二進データの「１」及び二進データの「０」
が１ビツト分のデータ長においてその開始からの
時間幅の異なる３種類のパルスの一つにそれぞれ
変換されたシリアルデータの各ビツトのデータを
復号して元の二進データを得るにあたつて、１ビ
ツトのデータ長の期間内に発生される３個のサン
プリングクロツクパルスを使用して各ビツトのデ
ータは３回サンプリングしていて、このサンプリ
ング値に基づいて、同期信号、二進データの
「１」、二進データの「０」を雑音のようなエラー
と区別して復号することができるようになり、雑
音に強いデータ復号装置が得られるようになつて
いる。
号、二進データの「１」及び二進データの「０」
が１ビツト分のデータ長においてその開始からの
時間幅の異なる３種類のパルスの一つにそれぞれ
変換されたシリアルデータの各ビツトのデータを
復号して元の二進データを得るにあたつて、１ビ
ツトのデータ長の期間内に発生される３個のサン
プリングクロツクパルスを使用して各ビツトのデ
ータは３回サンプリングしていて、このサンプリ
ング値に基づいて、同期信号、二進データの
「１」、二進データの「０」を雑音のようなエラー
と区別して復号することができるようになり、雑
音に強いデータ復号装置が得られるようになつて
いる。
第１図は本考案による装置の一実施例を示すブ
ロツク図、第２図は第１図中の各部の状態を示す
波形図、第３図は伝送されるシリアルデータのフ
レームフオーマツトを示す図、第４図はパルス幅
変調された各データの波形を示す図、及び第５図
は従来の復号方法を示す説明図である。 １１……３ビツトシフトレジスタ、１２……ビ
ツト検出回路、１３……サンプルクロツク発生回
路、１４……デコーダ。
ロツク図、第２図は第１図中の各部の状態を示す
波形図、第３図は伝送されるシリアルデータのフ
レームフオーマツトを示す図、第４図はパルス幅
変調された各データの波形を示す図、及び第５図
は従来の復号方法を示す説明図である。 １１……３ビツトシフトレジスタ、１２……ビ
ツト検出回路、１３……サンプルクロツク発生回
路、１４……デコーダ。
Claims (1)
- 【実用新案登録請求の範囲】 同期信号、二進データの「１」及び二進データ
の「０」が１ビツト分のデータ長においてその開
始からの時間幅の異なる３種類のパルスの一つに
それぞれ変換されたシリアルデータを入力し、こ
の入力したシリアルデータの各ビツトのデータを
復号して元の二進データを得るためのデータ復号
装置において、 入力したシリアルデータを構成するパルスの立
上りを検出して１ビツトの開始を検出するビツト
検出手段と、 該ビツト検出手段によるパルスの立上りの検出
に応じて動作を開始し、前記１ビツト分のデータ
長の時間内に、３個のサンプリングクロツクパル
スを発生するサンプリングクロツク発生手段と、 該サンプリングクロツク発生手段が発生する３
個のサンプリングクロツクパルスにより前記シリ
アルデータの各ビツトのデータをサンプリングし
てそのサンプリング値をそれぞれ格納するレジス
タ手段と、 該レジスタ手段に格納されているサンプリング
値が100，110，111の一つのとき、各ビツトのデ
ータを同期信号、二進データの「１」又は二進デ
ータの「０」に復号し、これら以外のときエラー
であることを示す信号を出力するデコード手段と
を備える、 ことを特徴とするデータ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987009295U JPH0323715Y2 (ja) | 1987-01-27 | 1987-01-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987009295U JPH0323715Y2 (ja) | 1987-01-27 | 1987-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63120428U JPS63120428U (ja) | 1988-08-04 |
| JPH0323715Y2 true JPH0323715Y2 (ja) | 1991-05-23 |
Family
ID=30794477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987009295U Expired JPH0323715Y2 (ja) | 1987-01-27 | 1987-01-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323715Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002100058A1 (ja) | 2001-05-30 | 2004-09-24 | ザインエレクトロニクス株式会社 | 半導体集積回路及びデータ伝送システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029041A (ja) * | 1983-07-04 | 1985-02-14 | Toshiba Corp | 計数型ａ／ｄ変換回路 |
-
1987
- 1987-01-27 JP JP1987009295U patent/JPH0323715Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63120428U (ja) | 1988-08-04 |
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