JPH084254B2 - 異なるビット速度のディジタルビット列を時分割多重化することにより多重化されたディジタルビット列の交差接続装置用のスイッチング要素 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なるビット速度を有
するディジタル端局を同期多重化ハイアラーキに基いて
時分割多重化することにより、多重化されたディジタル
ビット列が得られるディジタル伝送システムに関する。

【０００２】本発明は、より詳しくは、複数の入力伝送
媒体により搬送される入力フレーム端局を、所定の規則
に基いて、複数の出力伝送媒体により搬送される出力フ
レームに分配させるための電気通信システム用交差接続
装置に関する。

【０００３】

【従来の技術】異なるビット速度を有するディジタル端
局の同期多重化ハイアラーキはＣＣＩＴＴの勧告Ｇ７０
７、Ｇ７０８、Ｇ７０９に定義されている。その基本原
則を図１に模式的に示す。このハイアラーキによって多
重化することの可能な異なるビット速度は、ＣＣＩＴＴ
により規格化され、かつ、図１の右部に示したように、
ビット速度2048kbit/s、8448kbit/s、34368kbit/s 、15
44kbit/s、6312kbit/s、44736kbit/s 、及び、139264kb
it/sである。

【０００４】この多重化ハイアラーキとしては、与えら
れた用途について、多重化すべき端局のビット速度に応
じた種々の起こり得る多重化構造を有する。そして、ビ
ット速度1544kbit/s、2048kbit/s、8448kbit/s、及び、
34368kbit/s の多重化すべき端局に対応する夫々の多重
化構造（例えば、図１に太線破線で示したもの）は、異
なる端局からフレームを形成する方向に図１の右部から
左部へと行くにつれて、複数のハイアラーキ・レベル
（図示した例では、参照符号Ｎ１、Ｎ２、Ｎ３で示され
ている）を有する。

【０００５】端局は、１つの多重化構造の異なるハイア
ラーキ・レベルで導入することが可能であると共に、以
下にコンテナと称するエンティティと以下に多重化ユニ
ットと称するエンティティとを備えている。

【０００６】以下では、コンテナ及び多重化ユニットと
いう術語は、一連のエンティティを包括的に指すためだ
けでなく、一連のエンティティの個々の要素を指すため
にも使用する。

【０００７】所与の１つのハイアラーキ・レベルにおい
て構成される多重化ユニット（参照符号ＴＵ又はＡＵで
示してあり、図示した例においては、レベルＮ１につい
てはTU11、TU12、TU22、レベルＮ２についてはTU31、レ
ベルＮ３についてはAU4 ）は、同一ハイアラーキ・レベ
ルにおいて構成されるコンテナに、当該多重化ユニット
に対する当該コンテナをインデックスする信号及びジャ
スティフィケーション(justification) する信号を付加
することにより形成される。

【０００８】所与の１つのハイアラーキ・レベルにおい
て構成されるコンテナ（参照符号ＶＣで示してあり、図
示した例においては、レベルＮ１についてはVC11、VC1
2、VC22、レベルＮ２についてはVC31、レベルＮ３につ
いてはVC4 ）は、場合に応じて、下位のハイアラーキ・
レベルにおいて構成される“ｎ”個の多重化ユニットの
多重化により得られる多重信号に、或いは、当該レベル
に導入される端局から先取されるいわゆる情報信号（参
照符号Ｃで示してあり、図示した例では、レベルＮ１に
ついてはC11 、C12 、C22 、レベルＮ２についてはC31
）に、サービス信号を付加することにより形成され
る。

【０００９】図２には、一例として前述した多重化構造
の場合における、異なるコンテナ又は多重化ユニットの
形成方法の概要を示す。レベルＮ３において構成される
コンテナVC4 は、レベルＮ２において構成される４つの
多重化ユニットTU31a 、TU31b 、TU31c 、TU31dの出力
信号を多重化することにより得られる。

【００１０】これらの多重化ユニットのうちの２つ（TU
31a 及びTU31b ）はコンテナVC31a 及びVC31b から形成
され、後者のコンテナ自身はレベルＮ２に導入される34
358kbit/s の端局C31a及びC31bから形成される。

【００１１】他の２つの多重化ユニット（TU31c 及びTU
31d ）は、コンテナVC31c 及びVC31d から形成され、後
者のコンテナ自身はレベルＮ１において構成される特別
の多重化ユニット（参照符号TUG22 で示す）から形成さ
れる。前記特別の多重化ユニットTUG22 は、インデック
ス信号及びジャスティフィケーション信号を付加するこ
となく、単に当該同一ハイアラーキ・レベルにおいて既
に構成された多重化ユニットを多重化するべく作動す
る。

【００１２】コンテナVC31c は、より詳しくは、４つの
多重化ユニットTUG22a、TUG22b、TUG22c、TUG22dから形
成され、後者の多重化ユニット自身は４つの多重化ユニ
ットTU22a 、TU22b 、TU22c 、TU22d から形成され、後
者自身は４つのコンテナVC22a 、VC22b 、VC22c 、VC22
d から形成され、さらに後者は8448kbit/sの４つの端局
C22a、C22b、C22c、C22dから形成される。

【００１３】コンテナVC31d は４つの多重化ユニットTU
G22e、TUG22f、TUG22g、TUG22hの多重化により形成さ
れ、後者の最初の２つTUG22e及びTUG22fは8448kbit/sの
端局C22e及びC22fから多重化ユニットTUG22a、TUG22b、
TUG22c、TUG22dとして形成される。

【００１４】３番目の多重化ユニットTUG22gは５つの多
重化ユニットTU11a 、TU11b 、TU11c 、TU11d 、TU11e
から形成され、後者は夫々コンテナVC11a 、VC11b 、VC
11c 、VC11d 、VC11e から形成され、後者はさらに夫々
1544kbit/sの５つの端局C11a、C11C11b 、C11c、C11d、
C11eから形成される。

【００１５】４番目の多重化ユニットTUG22hは４つの多
重化ユニットTU12a 、TU12b 、TU12c 、TU12d から形成
され、後者は夫々コンテナVC12a 、VC12b 、VC12c 、VC
12d から形成され、後者はさらに夫々2048kbit/sの４つ
の端局C12a、C12b、C12c、C12dから形成される。

【００１６】より上位のハイアラーキ・レベルにおいて
構成される多重化ユニット（即ち、図示した例では、多
重化ユニットAU4 ）は、このレベルで構成されるコンテ
ナ（即ち、図示した例では、コンテナVC4 ）にジャステ
ィフィケーション信号とインデックス信号とを付加する
ことにより形成される。

【００１７】フレームSTM は最上位のハイアラーキ・レ
ベルにおいて構成される多重化ユニットにサービス信号
を付加することにより得られる。

【００１８】このようなハイアラーキ的同期多重化から
生ずるフレームを形成する各種端局のビット速度が多様
であるということは、斯く得られたフレームの内部にお
いて端局が有する異なる情報信号の繰り返し周期が、所
与の端局のビット速度が上昇すればする程その端局につ
いて小さくなる、という結果を招く。この繰り返し周期
は、特定の端局について多重化構造に沿って出会う多重
化の係数“ｎ”の積を計算することにより得られる。例
を挙げれば、2048kbit/sの端局C12 の繰り返し周期は６
４であり、1544kbit/sの端局C11 の繰り返し周期は８０
であり、8448kbit/sの端局C22 の繰り返し周期は１６で
あり、34368kbit/s の端局C31 の繰り返し周期は４であ
る。

【００１９】多重化ユニットを構成するために所与のハ
イアラーキ・レベルにおいてコンテナに付加されるジャ
スティフィケーション信号は、公知のポジティブ−ネガ
ティブ・ジャスティフィケーション技術によって、これ
らのコンテナを形成する信号のタイミングを、当該ハイ
アラーキ・レベルにおいて使用されるローカル時間のタ
イミングに適合させることを可能にするものである。こ
の公知のジャスティフィケーション技術によれば、これ
らのタイミングのうちの最初のタイミングが１秒以上の
場合には、コンテナの信号は当該コンテナから形成され
る多重化ユニット内にそのために設けられたスタッフ信
号に時々入れ替わり、そして、これらのタイミングのう
ちの最初のタイミングが１秒以下の場合には、スタッフ
信号はコンテナの信号に時々入れ替わる。

【００２０】異なるハイアラーキ・レベルにおいて構築
されたインデックス信号は、多重化ハイアラーキの異な
るレベルにおいて操作される同期多重化を考慮するた
め、上位レベルのコンテナについて行われるジャスティ
フィケーション動作を、下位レベルのコンテナに反響
（消散）させることを可能にする。より詳しくは、前記
インデックス信号は、１つのハイアラーキ・レベルにお
いて構成された夫々のコンテナを、当該コンテナについ
て所与のフレームのために行われるジャスティフィケー
ション動作と前のフレームのために行われるジャスティ
フィケーション動作とを考慮しながら、当該レベルにお
いて構成された対応する多重化ユニットに関して位置決
めすることを可能にする。さらに、前記インデックス信
号は、対応する多重化ユニットの内部において、従っ
て、直ぐ上位のハイアラーキ・レベルにおいて構成され
る対応するコンテナの内部において、決まった位置を有
する。その結果、端局からフレームを形成する方向とは
逆方向に多重化構造を巡る際に出会う異なるハイアラー
キ・レベルにおいて構築されたインデックス信号を順次
に戻ることにより、当該コンテナをフレームの内部に位
置決めすることが可能になる。

【００２１】フレームを構成するため、より上位のハイ
アラーキ・レベルにおいて構成される多重化ユニットに
付加されるサービス信号は、フレームの内部において繰
り返し位置に位置決めされる。この場合、フレームは、
慣行上、０から８までの番号が付けられた９本のライン
と０から２６９までの番号が付けられた２７０のコラム
からなるテーブル（又は、マトリックス）の形で表現さ
れ、テーブルは左から右へと、かつ、上から下へと（つ
まり、ラインからラインへと）読まれ、ラインとコラム
との各交点は実質的に１バイトからなる信号（サービス
信号、ジャスティフィケーション信号、インデックス信
号、又は、情報信号であり得る）に対応する。

【００２２】多重化されたディジタルビット列の交差接
続装置は公知のようにスイッチングネットワークを有す
る。このスイッチングネットワークは、特定のハイアラ
ーキにおいて端局がフレーム上に占める一時的な場所に
関する情報に基いて、前述の分配規則から、及び、入力
フレームから、出力フレームを構築する。この出力フレ
ームの端局は、入力フレームへの到着タイミングで入力
フレームから抽出され、そして、分配規則により指定さ
れた一時的場所において出力フレームに挿入される、端
局からなる。

【００２３】斯るスイッチングネットワークの公知のア
ーキテクチャ（方形ネットワークに対応するもの）を図
３に示す。このスイッチングネットワークは、Ｉのライ
ンとＪのコラムを有するマトリックス（ここで、０≦ｉ
≦Ｉ−１、かつ、０≦ｊ≦Ｊ−１）の形に配置されたス
イッチング要素UCijから形成されている。例として、Ｉ
＝Ｊ＝３であり（３ライン×３コラムのマトリックスに
相当）、この装置の入力媒体（参照符号Ｅ０からＥ２３
で示す）及び出力媒体（参照符号Ｓ０からＳ２３で示
す）が２４である場合を考える。

【００２４】このように配置されたスイッチング要素
は、以下のように接続された垂直入力と水平入力と垂直
出力を備えている。

【００２５】２４の入力媒体は、１ライン当り８入力媒
体の割合でマトリックスの３つのラインに分配してあ
り、前記８つの入力媒体は各ラインのスイッチング要素
の水平入力に印加される。

【００２６】２４の出力媒体は、１スイッチング要素当
り８出力媒体の割合で、各スイッチング要素の垂直出力
上に得られるマトリックスのライン２の３つのスイッチ
ング要素に分配してある。

【００２７】ライン０の３つのスイッチング要素の垂直
入力には、出力フレームの２４の基準媒体（R0からR23
）が印加され、これらの基準媒体は、このラインの各
スイッチング要素の垂直入力に８つの基準媒体が印加さ
れるような割合で分配してある。

【００２８】他方、ライン１のスイッチング要素の垂直
入力にはライン０の垂直出力が夫々印加されると共に、
ライン２のスイッチング要素の垂直入力にはライン１の
スイッチング要素の垂直出力が印加される。

【００２９】このスイッチング装置から出力する異なる
媒体のフレームはこのマトリックスの異なるコラムの交
点において漸進的に形成されるもので、その際、異なる
基準フレームの各離隔したタイムスロット毎に、入力フ
レームを出力フレームに分配するための前述した規則に
基づいて、入力フレームの端局がカウントされる。

【００３０】より詳しくは、前記カウントは、図４に示
すように、唯一の垂直入力Ｅ′ｌと唯一の垂直出力Ｓ′
ｌとＫの水平入力Ｅ０〜ＥＫ−１（Ｋは図示した例では
８に等しい）とを含むスイッチング要素の部分集合毎に
行われる。

【００３１】この垂直入力は第１マルチプレクサMUX0に
印加され、このマルチプレクサには第１メモリMEM0を介
して入力Ｅ０が印加される。

【００３２】マルチプレクサMUX0の出力は第２マルチプ
レクサに印加され、後者は同様にメモリMEM1を介して入
力Ｅ１を受け取る。以下同様である。

【００３３】このスイッチング動作自体は、実際には、
マルチプレクサMUX0、MUX1、・・・などを介してスイッ
チングすべき信号によってメモリMEM0、MEM1、・・・な
どに予備的書き込みを行うこと必要とし、これらの異な
るメモリは、交差接続すべき信号が入力フレームに提示
される順序に従って、交差接続すべき信号によって順次
に書き込まれると共に、このスイッチング要素のレベル
において要求される分配規則を実現することの可能な任
意の順序で読み出される。これらのメモリの制御は、図
４には、マイクロプロセッサのような中央制御装置から
出力される制御信号Ｃで示してある。

【００３４】疑似的な（即ち、同一の定格ビット速度を
有する）ディジタル端局の時分割同期多重化により多重
化されたディジタルビット列について作動する従来の交
差接続装置においては、各メモリが、１つの入力フレー
ムに含まれる交差接続すべき信号の全体を含むことがで
きるように、メモリのサイズを決めるのが慣例である。

【００３５】しかしながら、異なるビット速度を有する
ディジタル端局の時分割同期多重化の場合には、このよ
うな従来の解決方法は、フレーム当たりの記憶すべき信
号の数（270 ×9 、即ち、2430信号に等しく、他方各信
号は１バイトからなるので、合計ビット数は19440 ）を
考慮すれば、交差接続装置を非常に嵩ばったものにする
であろう。

【００３６】

【発明が解決しようとする課題】本発明の目的は、異な
るビット速度を有するディジタル端局を時分割同期多重
化することにより作成されたディジタルビット列の交差
接続装置のためのスイッチング要素であって、斯るディ
ジタルビット列に適合したスイッチング要素を提供する
ことにある。

【００３７】

【課題を解決するための手段】本発明は、端局が多重化
ユニットと称するエンティティによって導入かつ構成可
能である種々のレベルの同期多重化ハイアラーキに応じ
た異なるビット速度のディジタルビット列を時分割多重
化することにより多重化されたディジタルビット列の交
差接続装置用のスイッチング要素であって、前記多重化
ユニットが下位のハイアラーキ・レベル多重化ユニット
の多重化によって得られる多重信号又は端局からの信号
の適切のものとして形成されており、前記スイッチング
要素が、当該スイッチング要素の複数の入力伝送媒体に
よって搬送される入力フレームを当該スイッチング要素
の出力伝送媒体によって搬送される出力フレームに、交
差接続すべき多重化ユニットと称する多重化ユニットを
構成する特定の規則信号に応じて分配するようにされて
おり、前記スイッチング要素が、入力フレームの各伝送
媒体毎に、交差接続すべき多重化ユニットを構成する信
号を前記入力フレームから抽出するための手段と、少な
くともＮ（但し、Ｎは、前記多重化ハイアラーキの最小
ビット速度を有する端局の入力フレーム内における繰り
返し周期）の信号を保持するようにされ交差接続すべき
多重化ユニットを構成する信号のメモリと、交差接続す
べき異なる多重化ユニットを構成する信号については異
なるアドレスにおいて、かつ交差接続すべき同一の多重
化ユニットを構成する信号については同一のアドレスに
おいて、前記信号の抽出に同期して前記メモリに書き込
むための手段であって、各アドレスの再書き込みの周波
数が当該アドレスに書き込まれる信号の入力フレーム内
における繰り返し周期に関連づけられた手段と、前記分
配規則により決定されたアドレスで、交差接続すべき多
重化ユニットを構成する信号の出力フレームへ挿入に同
期して前記メモリから読み取るための手段とを備えたこ
とを特徴としている。

【００３８】本発明の他の目的と特徴は添付図面を参照
しながら以下に実施例を説明するにつれて明らかにす
る。

【００３９】

【実施例】交差接続すべき多重化ユニットとは、所与の
ハイアラーキ・レベルにおいて構成される多重化ユニッ
トであって、入力フレームを出力フレームに分配するた
めの規則の適用を受ける多重化ユニットを意味する。

【００４０】図１に関連して先に原理を説明した多重化
ハイアラーキの場合には、多重化ユニットは、所与のハ
イアラーキ・レベルにおいて構成されるコンテナにイン
デックス信号とジャスティフィケーション信号とを付加
することにより、当該ハイアラーキ・レベルにおいて得
られるエンティティである。

【００４１】以下に述べる本発明のスイッチング要素の
実施例においては、図２に記載した多重化構造の場合を
検討し、かつ、例として、交差接続すべき多重化ユニッ
トが多重化ユニットTU31a 、TU31b 、TU22a 〜TU22f 、
TU11a 〜TU11e 、及びTU12a 〜TU12d である場合を検討
する。

【００４２】前述したように、フレーム内部における、
多重化ユニットTU31を構成する信号の繰り返し周期は４
であり、多重化ユニットTU22のそれは１６であり、多重
化ユニットTU11のそれは８０であり、多重化ユニットTU
1 ２のそれは６４である。

【００４３】スイッチング要素の各メモリ（即ち、交差
接続すべき多重化ユニットを構成する信号のメモリ、又
は、より簡単には、交差接続すべき信号のメモリ）は、
これらの信号が有することができる最大周期を遵守する
べくサイズが決められる。この最大周期は、図１を参照
すれば得られるように、特定の多重化ユニット（参照符
号TUG21 で示す）において1544kbit/sの端局C11 から得
られる４つの多重化ユニットTU11を多重化して１つの多
重化構造が形成され、次に、２１の多重化ユニットTUG2
1 を多重化して１つのコンテナVC4 が形成される場合に
は、８４である。

【００４４】このようにサイズ決めされた各メモリに
は、当該メモリに印加される入力フレームから抽出され
交差接続すべき多重化ユニットを構成する信号が書き込
まれる。

【００４５】図５において、参照番号１は斯るメモリを
表し、SCB は交差接続すべき多重化ユニットを構成しこ
のメモリに格納すべき信号を表し、ＣＫはこれらの信号
の抽出リズムを表し、２はメモリ１の書き込み用アドレ
ス発生器を表す。次に、図６のテーブルを参照してこの
アドレス発生器の原理を説明する。

【００４６】このテーブルは、交差接続すべき夫々の多
重化ユニット（即ち、この例では、TU31a 、TU31b 、TU
22a 〜TU22f 、TU11a 〜TU11e 、又は、TU12a 〜TU12d
であり、その形式TCB （即ち、TU31、TU22、TU11、又は
TU12）及び周期性Ｔ（この場合、4 、16、80、又は64）
が示してある。各多重化ユニットは、最も簡単には、図
２に示したような１〜１７の数字によって特定される）
について、当該多重化ユニットを構成する信号の書き込
み用アドレスADE を示している。この書き込み用アドレ
スは、入力フレームから順次に抽出される８０の信号
（その抽出列“ｒ”（０〜79）も示してある）の全体に
ついて、交差接続すべき信号のメモリの入力に順次に印
加されるものである。

【００４７】上記原理は、同一の多重化ユニットを構成
する交差接続すべき信号のための同一のアドレスに、及
び、異なる多重化ユニットを構成する交差接続すべき信
号のための異なるアドレスに、このメモリに印加される
信号を書き込むことからなる。

【００４８】次に図７に記載した書き込み用アドレス発
生器２においては、これらの書き込みアドレスは、交差
接続すべき多重化ユニットを構成する信号の抽出順序で
割り当てられるもので、従って、この信号に属する多重
化ユニットの周期“Ｔ”をモジュロとした所与の時期に
メモリ１の入力に印加される信号の列“ｒ”を取ること
により得られる。

【００４９】このため、図７に示した書き込みアドレス
発生器は、フレーム“ETS1”に対応する値４を基数とす
る同一周期の倍数である値4 、16、80、及び64を有する
交差接続すべき信号の周期により動作する第１のカウン
タ・アッセンブリ４を備えると共に、フレーム“US”に
対応する値３を基数とする同一周期の倍数である値3 、
21、63、及び84を有する交差接続すべき信号の周期によ
り動作する第２のカウンタ・アッセンブリ５を備える。

【００５０】第１カウンタアッセンブリ４は、図８に示
すように、４つのカウンタ６、７、８、９を備えてお
り、最初の３つのカウンタ６、７、８はカスケード接続
されている。最初のカウンタはクロック信号ＣＫにより
インクリメントされる。最初の３つのカウンタは夫々
“モジュロ４”を計数し、最後のカウンタは“モジュロ
５”を計数し、最後のカウンタはカウンタ７のオーバフ
ロー出力によりインクリメントされる。これらのカウン
タは信号RAZ によりゼロにリセットされるもので、信号
RAZ のパルスは各入力フレームの開始に関して特定の時
期に形成され、各時期は列ｒの番号付けの新たな開始点
を構成する。これらのカウンタ６〜９をゼロにリセット
する時期（即ち、入力フレーム“ETS1”の場合において
信号RAZ のパルスが現れる時期）については、より詳し
くは後述する。

【００５１】第２のカウンタ・アッセンブリは、図９に
示すように、４つのカウンタ１０、１１、１２、１３か
らなる。これらのカウンタはすべてクロック信号ＣＫに
よりインクリメントされると共に、信号RAZ によってリ
セットされる。夫々のカウンタは0 〜2 、0 〜20、0 〜
62、0 〜83を計数する。これらのカウンタをゼロにリセ
ットする時期（即ち、入力フレーム“US”の場合におい
て信号RAZ のパルスが現れる時期）については、同様
に、より詳しくは後述する。

【００５２】書き込みアドレス発生器２は、また、交差
接続すべき信号のメモリの入力における特定の多重化ユ
ニットの周期に応じて、或るカウンタアッセンブリの或
るカウンタについて、選択回路１４を有する。前記周期
は、クロックＣＫのタイミングで、入力フレームに交差
接続すべき多重化ユニットの順序並びにこれらの多重化
ユニットの形式を与えるメモリ３（即ち、入力フレーム
記述用メモリ）を読み取ることにより得られる。図１０
に示したテーブルは、入力多重化構造が“ETS1”であ
り、かつ、交差接続すべき多重化ユニットがこのテーブ
ルの部分Ｉに関しては以上に述べた如くであるである場
合、並びに、入力多重化構造が“US”であり、かつ、交
差接続すべき多重化ユニットがこのテーブルの部分IIに
関しタイプTU32、TU21、TU12、及びTU11である場合の、
周期Ｔに応じて選択すべきカウンタCSの概略を示す。

【００５３】メモリ３はクロックＣＫのリズムで順次に
読み出される。このメモリは、入力フレームの交差接続
すべき多重化ユニットを構成する信号の全体をその繰り
返しにより特徴づけるに十分な長さを有する、符号化さ
れた形の、少なくとも１つの数列を含む。

【００５４】検討中の例においては、この数列は、最上
位のハイアラーキ・レベルＮ３において行われる多重化
を特徴づける（そして、入力フレームが単に端局C31 か
ら構成される場合には、当該入力フレームを記述するに
十分な）４周期の基礎的数列から得られるもので、その
際、前記基礎的数列は、最後の２つの項を変えながら、
下位のハイアラーキレベルＮ２において行われる多重化
を特徴づけるに必要な回数だけ更新される。その後は、
下位のハイアラーキレベルＮ１において同じ操作を行う
必要はない。何故ならば、レベルＮ１において行われる
異なる多重化は同じビット速度の端局について夫々行わ
れるので、このようにして得られた新たな数列を単に繰
り返しするだけで良いからである。

【００５５】この例においては、斯く得られた数列は、
図２及び図６から分かるように、次の周期から形成され
ている：4-4-16-16-4-4-16-16-4-4-16-80-4-4-16-64 。

【００５６】より一般的には、メモリ３のサイズは、端
局だけしか多重化されないようなハイアラーキレベルに
介在する多重化係数を除き、可能な多重化構造の全体に
ついての、これらの多重化構造内に介在する多重化係数
の積の最大値に等しい数の周期の少なくとも１つの数列
を含むことができるように定められる。

【００５７】図１に示したハイアラーキの場合には、同
図から分かるように、この最大値は２１に等しい。

【００５８】同じ多重化構造について異なる周期の最大
値は図１から分かるように７に等しい（これは、１例と
して検討中の多重化構造の場合である）ので、これらの
周期を２進数に符号化するに必要な最大ビット数は３に
等しい。

【００５９】次に図１１を参照するに、この図は、入力
フレーム（又は、図４において与えた方向における、水
平フレーム）のスイッチング要素のアーキテクチャを示
すものである。

【００６０】図１１には、交差接続すべき信号のメモリ
１及びその書き込みアドレス回路が示してあり、この回
路は入力フレームの記述のメモリ３を読み取ることによ
り制御される書き込みアドレス発生器により形成されて
いる。

【００６１】他方、図１１には、交差接続すべき信号の
メモリ１を読み取るためのアドレス回路が示してある。

【００６２】メモリ１の読み取りアドレスは、同じスイ
ッチング要素の交差接続すべき信号の異なるメモリに共
通のメモリ２０（接続メモリと言う）を読み取ることに
より得られる。この接続メモリは検討中のスイッチング
要素のレベルにおいて要求される分配規則を含んでい
る。この接続メモリそれ自身は、読み取りアドレス発生
器２１の制御下で、各入力フレーム（即ち、図４におい
て与えた方向における垂直フレーム）内に、いわゆる水
平入力フレームから出力する交差接続すべき多重化ユニ
ットを構成する異なる信号を挿入するタイミング速度で
読み取られる。この挿入タイミング信号は、この場合、
入力フレームから、交差接続すべきコンテナを構成する
信号を抽出するクロックＣＫに等しい。

【００６３】要求される分配規則は、より詳しくは、挿
入タイミング信号により定まる時期（接続メモリのアド
レスを表す）と、前記時期において挿入すべき交差接続
すべき信号のメモリのアドレス（接続メモリの内容を表
す）、との間の対応テーブルの形態で接続メモリ２０に
格納される。

【００６４】このようにして、接続メモリ２０の各アド
レスには、交差接続すべき多重化ユニットを構成する信
号のメモリの読み取りアドレス、並びに、スイッチング
要素のメモリ全体中においてこのメモリを同定する符号
が格納される。

【００６５】他方、接続メモリ２０の読み取りアドレス
“ａｄｌ”は、交差接続すべき信号のメモリ１への信号
書き込み原理を尊重するように選ばれる。即ち、交差接
続すべき同じ多重化ユニットを構成する信号についての
同一のアドレスにおけると共に、交差接続すべき異なる
多重化ユニットを構成する信号についての異なるアドレ
スにおいて、メモリ２０（従って、メモリ１）を読み取
ることができるように選ばれる。

【００６６】従って、メモリ２０の読み取りアドレス発
生器２１は、前述したメモリ１の書き込みアドレス発生
器２に類似したやり方で実現されるもので、クロック信
号ＣＫのタイミング速度で順次に読み取られる出力フレ
ームの記述のメモリ２２と協動しながら、類似のやり方
で作動する。

【００６７】他方、メモリ２０及び２１のサイズは、メ
モリ１及び２０のうち異なる性質の内容を除き、夫々、
次に述べるように定められている。

【００６８】“外部”データ（即ち、与えられたアプリ
ケーションについて交差接続装置の所望の作動モードを
記述するデータ）を含むメモリ３、２０、及び２２は、
交差接続装置の制御手段（例えば、マイクロプロセッ
サ）により書き込むことができる。この書き込みモード
は本発明の対象ではない。

【００６９】次に、交差接続すべき多重化ユニットを構
成する信号の抽出手段の１つの実施例について説明す
る。この実施例は同じ長さの複数区間（前述した原理の
多重化ハイアラーキの場合には、ラインに相当する）に
区切られたフレームを想定してあり、これらの区間にお
いては交差接続すべき多重化ユニットは所定の場所しか
占めることができず、前記場所は、前記区間の開始部に
関して規定された位置であると共に、同一の多重化ユニ
ットについては、１つのフレーム区間から他のフレーム
区間へと、及び、１つのフレームから他のフレームへと
変化することはできない。

【００７０】次に、交差接続すべき多重化ユニットを構
成する信号の抽出タイミングは、ただ単に、同期化信号
を所定の場所の外側にブロックすることにより、フレー
ムの場所の同期化信号から得られる。

【００７１】図１に関連して前述した原理を有する多重
化ハイアラーキの場合には、このように組織されたフレ
ームは、フレーム再構築インターフェースを使用するこ
とにより得ることができる。その実施例について以下に
説明する。

【００７２】この実施例を説明する前に、再構造化され
ないフレームの形状と構成を喚起するのが有用である。

【００７３】図１２は、最上位のハイアラーキ・レベル
がレベルＮ３である場合における、再構築されないフレ
ームを示す。

【００７４】図１２においてハッチングを施した領域
は、１つのフレームを構成するために多重化ユニットAU
4 に付加されるサービス信号SOH を含み、ハッチングの
ない領域は多重化ユニットAU4 を含む。

【００７５】多重化ユニットAU4 はコンテナVC4 からな
り、このコンテナにはインデックス信号H1VC4 及びH2VC
4 （これらは常に存在する）とジャスティフィケーショ
ン信号が付加される。ジャスティフィケーション信号の
うち、H30VC4、H31VC4、及びH32VC4はネガティブ・ジャ
スティフィケーションの場合を除き常に存在するもの
で、他のもの（参照符号なし）はポジティブ・ジャステ
ィフィケーションの場合しか存在しない。インデックス
信号H1VC4 及びH2VC4 （及び、存在する場合には、ジャ
スティフィケーション信号H30VC4、H31VC4、及びH32VC
4）は、夫々、ライン３のコラム０、３、６、７、及び
８を占める。ポジティブ・ジャスティフィケーション信
号は、それらが存在する場合には、ライン３のコラム
９、１０、１１を占める。

【００７６】インデックス信号H1VC4 及びH2VC4 は、多
重化ユニットAU4 の内部に、従って、フレームの内部に
コンテナVC4を位置決めするのを可能にするもので、実
際にはこのコンテナVC4 の最初のバイト（図１２に△で
示す）を位置決めするものである。

【００７７】図１３は、所与のフレーム“ｍ”と次のフ
レーム“ｍ＋１”の内部におけるコンテナVC4 の位置決
めを示すもので、コンテナは、インデックス信号の作用
とフレームのライン３のインデックス信号の位置決め
（図１２に示す）とにより、次のフレーム“ｍ＋１”に
対してオーバーフローしている（コンテナVC4 が占める
スペースはハッチングで示してある）。

【００７８】コンテナVC4 の内容は９ラインと２６１コ
ラムからなるテーブル（同様に、左から右へ、上から下
へ読む）の形で図１４に示してある。このテーブルは、
多重化ユニットAU4 に対するコンテナのジャスティフィ
ケーションがない場合には、図１３に破線で示した枠内
に完全に挿入されるもので、フレーム“ｍ”のライン３
〜８及びフレーム“ｍ＋１”のライン０〜２のコラム９
〜２６９に位置するバイトから形成されている。

【００７９】実際には、先行フレーム及び進行中のフレ
ーム“ｍ”までについてこのコンテナにジャスティフィ
ケーション（ポジティブ又はネガティブ）が操作される
ので、そして、場合によってはフレーム“ｍ＋１”につ
いてこのコンテナにジャスティフィケーションが操作さ
れるので、コンテナVC4 の形はこの定格形状からずれる
のであり、その結果、コンテナVC4 の最初のバイト（フ
レーム“ｍ”のバイトH1VC4 及びH2VC4 で示す）はオフ
セットする。

【００８０】図１３には、フレーム“ｍ＋１”について
このコンテナにポジティブ・ジャスティフィケーション
を操作した場合が示してあり、このジャスティフィケー
ション（フレーム“ｍ＋１”のバイトH1VC4 及びH2VC4
で示す）はフレーム“ｍ＋１”のライン３のコラム９〜
１１にスタッフ用バイトを挿入する結果になる。

【００８１】フレーム“ｍ＋１”についてネガティブ・
ジャスティフィケーションを操作した場合（やはりフレ
ーム“ｍ＋１”のバイトH1VC4 及びH2VC4 で示す）に
は、図１３に示すように、コンテナVC4 はフレーム“ｍ
＋１”のライン３の３つのバイトからなる引込んだ部分
を有さないが、この同じライン上にコラム６〜８のレベ
ルにおいて３つのバイトからなる前に突き出た部分を有
するであろう。このネガティブ・ジャスティフィケーシ
ョンは、フレーム“ｍ＋１”のネガティブ・ジャスティ
フィケーションの機会があるバイトH30VC4、H31VC4、及
びH32VC4の場所にVC4 のバイトを置くことにより行われ
る。

【００８２】検討中のコンテナVC4 は、図１４のハッチ
ング領域を占める４つの多重化ユニットTU31a 、TU31b
、TU31c 、TU31d を多重化し、かつ、９ラインと２６
１コラムを有するテーブルのハッチング領域（即ち、最
初のコラム、又は、左のコラム）を占めるサービス信号
POHVC4を付加することにより、形成される。夫々の多重
化ユニット（例えばTU31a ）自体は、コンテナ（この例
の場合VC31a ）にインデックス信号（H1VC31a 及びH2VC
31a ）とジャスティフィケーション信号を付加すること
により形成されるもので、一方のジャスティフィケーシ
ョン信号H3VC31a （ネガティブ・ジャスティフィケーシ
ョンの機会を与えるために設けられる）はネガティブジ
ャスティフィケーションの場合でない限り常に存在し、
他方のジャスティフィケーション信号（図示せず）はポ
ジティブ・ジャスティフィケーションの場合しか存在し
ない。４つのコンテナVC31のインデックス及びジャステ
ィフィケーション信号はコンテナVC4 の最初のバイトに
関して決まった位置を有するので、一旦コンテナVC4 が
認識された以上は、これらの信号（ひいては、前記４つ
のコンテナ）を認識することが可能になる。これは、実
際には、それらの最初のバイト（参照符号△a 、△b 、
△c 、△d で示す）の場所を認識することからなる。

【００８３】同様に、図１５には異なるコンテナVC31
（VC31a 、VC31b 、VC31c 、VC31d ）が示してある。夫
々のコンテナは、場合に応じ、多重化された多重化ユニ
ットTUG22 に、又は、端局C31 からの信号に、サービス
信号（POHVC31a、POHVC31b、POHVC31c、POHVC31d）を付
加することにより形成される。夫々のコンテナVC31は、
図１５に示したように、左から右へ、かつ、上から下へ
と読まれ９ラインと６５コラム（即ち260/4 ）で形成さ
れるテーブルの形を有することができ、サービス信号を
含んだ最初のコラムは未完成であり、それを完成するに
必要な信号の数は、対応する多重化ユニットTU31を構成
するためのポジティブ・ジャスティフィケーション及び
ネガティブ・ジャスティフィケーションがない場合に
は、各コンテナVC31に付加されるインデックス及びジャ
スティフィケーション信号の数に等しい。

【００８４】同様にして、下位のハイアラーキ・レベル
のコンテナ（即ち、９ラインと、検討中のハイアラーキ
・レベルに応じた数で当該ハイアラーキレベルと共に減
少する数のコラム、とを有するテーブルの形のもの。幾
つかのコラムは未完成である）を示すことが可能であろ
う。

【００８５】即ち、異なるハイアラーキ・レベルにおい
てインデックス操作とジャスティフィケーション操作を
順次に実施することにより、特定のコンテナ及び上位の
ハイアラーキ・レベルのコンテナのインデックス信号と
ジャスティフィケーション信号から、所与のハイアラー
キ・レベルにおいて構成されるコンテナを構成する信号
をフレームの内部に認識することができる。

【００８６】簡素化のため、これらのフレームの再構築
インターフェースの実施例についての以下の記載におい
ては、交差接続すべき多重化ユニットは多重化ユニット
TU31a 、TU31b 、TU31c 、TU31dであると仮定する。

【００８７】これらのフレームの再構築には、コンテナ
VC31a 、VC31b 、VC31c 、VC31d を構成する信号（又
は、バイト）をこれらのフレームから抽出する必要があ
り、そのためには、これらのコンテナの最初のバイトを
予めこれらのフレーム内に認識しておく必要がある。こ
の認識操作は、上位レベルのコンテナVC4 のインデック
ス信号の認識をすること（これにより、これらのコンテ
ナVC4 の最初のバイトの認識が可能になる）と、コンテ
ナVC31のインデックス信号は斯く認識されたコンテナVC
4 の内部において決まった位置を有するので、コンテナ
VC31のインデックス信号の認識をすること（これによ
り、各コンテナVC31の最初のバイトの認識が可能にな
る）、とに分解される。

【００８８】これらの異なる認識を行う回路は、図１６
に示すような或る数の要素を共通に有し、わけても、カ
ウンタ１’（ライン・カウンタと言う）とカウンタ２’
（コラム・カウンタと言う）を有する。カウンタ１’は
０〜８を計数し、入力フレームのライン同期化信号SLに
よってインクレメントされ、入力フレームのフレーム同
期化信号STによってゼロにリセットされる。カウンタ
２’は０〜２６９を計数し、入力フレームのコラム同期
化信号SCによってインクレメントされ、入力フレームの
ライン同期化信号SLによってゼロにリセットされる。

【００８９】これらのカウンタ１’及び２’は、これら
のカウンタのカウント状態を示す信号（夫々、参照符号
CMPL及びCMPCで示す）を複数の並列配線（太線で示す）
に供給する。

【００９０】信号ST、SL、及びSCは時間軸発生器３’か
ら出力され、後者の入力はセリアル状の入力フレーム
“stm ”を受け取る。

【００９１】パラレル状の（即ち、８ビット又は１バイ
トの連続する語の形の）入力フレームSTM はシリアル−
パラレル・コンバータ４’の出力として得られるもの
で、このコンバータはコラム同期化（即ち、バイト同期
化）信号SCによって制御されると共に、入力にシリアル
状入力フレームを受け取る。

【００９２】図１６には、また、入力フレームのライン
0 、 1 、 2 、 3 、 4 、 5 、 6 、 7 、8 を検出する検出回
路50、 51、 52、 53、 54、 55、 56、 57、 58及び入力フレー
ムのコラム0 、 3 、 5 、 9 、 11を検出する検出回路60、
61、 62、 63、 64が示してあり、前者は夫々信号DL1 、 DL
2 、 DL3 、 DL4 、 DL5 、 DL6 、DL7 、 DL8 を供給し、後
者は夫々信号DC0 、 DC3 、 DC5 、 DC9 、 DC11を供給す
る。

【００９３】これらの回路はカウンタ１’及び２’は簡
単なデコーダで構成されている；即ち、それらが供給す
る信号は論理信号であり、関連するライン又はコラムが
入力フレーム上を進行中であるときにはレベル“１" と
なり、他の場合にはレベル“０" となる。

【００９４】次に、この検出回路の実施例を示す図１７
とこの回路の動作のタイムチャートを示す図１８を参照
して、コンテナVC4 のインデックス信号H1VC4 及びH2VC
4 の検出がどのように行われるかについて説明する。

【００９５】インデックス信号H1VC4 及びH2VC4 は、夫
々、入力フレームのライン３のコラム０及び３に位置す
るので、この回路は、ライン・カウンタの状態“３”と
コラム・カウンタの状態“０”との一致を検出する検出
回路８’と、ライン・カウンタの状態“３”とコラム・
カウンタの状態“３”との一致を検出する検出回路９’
とを有し、これらの回路８’及び９’は、信号DL3 とDC
0 との間で、及び、信号DL3 とDC3 との間で“AND ”論
理を行うゲートからなる。

【００９６】ゲート“AND ”８’及び９’から出力する
論理信号は２つのレジスタ１０’及び１１’のクロック
（ここではパルスの立ち上がりに応答する）入力に夫々
印加される。他方、これらのレジスタのデータ入力には
入力フレームSTM が印加されていると共に、これらのレ
ジスタには入力フレームに現れるバイトH1VC4 及びH2VC
4 が夫々格納されている。

【００９７】図１８には、信号ST、 SL、 CMPL、 DL3 、 S
C、 CMPC、 DC0 、 DC3 のタイムチャートを示す。この図
を読み易くするため、カウンタ１’の出力信号CMPLの状
態３については時間スケールは拡大してある。

【００９８】次に、コンテナVC31a 、VC31b 、VC31c 、
VC31d のインデックス信号の検出について説明する。こ
の検出は４つのコンテナVC31の場合と同様に行われるの
で、これらのコンテナの１つ（例えば、VC31a ）のみに
ついて、図１９、２０、及び２３（この検出を行う回路
を示す）、前述の図１３及び１４（夫々、入力フレーム
内におけるコンテナVC4 の場所と、コンテナVC4 の構成
を示す）、図２１（動作のタイムチャートを示す）、図
２２（インデックス・バイトH1VC4 、H2VC4 の構成を示
す）、及び図２４（コンテナVC4 の最初のバイトの検出
原理を示す）を参照して説明する。

【００９９】インデックス・バイトH1VC4 及びH2VC4
は、図１３に破線で示した矩形の内部におけるコンテナ
VC4 の最初のバイトの位置を標定することを可能にする
ものである。より詳しくは、これらのインデックス・バ
イトは、可能な７８３の場所（図２４にハッチングで示
したもので、３つのバイトから離れている）の中から１
つの場所を標定することを可能にするもので、コンテナ
VC4 は、ネガティブ・ジャスティフィケーションである
かポジティブであるかを問わず、実際３つのバイトによ
りジャスティフィケーションされる。これらのインデッ
クス信号により与えられる値（0 〜782 ）を符号△VC4
で示した。

【０１００】コンテナVC4 の最初のバイトは、図１４に
示すように、サービス・バイトPOHVC4の最初のもの（参
照符号J1で示す）からなる。このバイトJ1の直ぐ次に
は、コンテナVC31の最初のインデックス・バイトH1VC31
a が続く。コンテナVC31の第２のインデックス・バイト
H2VC31a は、コンテナVC4 内において、H1VC31a 後に固
定バイト数（この場合、261 バイト。即ち、図１３に破
線で示した矩形の幅）だけ離れた場所に位置する。

【０１０１】バイトH1VC31a の検出回路は、図１９に示
すように、カウンタ20′を有する。このカウンタ20′
は、立ち上がりトランジション検出器20″を介して、入
力フレームのライン３、コラム９の（つまり、ジャステ
ィフィケーション信号H32VC4に留保された場所の直後
の）信号RST1によってリセットされると共に、クロック
信号CLK1によってインクレメントされる。このクロック
信号CLK1は、各ラインの基礎的場所（又は、時間バイ
ト）の最初の９つの間に入力フレームのコラム同期化信
号のトランジションをブロックすると共に、斯く孤立さ
れたトランジションの内部において３つに１つだけをカ
ウントすることにより、入力フレームのコラム同期化信
号から得られる。このカウンタにより計数することの可
能な異なる数値は図２４に示すように０〜782 である。

【０１０２】カウンタ20′の出力信号CMP1は比較器21′
に印加され、他方、この比較器は加算器22′の出力値△
VC4 ＋1を受け取り、この加算器は値△VC4 に値“1"を
加算する。カウンタ20′の値が値△VC4 ＋1 になった時
には、これはフレーム内にバイトH1VC31a の場所が存在
することを意味する。このバイトはレジスタ23に格納さ
れる。このレジスタのクロック入力（この場合、パルス
の立ち上がりに応答する）は比較器21′の出力信号CP1
（この時期には立ち上がりを呈する）を受け取ると共
に、そのデータ入力は入力フレームSTM を受け取るよう
になっている。

【０１０３】この時期には、信号CP1 はカウンタ24（0
〜260 を計数し、260 で自動的に止まるようになってい
る）の計数を指令する。このカウンタ24はクロック信号
CLK2によりインクレメントされる。このクロック信号CL
K2は、ライン0 、 1 、 2 、 4、 5 、 6 、 7 、 8 について
コラム0 〜8で、コンテナVC4 が多重化ユニットAU4 に
関してネガティブ・ジャスティフィケーションされてい
る場合にはライン３についてコラム0 〜5 で、コンテナ
VC4 が多重化ユニットAU4 に関してポジティブ・ジャス
ティフィケーションされている場合にはライン３につい
てコラム0 〜11で、コンテナVC4 が多重化ユニットAU4
に関してジャスティフィケーションされていない場合に
はライン３についてコラム0 〜8 で、入力フレームのコ
ラム同期化信号SCをブロックすることにより、入力フレ
ームのコラム同期化信号SCから得られる。

【０１０４】即ち、図１３に示すように、所与のフレー
ム“ｍ”のバイトH1VC31a は、先験的に、このフレーム
のすべてのライン3 〜8 に、又は、次のフレーム“ｍ＋
１”のすべてのライン0 〜2 に認識可能であるので、バ
イトH2VC31a 自身はフレーム“ｍ”のすべてのライン4
〜8 、又は、フレーム“ｍ＋１”のすべてのライン0〜3
に見出すことができる。従って、フレーム“ｍ＋１”
に対するコンテナVC4 のジャスティフィケーションと
は、カウンタ２４による計数の間にフレーム“ｍ＋１”
のライン３に出会う場合をカウントすることである。

【０１０５】カウンタ２４の状態260 （カウンタの状態
は出力信号CMP2に示される）の検出は検出回路２５によ
って行われるもので、この検出回路は、この時期に立ち
上がりトランジションを呈する出力信号CP2 を供給す
る。出力信号CP2 はレジスタ２６のクロック入力（この
場合、立ち上がりに感応する）に印加される。レジスタ
２６はパラレル・データ入力にフレームSTM を受け取っ
ており、カウンタ２４が260 に達した時にはレジスタ２
６内には入力フレームSTM のバイトが、対応する場所を
占めながら、格納される。このバイトはバイトH2VC31a
である。

【０１０６】コンテナVC31b 、VC31c 、VC31d のインデ
ックス信号を検出するには、値△VC4 ＋2 、△VC4 ＋3
、△VC4 ＋4 がカウンタ20′の計数値（その出力信号C
MP1によって示される）と夫々比較される。

【０１０７】次に、図２０を参照しながら、信号CLK1、
RST1、CLK2の発生回路について説明する。

【０１０８】クロック信号CLK1の発生回路は、コラム9
〜269 コラムだけについてコラム同期化信号SCのトラン
ジションをカウントする回路１２’を有する。この回路
は、一方においてこのコラム同期化信号SCを受け取ると
共に、他方において、各ラインのコラム９からコラム26
9 まで延長する一時的ウインドウの発生回路１３’の出
力信号Q1を受け取る。前記一時的ウインドウはレベル
“１”の論理信号Q1で表されるものであるから、回路１
２’は１つの“AND ”ゲートからなる。回路１３’はＤ
フリップフロップ１４’を有する。このフリップフロッ
プの出力Ｑは信号Q1を供給し、その入力Ｄにはその相補
的出力Ｑからの信号を受け取り、そのゼロリセット入力
CLにはライン同期化信号SLを受け取り、そのクロック入
力には“OR”ゲート１５’からの信号S1を受け取る。こ
の“OR”ゲート１５’自身は一方においてライン同期化
信号SLを受け取ると共に、他方において入力フレームの
コラム９の検出信号DC9 を受け取る。回路１２’の出力
において得られる信号S2は“モジュロ３”カウンタ１
６’のクロック入力（この場合、立ち上がりに感応す
る）に印加される。このカウンタは、立ち上がりトラン
ジション検出器１６″を介して、信号DC9 によってゼロ
にリセットされる。

【０１０９】クロック信号CLK1はカウンタ１６’の状態
０を検出する検出回路１７’の出力として得られるもの
で、このカウンタの状態はその出力cmp1に表される。

【０１１０】信号RST1の発生回路はライン３とコラム９
との一致を検出する回路を有し、この場合、AND 回路１
８’からなる。このAND 回路は一方において信号DL3 を
受け取ると共に、他方において信号DC9 を受け取る。

【０１１１】図２１にこれらの回路の動作のタイムチャ
ートを示す。

【０１１２】クロック信号CLK2の発生回路は、論理信号
Q6で示された一時的ウインドウの内部におけるコラム同
期化信号SCのパルスをカウントする回路１００を有す
る。この一時的ウインドウは、ライン0 、 1 、 2 、 4 、
5 、 6 、 7 、 8 についてはコラム９からコラム269 まで
延長していると共に、ライン３については、コンテナが
多重化ユニットAU4 に関してネガティブにジャスティフ
ィケーションされているかポジティブにジャスティフィ
ケーションされているか、又は、ジャスティフィケーシ
ョンされていないかどうかに応じて、コラム６からコラ
ム269 まで、コラム１２からコラム269 まで、又は、コ
ラム９からコラム269 まで延長している。

【０１１３】対応する一時的ウインドウはレベル“１”
の論理信号Q2、Q3、Q4、Q5によって表されるもので、そ
の場合、回路１００は１つのAND ゲートからなり、この
ゲートは一方においてコラム同期化信号SCを受け取り、
他方においてＯＲゲート１０１からの信号Ｑ６を受け取
る。このＯＲゲート自身は信号Q2、Q3、Q4、Q5を受け取
る。

【０１１４】信号Ｑ２は一時的ウインドウ発生回路１０
２から出力されるもので、この発生回路はＤフリップフ
ロップ１０３を有する。このフリップフロップの出力Ｑ
は信号Ｑ２を供給し、その相補的出力Ｑは入力Ｄに帰還
され、そのゼロリセット入力CLはライン同期化信号SLを
受け取り、そのクロック入力は“AND ”ゲート１０４か
らの信号を受け取る。この“AND ”ゲートは一方におい
てコラム検出信号DC9 受け取ると共に、他方において
“OR”ゲート１０５の出力信号を受け取る。このORゲー
トはライン0 、 1 、 2 、 4 、 5 、 6 、 7 、 8 を検出する
信号DL0 、DL1 、DL2 、DL4 、DL5、DL6 、DL7 、DL8
を受け取る。

【０１１５】信号Ｑ３も同様に一時的ウインドウ発生回
路１０６の出力であり、この発生回路１０６はAND ゲー
ト１０４がAND ゲート１０７で置換されていることを除
けば回路１０２と同様に構成されている。AND ゲート１
０７は信号DL3 及びDC5 を受け取ると共に、コンテナVC
4 のネガティブ・ジャスティフィケーション検出信号JN
VC4 を受け取る。

【０１１６】信号Ｑ４も同様に一時的ウインドウ発生回
路１０９の出力であり、この発生回路１０９は、ネガテ
ィブ・ジャスティフィケーション検出信号JNVC4 がポジ
ティブ・ジャスティフィケーション信号JPVC4 で置換さ
れていることを除けば、回路１０６と同様に構成されて
いる。

【０１１７】信号Ｑ５も同様に一時的ウインドウ発生回
路１１１の出力であり、この発生回路１１１は、JNVC4
及びJPVC4 がコンテナVC4 のノン・ジャスティフィケー
ション信号NJVC4 で置換されていることを除けば、回路
１０６及び１０９と同様に構成されている。

【０１１８】次に、図２２及び図２３を参照して、コン
テナVC4 のネガティブジャスティフィケーション信号JN
VC4 、ポジティブジャスティフィケーション信号JPVC4
、及びノンジャスティフィケーション信号NJVC4 の発
生回路について説明する。

【０１１９】ネガティブ、ポジティブ、又はノン・ジャ
スティフィケーションの指示はバイトH1VC4 及びH2VC4
によって与えられるもので、それらの構成は図２２に示
してある。図２２において、これらのバイトを構成する
ビットは、バイトH1VC4 については０〜７の番号が付し
てあり、バイトH2VC4 については８〜１５の番号が付し
てある。

【０１２０】Ｉで示した番号6 、8 、10、12、14は、１
つのフレームから次のフレームへと逆転することによ
る、ポジティブ・ジャスティフィケーションを表す。

【０１２１】Ｄで示した番号7 、9 、11、13、15は、１
つのフレームから次のフレームへと逆転することによ
る、ネガティブ・ジャスティフィケーションを表す。

【０１２２】１つのフレームから次のフレームへの逆転
Ｉ及びＤがないのは、ジャスティフィケーションの欠如
を表す。

【０１２３】図２３に、信号JNVC4 、JPVC4 、NJVC4 の
発生回路を示す。

【０１２４】これらの回路は、共通に、２つのレジスタ
２００及び２０１を有し、これらのレジスタは、図１７
に示したレジスタ１０’及び１１’から出力された所与
のフレーム“ｎ”に関するバイトH1VC4(n)及びH2VC4(n)
をそのデータ入力に受け取り、そのクロック入力は前記
レジスタ１０’及び１１’と同じクロック信号（CLKX及
びCLKYで示す）を受け取る。従って、これらのレジスタ
の出力には、先行フレーム“ｎ−１”に関するバイトH1
VC4(n-1)及びH2VC4(n-1)が得られる。

【０１２５】信号JPVC4 の発生は以下のようにして得ら
れる。バイトH1VC4(n)及びH2VC4(n)の番号6 、8 、10、
12、14のビット（参照符号eb6(n)、eb8(n)、eb10(n) 、
eb12(n) 、eb14(n) で示す）は５つの排他的ＯＲゲート
2020〜2024の第１入力に夫々印加される。これらの排他
的ＯＲゲートの第２入力は、バイトH1VC4(n-1)及びH2VC
4(n-1)の番号6 、8 、10、12、14のビット（参照符号eb
6(n-1)、eb8(n-1)、eb10(n-1) 、eb12(n-1) 、eb14(n-
1) で示す）を受け取る。ポジティブ・ジャスティフィ
ケーションを示す信号JPVC4 は多数決論理回路２０４の
出力として得られる。

【０１２６】信号JNVC4 の発生は以下のようにして得ら
れる。バイトH1VC4(n)及びH2VC4(n)の番号7 、9 、11、
13、15のビット（参照符号eb7(n)、eb9(n)、eb11(n) 、
eb13(n) 、eb15(n) で示す）は５つの排他的ＯＲゲート
2050〜2054の第１入力に夫々印加される。これらの排他
的ＯＲゲートの第２入力は、バイトH1VC4(n-1)及びH2VC
4(n-1)の番号7 、9 、11、13、15のビット（参照符号eb
7(n-1)、eb9(n-1)、eb11(n-1) 、eb13(n-1) 、eb15(n-
1) で示す）を受け取る。ネガティブ・ジャスティフィ
ケーションを示す信号JNVC4 は多数決論理回路２０６の
出力として得られる。

【０１２７】ノン・ジャスティフィケーションを示す信
号NJVC4 はＮＯＲゲート２０７の出力として得られ、こ
のゲートは一方において信号JNVC4 を受け取り、他方に
おいて信号JPVC4 を受け取る。

【０１２８】次に、使用する回路を示す図２５と、この
バイトの認識原理を示す図２６と、順位“ｍ”及び“ｍ
＋１”の前後する２つのコンテナVC4 の内部においてコ
ンテナVC31が占めるスペースを示す図２７を参照しなが
ら、コンテナVC31a の最初のバイトの検出について説明
する。

【０１２９】インデックス・バイトH1VC31a 及びH2VC31
aは、図２７に破線で示したスペースの内部におけるコ
ンテナVC31a の最初のバイトの位置△を標定することを
可能にするもので、このスペースは、他のコンテナVC31
b 、VC31c 、VC31d （これらは図２７に示すのが難かし
い）を除き多重化係数が“４”である場合の、コンテナ
VC31a のジャスティフィケーションが全く行われないと
きの、コンテナVC31a の形に対応している。実際の、即
ち、ジャスティフィケーションを考慮したときのこのス
ペースはこれとは異なるもので、“ｍ”及び“ｍ＋１”
の前後する２つのコンテナVC4 の内部においてコンテナ
VC31が占めるスペースの一例をハッチングで示した。こ
の例では、ネガティブ・ジャスティフィケーションが行
われている。より詳しくは、これらのインデックス・バ
イトH1VC31a 及びH2VC31a は、可能な５８２の場所（図
２６にハッチングで示したもので、４つのコンテナVC31
の多重化と唯一のバイトによるコンテナVC31のジャステ
ィフィケーションとを考慮するため、４バイトだけ離れ
ている）の中から１つの場所を標定することを可能にす
るものである。△VC31a とは、これらのインデックス信
号によって示される値（０〜581 ）を意味するものとす
る。

【０１３０】バイトH1VC31a 及びH2VC31a が一旦検出さ
れたならば、カウンタ３０と、このカウンタの状態“26
0 ”を検出する検出回路３１とを用いて、コンテナVC31
a のジャスティフィケーションのバイトH3VC31a の検出
が行われる。カウンタ３０は、所定方向のトランジショ
ンを検出する検出器３０′を介して検出回路２５の出力
信号CP2 によって制御される点を除いては、カウンタ２
４と同一であり、かつ、同様に作動する。即ち、カウン
タ３０はバイトH2VC31a の認識から０〜２６０のカウン
トを開始する（バイトH3VC31a はバイトH2VC31a から２
６１バイト後に位置する）。検出回路３１の出力信号CP
3 は、カウンタ３０の状態が２６０に達した時に、入力
フレームSTM の対応するバイトH3VC31a をレジスタ３２
内に格納させる。レジスタ３２は、そのパラレル・デー
タ入力にフレームSTM を受け取り、そのクロック入力に
信号CP3 を受け取るようになっている。

【０１３１】一旦、バイトH1VC31a 、H2VC31a 、H3VC31
a が認識されたならば、コンテナVC31a の最初のバイト
の検出が行われる。このためカウンタ４０が使用され
る。このカウンタ４０は、所定方向のトランジション検
出器４０′を介して、信号RST2により、バイトH3VC31a
の検出から４時間バイト後に、ゼロにリセットされるよ
うになっている。このカウンタ４０はクロック信号CLK4
によってインクレメントされるようになっている。前記
クロック信号CLK4は、ライン0 、1 、2 、4 、5 、6 、
7 、8 についてコラム0 〜8 で、コンテナVC4 が多重化
ユニットAU4 に関してネガティブ・ジャスティフィケー
ションされている場合にはライン３についてコラム0 〜
5 で、コンテナVC4 が多重化ユニットAU4 に関してポジ
ティブ・ジャスティフィケーションされている場合には
ライン３についてコラム0 〜11で、コンテナVC4 が多重
化ユニットAU4 に関してジャスティフィケーションされ
ていない場合にはライン３についてコラム0 〜9 で、入
力フレームのコラム同期化信号SCのトランジションをブ
ロックするすると共に、斯く孤立されたトランジション
の内部において４つに１つだけをカウントすることによ
り、入力フレームのコラム同期化信号SCから得られる。
このカウンタにより計数することの可能な異なる数値は
図２６に示すように０〜581 である。このカウンタ４０
の出力信号CMP4は比較器４１に印加され、他方、この比
較器は値△VC31a を受け取る。出力信号CMP4で表される
カウンタ４０の状態がこの値に到達したときには、これ
は、対応する場所はコンテナVC31a の最初のバイトが占
める場所であることを意味する。比較器４１の出力信号
CP4 はこの時期にはトランジションを示す。

【０１３２】次に、クロック信号CLK4及び信号RST2の発
生回路について説明する。

【０１３３】信号CLK2は４進カウンタ１２０のクロック
入力に印加され、このカウンタは所定方向トランジショ
ン検出器１２０′を介して信号RST2によってゼロにリセ
ットされる。カウンタ１２０の出力信号cmp2は、同カウ
ンタ１２０のカウント状態の“０”を検出する検出回路
１２１に印加される。クロック信号CLK4はこの回路１２
１の出力として得られる。

【０１３４】信号RST2は、カウンタ１２３（３で自動的
にブロックするようになっている）のカウント状態３を
検出する回路１２２の出力として得られ、このカウンタ
のカウント状態はその出力信号cmp3に示される。このカ
ウンタはコラム同期化信号SCによってインクレメントさ
れ、所定方向トランジション検出器１２３′を介して信
号CP3 によってゼロにリセットされる。

【０１３５】コンテナVC31a の最初のバイトが一旦認識
されたならば、このコンテナの後続バイトの認識は、図
２９に示すように、カウンタ５０″′を用いて行われ
る。このカウンタは、コンテナVC31a の最初のバイトの
検出時に、所定方向トランジション検出器５０′を介し
て、信号CP4 によってゼロにリセットされると共に、ク
ロック信号CLK5のリズムで“モジュロ４”をカウントす
るようになっている。クロック信号CLK5は、コンテナVC
31a を構成するバイトだけしかカウントしないようにす
るため、入力フレームのライン0 、1 、2 、4 、5 、6
、7 、8 のコラム0 〜8 の間、コンテナVC4 が多重化
ユニットAU4 に関してネガティブ・ジャスティフィケー
ションされている場合には入力フレームのライン３のコ
ラム0 〜5 の間、コンテナVC4 が多重化ユニットAU4 に
関してポジティブ・ジャスティフィケーションされてい
る場合には入力フレームのライン３のコラム0 〜11の
間、コンテナVC4 が多重化ユニットAU4 に関してジャス
ティフィケーションされていない場合には入力フレーム
のライン３のコラム0 〜9 の間、サービス信号POHVC4を
構成するバイトの間、４つのコンテナVC31のインデック
ス・バイトH1VC31及びH2VC31の間、入力フレームのコラ
ム同期化信号SCをブロックすることにより、入力フレー
ムのコラム同期化信号SCから得られる。

【０１３６】コンテナVC31a の後続バイトの検出は、よ
り詳しくは、カウンタ５０（信号CP6 を供給する）が状
態“０”を通過するのを検出する回路５０″によって行
われ、このカウンタの状態は出力信号cmp6によって示さ
れる。

【０１３７】バイトH1VC31及びH2VC31の検出は、コンテ
ナVC31a について前述したように行われる。

【０１３８】サービス信号POHVC4を構成するバイトの検
出は、図２８に示すように、検出器５１′を用いて、カ
ウンタ５１″（クロック信号CLK2のリズムで０〜260
（コンテナVC4 内におけるPOHVC4の前後２つのバイトを
隔てるバイト数）をカウントするようになっている）が
ゼロを連続８回通過するのを検出することにより、か
つ、コンテナVC4の最初のバイトの検出Ｊ１（この検出
は図１９に関連して説明したのと同様に行われる）後、
比較器５２″を用いて、カウンタ２０′のカウント状態
CMP1と値△VC4 との間の均等を検出することにより、得
られる。比較器５２″は、前記均等を検出した時に、所
定方向のトランジションを有する出力信号CP5 を出力
し、この信号は、前記所定方向のトランジションを検出
する検出器５２′を介して、カウンタ５１″′のゼロリ
セット指令入力に印加され、トランジション検出時にカ
ウンタ５１″′のカウントを開始させる。

【０１３９】次に、クロック信号CLK5の発生回路につい
て説明する。

【０１４０】このクロック信号発生回路は、以下の条件
が同時に満たされた時（同時性はAND ゲート１３１によ
って検出される）に、コラム同期化信号SCのパルスをカ
ウントする回路１３０（図示した実施例では、AND ゲー
トからなる）を有する：信号Ｑ２、Ｑ３、Ｑ４、Ｑ５に
より表される一時的ウインドウのいづれか１つが存在す
ること（これにより、図２０のＯＲゲート１０１の出力
信号Ｑ６がAND ゲート１３１に印加される）、POHVC4の
バイトの検出が存在しないこと（これにより、インバー
タ１３２で逆転された信号CP7 がAND ゲート１３１に印
加される）、４つのコンテナVC31のうちのいづれか１つ
のインデックス・バイトH1VC31又はH2VC31の検出が存在
しないこと（これにより、ＯＲゲート１３４から出力さ
れインバータ１３３で逆転された信号がAND ゲート１３
１の入力に印加される。ＯＲゲート１３４は信号CP1 及
びCP2 をその入力に受け取る。これらの信号CP1 及びCP
2 は４つのコンテナに関連するので、コンテナVC31a に
対しては指数ａが、コンテナVC31b に対しては指数ｂ
が、コンテナVC31c に対しては指数ｃが、コンテナVC31
d に対しては指数ｄが割り当てられている）。

【０１４１】このようにして検出され、かつ、関連する
時期に入力フレームSTM から抽出された、コンテナVC31
a を形成するバイトは、それらが検出されるにつれて、
バッファ・メモリ６０（図３０）に格納される。後述す
るように、コンテナVC31a がジャスティフィケーション
されていないか、又は、ポジティブ・ジャスティフィケ
ーションされているかに応じて、１つ又は２つの記述(
即ち、検出器５０″の出力信号CP′6 の１つ又は２つの
パルス）がバッファ・メモリ６０内に取り出される。

【０１４２】コンテナVC31a のノン・ジャスティフィケ
ーション又はポジティブ・ジャスティフィケーションの
検出は、コンテナVC4 について前述したのと同様に得ら
れるが、ここでは、インデックス信号H1VC4 及びH2VC4
と同様に構成されたインデックス信号H1VC31a及びH2VC3
1a から得られる。

【０１４３】信号CP6 は、コンテナVC31a のノン・ジャ
スティフィケーションを表す論理信号NJVC31a 及びポジ
ティブ・ジャスティフィケーションを表す論理信号JPVC
31a の状態に応じて、信号CP3 によって出力されるバイ
トH3VC31a （図２５）の場所においてこの場所より４バ
イト時間後に、若しくは、前記場所より４バイト時間後
に、信号CP′6 のパルスをブロックする回路５３′の出
力として得られる。

【０１４４】他の３つのコンテナVC31b 、VC31c 、VC31
d についても同様の処理が行われ、それらのバイトは夫
々３つのバッファ・メモリ６１、６２、６３（図３０）
に格納される。

【０１４５】他方、これらのバッファ・メモリに格納さ
れコンテナVC31を構成する夫々のバイトには、１つのマ
ーク用ビット（コンテナVC31a 、VC31b 、VC31c 、VC31
d につき、夫々、参照符号δａ、δｂ、δｃ、δｄで示
す）が関連づけられる。このマーク用ビットは、そのバ
イトがコンテナの最初のバイトであるかどうかを示すも
のである。

【０１４６】コンテナVC31a の場合には、このマーク用
ビットの記入は、例えば、コンテナVC31の最初のバイト
を検出する回路によって供給される信号CP4 により制御
される。実際に最初のバイトである場合には、この実施
例で論理レベル“１”を有するビットδａはAND ゲート
６０′の出力で得られる。このAND ゲートは第１入力に
レベル“１”の論理信号を受け取り、第２入力に信号CP
4 を受け取るようになっている。

【０１４７】入力フレームからのコンテナ構成バイトの
抽出タイミング速度がＨＥであるとし、このタイミング
速度自身は、コンテナVC31a の場合、例えば、論理ゲー
ト５３により、比較器４１（図２５）の出力信号CP4 の
トランジションと検出器５０″（図２９）の出力信号CP
6 とを組み合わせることにより得られるものとする。

【０１４８】これらのバイトに対する再構築された出力
フレームのバイト時間の割り当てはクロックHL′（コン
テナVC31a の場合、例えばHL′a ）により定められる。
このクロックHL′自身は、再構築された出力フレームの
同期化信号（フレーム同期化信号ST* 、ライン同期化信
号SL* 、コラム同期化信号SC* ）から、時間軸発生器８
０で定められるもので、処理すべき夫々のコラムについ
て、再構築されたフレームの内部において、コンテナ構
成バイトがコラムによって割り当てられるようになって
いる。

【０１４９】コンテナがコンテナVC31である場合につい
て、コラムによる前記割り当てを図３１に示す。

【０１５０】割り当ては次のように行われる： コラム14、18・・・・・・・・・・・・・・・・・・26
6 、並びに、ライン２〜８についてコラム１０、がコン
テナVC31a に割り当てられる コラム15、19・・・・・・・・・・・・・・・・・・26
7 、並びに、ライン２〜８についてコラム１１、がコン
テナVC31b に割り当てられる コラム16、20・・・・・・・・・・・・・・・・・・26
8 、並びに、ライン２〜８についてコラム１２、がコン
テナVC31c に割り当てられる コラム17、21・・・・・・・・・・・・・・・・・・26
9 、並びに、ライン２〜８についてコラム１３、がコン
テナVC31d に割り当てられる。

【０１５１】ライン０〜８のコラム０〜９のバイトはス
タッフ及び／又はサービス・バイトである。

【０１５２】ライン０及び１のコラム１０〜１３には、
処理すべきコンテナのインデックス・バイトH1VC31* 、
H2VC31* が挿入される。これらのインデックス・バイト
にはそれらがコンテナVC31a 、VC31b 、VC31c 、VC31d
のどれに関連するかに応じて指数ａ、ｂ、ｃ、又はｄが
割り当てられる。

【０１５３】再構築されたフレーム内における処理すべ
きコンテナのジャスティフィケーション・バイトは、読
み取りクロックのタイミング速度ＨＬをバッファ・メモ
リの書き込みクロックのタイミング速度ＨＥに適合させ
ること（例えば、バッファ・メモリ６０の場合には、読
み取りクロックのタイミング速度ＨＬａを書き込みクロ
ックのタイミング速度ＨＥａに適合させること）を可能
にするものである。

【０１５４】斯るタイミング速度適合は、ジャスティフ
ィケーション／ノン・ジャスティフィケーション要求を
選択する装置とクロックＨＬ′をブロックする回路（コ
ンテナVC31a の場合について、夫々、参照符号６４と６
４′で示してある）とを用いて、従来のやり方で行われ
る。ジャスティフィケーション／ノン・ジャスティフィ
ケーション要求を選択する装置は、クロックＨＥと、ク
ロックＨＬ′をブロックする回路から出力するクロック
ＨＬ、との間の位相を比較することにより処理を行う。
所与のフレームについてのこの比較結果が所定の符号の
第１閾値若しくは逆符号の第２閾値を超えるかどうか、
又は、これら２つの閾値の間にあるかどうかに応じて、
前記フレームについてポジティブ・ジャスティフィケー
ションを要求するか、ネガティブ・ジャスティフィケー
ションを要求するか、ノン・ジャスティフィケーション
を要求するかが選択される。このノン・ジャスティフィ
ケーション又はポジティブ若しくはネガティブ・ジャス
ティフィケーション要求は、次のフレームにおいてカウ
ントされるもので、ノン・ジャスティフィケーション要
求の場合には、対応するジャスティフィケーション・バ
イトH3VC31* の場所（このフレーム内に固定されてい
る。この場所は、コンテナVC31a の場合には、例えばコ
ラム１０、ライン２に位置する）にスタッフ・バイトが
挿入され、ポジティブ・ジャスティフィケーション要求
の場合には、この場所及び４バイト時間後の場所にスタ
ッフ・バイトが挿入され、ネガティブ・ジャスティフィ
ケーションの場合には、このコンテナに割り当てられた
コラム１０〜２６９の場所にスタッフ・バイトは挿入さ
れない。

【０１５５】このフレームについて装置６４によって選
択されたジャスティフィケーション又はノン・ジャステ
ィフィケーション要求は、従って、次のフレームまで記
憶される。この機能を実行するためにメモリをゼロにリ
セットする操作は時間軸発生器８０で行われ、夫々、コ
ンテナVC31a 、VC31b 、VC31c 、VC31d についてライン
２のコラム14、15、16、17の場所で起こる。

【０１５６】従って、バッファ・メモリの読み取りクロ
ックＨＬは、先行するフレームについてのコンテナVC31
のためのジャスティフィケーション／ノン・ジャスティ
フィケーション要求の状態に応じて、クロックＨＬ′に
対して或る種のブロックを行いながら、又は、行わない
で、クロックＨＬ′から得られる（前記クロックＨＬ′
自身は、時間軸発生器８０から出力されるもので、再構
築されたフレームのコラム同期化信号SC* を、当該コン
テナVC31に割り当てられていない前述のバイト場所で組
織的にブロックすることにより、前記コラム同期化信号
SC* から得られる）。

【０１５７】即ち、読み取りクロックＨＬａは、再構築
されたフレーム内においてコンテナVC31a をポジティブ
・ジャスティフィケーションする場合にはライン２のコ
ラム１０及び１４でクロックＨＬ′ａをブロックするこ
とにより、又は、再構築されたフレーム内においてコン
テナVC31a のジャスティフィケーションを行わない場合
にはライン２のコラム１０でクロックＨＬ′ａをブロッ
クすることにより、又は、再構築されたフレーム内にお
いてコンテナVC31a をネガティブ・ジャスティフィケー
ションする場合には全くブロックを行わないことによ
り、クロックＨＬ′ａから得られる。

【０１５８】ブロック回路６４′は、クロックＨＬ′ａ
の外に、上述した場所を標定する同期化信号ＳＹａを時
間軸発生器８０から受け取ると共に、ジャスティフィケ
ーション／ノン・ジャスティフィケーション要求選択装
置６４から出力する指令信号Ｃ（再構築されたフレーム
内におけるコンテナVC31a のジャスティフィケーション
又はノン・ジャスティフィケーション要求を表す）を受
け取る。

【０１５９】所与の再構築されたフレームのライン０及
び１のコラム１０〜１３にフレーム形成時に挿入すべき
インデックス・バイトH1VC31* 、H2VC31* の値（以下、
“計算値”と言う）は、例えばコンテナVC31a について
は、当該コンテナのインデックス信号の値を計算する計
算回路６５により、先行フレームを構成する時に決定
（その方法については後述する）された先行フレームの
インデックス・バイトの値（“測定値”と言う）から計
算される。その際、ジャスティフィケーション要求（ポ
ジティブ若しくはネガティブ）がなされているかどう
か、又は、ジャスティフィケーション要求が全くなされ
ていないかどうかに応じて、装置６４から指令信号Ｃを
受け取る加算器６６により、前記値に値“１”、“−
１”、又は“０”が加算される。

【０１６０】インデックス・バイトの“測定値”は、例
えばコンテナVC31a のバイトH1VC31a*及びH2VC31a*を考
慮しながら、次のように行われる。

【０１６１】ライン２のコラム１４の信号（再構築され
た出力フレームのフレーム同期化信号ST* 、ライン同期
化信号SL* 、及びコラム同期化信号SC* により検出され
る）によりゼロにリセットされるカウンタ６７は、クロ
ック信号CLK によりインクレメントされ、このクロック
信号CLK は、バイトを４つ毎にカウンタすると共にライ
ン３〜８のコラム０〜９及びライン０〜２のコラム０〜
１３でブロックすることにより、再構築された出力フレ
ームのコラム同期化信号SC* から得られる。コンテナVC
31a の最初のバイトがバッファ・メモリ６０の出力にお
いて検出された時には、対応するマーク用ビットδａの
作用により、このカウンタのカウント状態（求める値に
対応する）はレジスタ６８に格納される。このレジスタ
のクロック入力はバッファ・メモリ６０内で読み取られ
たビットδａを受け取り、そのデータ入力はカウンタ６
７の出力に接続されている。

【０１６２】再構築されたフレームSTM*はマルチプレク
サ７４の出力において得られる。このマルチプレクサ７
４のデータ入力は、インデックス信号H1VC31* 及びH2VC
31* の値を計算する回路（これらの回路はコンテナVC31
a 、VC31b 、VC31c 、VC31d について参照番号６５、６
９、７０、７１で示してある）と、コンテナVC31a 、VC
31b 、VC31c 、VC31d を構成する信号の４つのバッファ
・メモリ６０、６１、６２、６３と、スタッフ及び／又
はサービス信号の供給源７５の出力とに接続されてい
る。

【０１６３】マルチプレクサ７４の制御入力は時間軸発
生器８０の出力信号ＳＹを受け取る。この信号は、ライ
ン０及び１のコラム１０、１１、１２、１３でのインデ
ックス信号の挿入と、ライン０〜８のコラム０〜９での
スタッフ信号及び／又はサービス信号の挿入と、前述し
たような処理すべきコンテナを構成する信号の挿入と
を、可能にするものである。

【０１６４】例えばコンテナVC31a の場合には、このコ
ンテナのポジティブ・ジャスティフィケーションの場合
におけるライン２のコラム１０及び１４での、又は、こ
のコンテナのノン・ジャスティフィケーションの場合に
おけるライン２のコラム１０でのスタッフ信号の挿入
は、ただ単に、バッファ・メモリ６０に格納されたバイ
トを再び読み取ることにより得られるもので、この再読
み取りはこのバッファ・メモリをこれらの場所で読み取
るクロックをブロックすることにより行われる。

【０１６５】図３２には、再構築された異なる多重化ユ
ニットTU31* に対する、再構築されたフレームのコラム
の割り当てを示す。即ち、ＡＢＣＤは再構築された多重
化ユニットTU31*a、TU31*b、TU31*c、TU31*dに夫々割り
当てられたコラムである。

【０１６６】コラムＡは、コラム１０、１４・・・・・
・・２６６から構成されている。

【０１６７】コラムＢは、コラム１１、１５・・・・・
・・２６７から構成されている。

【０１６８】コラムＣは、コラム１２、１６・・・・・
・・２６８から構成されている。

【０１６９】コラムＤは、コラム１３、１７・・・・・
・・２６９から構成されている。

【０１７０】再構築された多重化ユニットTU31* の各々
にフレーム毎に割り当てられるコラムの数は、再構築さ
れないフレーム内における対応する多重化ユニットに割
り当てられるバイトの数を、ラインの数で割ったものに
等しく、即ち、５８５／９＝６５に等しい。

【０１７１】図３３は、図２を参照して説明した多重化
構造の場合における、かつ、処理すべきコンテナがコン
テナVC31a 、VC31b 、VC22a 〜VC22f 、VC11a 〜VC11e
、VC12a 〜VC12d である場合における、再構築された
多重化ユニットTU31a*、TU31b*、TU22a*〜TU22f*、TU11
a*〜TU11e*、TU12a*〜TU12d*に対する、再構築されたフ
レームのコラムの割り当てを示す。

【０１７２】即ち、ＡＢＣＤ・・・Ｑは、これらの再構
築された多重化ユニットに夫々割り当てられたコラムで
ある。コラム１０及び１１は、夫々、再構築された多重
化ユニットTU31a*及びTU31b*に夫々割り当てられたコラ
ムＡ及びＢであり、例えば、ライン０及び１においては
インデックス・バイトH1VC31a*、H1VC31b*、H2VC31a*、
H2VC31b*を含み、ライン２においてはジャスティフィケ
ーション・バイトH3VC31a*及びH3VC31b*を含む。再構築
された他の多重化ユニットは下位のハイアラーキ・レベ
ルのものであるので、コラム１２及び１３はスタッフ・
バイトを含む。

【０１７３】コラム14からコラム77までは、コラムの編
成は次のようになっている：ABCG ABDH ABEI ABFN ABCG
ABDH ABEJ ABFO ABCG ABDH ABEK ABFP ABCG ABDH ABEL
ABFQ 。コラム78からコラム141 まで、次にコラム142
からコラム205 まで、そして最後にコラム206 からコラ
ム269 までは、コラム89、105 、121 、137 、次にコラ
ム153 、169 、185 、201 、そして最後にコラム217 、
233 、249 、265 が、コラム25、41、57、73の場合のよ
うにコラムＩ、Ｊ、Ｋ、Ｌである代わりに、夫々、スタ
ッフ・コラムＭ、Ｉ、Ｊ、Ｋ、次にスタッフ・コラム
Ｌ、Ｍ、Ｉ、Ｊ、そして最後にスタッフ・コラムＫ、
Ｌ、Ｍであることを除いては、前記編成が繰り返しされ
る。

【０１７４】この実施例では、再構築されたフレームか
ら、交差接続すべき多重化ユニットを構成する信号を抽
出するタイミング速度は、再構築されたフレームのコラ
ム同期化信号SC* をライン０〜８のコラム０〜９でブロ
ックすることにより、このコラム同期化信号SC* から得
られる。

【０１７５】図７、８、９に示した、交差接続すべき信
号をメモリに書き込むためのアドレス発生器の実施例に
おいては、斯く得られた信号はクロック信号ＣＫを構成
し、このゼネレータのカウンタをインクレメントするた
めに使用される。これらのカウンタをゼロにリセットす
るための信号RAZ は、ライン０〜８のコラム１０と１４
とを除いて全部ブロックすることにより、再構築された
フレームのコラム同期化信号SC* から得られる。

【０１７６】図７、８、９についての説明の際に前述し
たように、選択回路１４によって選択されるこの書き込
みアドレス発生器のカウンタはカウンタ・アッセンブリ
４に属する。

【０１７７】選択回路１４によって選択されるこのアド
レス発生器のカウンタがカウンタ・アッセンブリ５に属
するような多重化構造“ＵＳ”の場合には、これらのカ
ウンタをインクレメントするために使用されるクロック
信号ＣＫは、再構築されたフレームのコラム同期化信号
をライン０〜８のコラム０〜１１でブロック（禁止）す
ることにより得られるもので、その場合、交差接続すべ
き多重化ユニットを構成する信号はライン０〜８のコラ
ム12〜269 に配列される。他方、これらのカウンタをゼ
ロにリセットするための信号RAZ は、再構築されたフレ
ームのコラム同期化信号をライン０〜８のコラム１２と
１８とを除いて全部ブロックすることにより、このコラ
ム同期化信号から得られる。

【図面の簡単な説明】

【図１】CCITT 勧告に定義された異なるビット速度を有
するディジタル・ストリームの同期多重化ハイアラーキ
の基本原則を示すブロック図である。

【図２】異なるコンテナ又は多重化ユニットの形成方法
の概要を示す説明図である。

【図３】スイッチングネットワークの公知のアーキテク
チャを示す説明図である。

【図４】スイッチング要素のサブアッセンブリを示すブ
ロック図である。

【図５】交差接続すべき多重化ユニットを構成する信号
のメモリの書き込みアドレス手段のブロック図である。

【図６】交差接続すべき多重化ユニットを構成する信号
のメモリの書き込みアドレス手段の原理を示すテーブル
の説明図である。

【図７】交差接続すべき多重化ユニットを構成する信号
のメモリの書き込みアドレス発生器の実施例を示すブロ
ック図である。

【図８】交差接続すべき多重化ユニットを構成する信号
のメモリの書き込みアドレス発生器の実施例を示すブロ
ック図である。

【図９】交差接続すべき多重化ユニットを構成する信号
のメモリの書き込みアドレス発生器の実施例を示すブロ
ック図である。

【図１０】図７、図８、図９に示した書き込みアドレス
発生器の制御モードを示すテーブルの説明図である。

【図１１】スイッチング要素のブロック図である。

【図１２】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図１３】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図１４】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図１５】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図１６】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図１７】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図１８】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例のタイムチャ−トである。

【図１９】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図２０】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図２１】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例のタイムチャ−トである。

【図２２】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図２３】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図２４】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図２５】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図２６】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図２７】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図２８】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図２９】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図３０】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例を示すブロック図である。

【図３１】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図３２】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【図３３】交差接続すべき多重化ユニットを構成する信
号の抽出手段の実施例の説明図である。

【符号の説明】

１ 交差接続すべき多重化ユニットを構成する信号のメ
モリ ２ 書き込みアドレス発生器 ３ 入力フレーム記述メモリ ２０ 接続メモリ ２１ 読み取りアドレス発生器 ２２ 出力フレーム記述メモリ

フロントページの続き (72)発明者 ジヤン−クロード・フアイエ フランス国、91190・ジフ・シユル・イベ ツト、アンパス・ドウ・ラ・クロア・ド ウ・フエール、７ (72)発明者 エルベ・ルー フランス国、91300・マツスイ、リユ・カ ルノ、49 (56)参考文献 米国特許4071701（ＵＳ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】 端局が多重化ユニットと称するエンティ
   ティによって導入かつ構成可能である種々のレベルの同
   期多重化ハイアラーキに応じた異なるビット速度のディ
   ジタルビット列を時分割多重化することにより多重化さ
   れたディジタルビット列の交差接続装置用のスイッチン
   グ要素であって、前記多重化ユニットが下位のハイアラ
   ーキ・レベル多重化ユニットの多重化によって得られる
   多重信号又は端局からの信号の適切のものとして形成さ
   れており、前記スイッチング要素が、当該スイッチング
   要素の複数の入力伝送媒体によって搬送される入力フレ
   ームを当該スイッチング要素の出力伝送媒体によって搬
   送される出力フレームに、交差接続すべき多重化ユニッ
   トと称する多重化ユニットを構成する特定の規則信号に
   応じて分配するようにされており、前記スイッチング要
   素が、入力フレームの各伝送媒体毎に、交差接続すべき
   多重化ユニットを構成する信号を前記入力フレームから
   抽出するための手段と、少なくともＮ（但し、Ｎは、前
   記多重化ハイアラーキの最小ビット速度を有する端局の
   入力フレーム内における繰り返し周期）の信号を保持す
   るようにされ交差接続すべき多重化ユニットを構成する
   信号のメモリと、交差接続すべき異なる多重化ユニット
   を構成する信号については異なるアドレスにおいて、か
   つ交差接続すべき同一の多重化ユニットを構成する信号
   については同一のアドレスにおいて、前記信号の抽出に
   同期して前記メモリに書き込むための手段であって、各
   アドレスの再書き込みの周波数が当該アドレスに書き込
   まれる信号の入力フレーム内における繰り返し周期に関
   連づけられた手段と、前記分配規則により決定されたア
   ドレスで、交差接続すべき多重化ユニットを構成する信
   号の出力フレームへ挿入に同期して前記メモリから読み
   取るための手段とを備えたことを特徴とするスイッチン
   グ要素。
2. 【請求項２】 前記多重化ハイアラーキは多重化すべき
   端局のビット速度に応じた異なる多重化構造を有してお
   り、前記ハイアラーキ・レベルは各々入力信号を特定の
   多重化係数で多重化するようになっており、交差接続す
   べき多重化コンテナを構成する信号の前記メモリに書き
   込むべき信号の夫々の周期は、前記抽出と同期して、入
   力フレーム記述メモリを周期的に読み取ることにより得
   られ、前記入力フレーム記述メモリは、各々がｍビット
   の少なくともＭ語を含むようにされている（ここで、Ｍ
   は起こり得る全ての多重化構造について、端局からの信
   号のみが多重化できるハイアラーキ・レベルに適用され
   るものを除きその多重化構造の多重化係数の積の最大値
   を表し、ｍは入力フレーム内における端局の異なる周期
   の起こり得る最大数を符号化するに必要なビット数を表
   す）ことを特徴とする請求項１に記載のスイッチング要
   素。
3. 【請求項３】 交差接続すべき異なる多重化ユニットを
   構成する信号についての異なるアドレスにおいて、交差
   接続すべき多重化コンテナを構成する信号のメモリに書
   き込むための前記手段は、当該メモリをシ−ケンシャル
   にアドレスする手段を備えていることを特徴とする請求
   項１又は２に記載のスイッチング要素。
4. 【請求項４】 入力フレームが、交差接続すべき多重化
   ユニットが当該区間の開始部に関して規定された位置で
   の予め定められた場所のみを占有できかつ同一の多重化
   ユニットについては１つの区間から他の区間へ及び１つ
   のフレームから他のフレームへと一定である、同一長さ
   の区間で区切られている場合は、交差接続すべき多重化
   ユニットを構成する信号の抽出のためのタイミング信号
   が、前記フレームの場所の同期を行うための信号からこ
   れを前記予め定められた場所の外側に禁止することによ
   り得られることを特徴とする請求項１から３のいづれか
   １項に記載のスイッチング要素。
5. 【請求項５】 交差接続すべき多重化ユニットを構成す
   る信号の前記メモリの読み取りアドレスは、前記挿入タ
   イミングと同期して、交差接続すべき異なる多重化ユニ
   ットを構成する信号については異なるアドレスにおいて
   かつ交差接続すべき同一の多重化ユニットを構成する信
   号については同一のアドレスにおいて、当該スイッチン
   グ要素の交差接続すべき多重化ユニットを構成する信号
   の異なるメモリのアドレスと前記挿入タイミングとをリ
   ンクする対応テーブルの形で前記分配規則を含む接続メ
   モリを読み取ることによって得られ、前記接続メモリの
   アドレスの再読み取り周波数は、対応する時間に出力フ
   レームに挿入すべく交差接続すべき多重化ユニットを構
   成する信号の繰り返し周期に関連づけられていると共
   に、交差接続すべき多重化ユニットを構成する信号の前
   記メモリから対応するアドレスで読み取るべき信号の周
   期に等しいことを特徴とする請求項１から４のいづれか
   １項に記載のスイッチング要素。
6. 【請求項６】 前記多重化ハイアラーキは多重化すべき
   端局のビット速度に応じた種々の起こり得る多重化構造
   を有しており、前記ハイアラーキ・レベルは各々入力信
   号を特定の多重化係数で多重化するようになっており、
   出力フレームに挿入すべく交差接続すべき多重化ユニッ
   トを構成する信号の前記メモリに書き込むべき信号の繰
   り返し周期は、前記抽出と同期して、出力フレーム記述
   メモリを周期的に読み取ることにより得られ、前記出力
   フレーム記述メモリは、各々がｍビットの少なくともＭ
   語を含むようにされている（ここで、Ｍは起こり得る全
   ての多重化構造について、端局からの信号のみが多重化
   できるハイアラーキ・レベルに適用されるものを除きそ
   の多重化構造の多重化係数の積の最大値を表し、ｍは出
   力フレーム内における端局の異なる周期の起こり得る最
   大数を符号化するに必要なビット数を表す）ことを特徴
   とする請求項５に記載のスイッチング要素。
7. 【請求項７】 交差接続すべき異なる多重化ユニットを
   構成する信号の異なるアドレスにおいて前記接続メモリ
   を読み取るための前記手段は、当該メモリをシ−ケンシ
   ャルにアドレスするための手段を備えていることを特徴
   とする請求項５に記載のスイッチング要素。
8. 【請求項８】 出力フレームが、交差接続すべき多重化
   ユニットが当該区間の開始部に関して規定された位置で
   の予め定められた場所のみを占有できかつ同一の多重化
   ユニットについては１つの区間から他の区間へ及び１つ
   のフレームから他のフレームへと一定である、同一長さ
   の区間で区切られている場合は、交差接続すべき多重化
   ユニットを構成する信号の抽出のためのタイミング信号
   が、前記フレームの場所の同期を行うための信号からこ
   れを前記予め定められた場所の外側に禁止することによ
   り得られることを特徴とする請求項５から７のいづれか
   １項に記載のスイッチング要素。