JPH0844355A - 鍵盤電子楽器における楽音発生器の割当装置 - Google Patents

Abstract

(57)【要約】 【目的】 エンベロープ発生器などの情報を割当て手段
にまでフィードバックする必要をなくすとともに、その
記憶のために多くのビット数を必要としないようにす
る。 【構成】 割当て手段の割当てに応答し、現在作動され
ている鍵スイッチに楽音を割り当てた順番を記憶する割
当て順番記憶手段を設けた。また、割当て手段は、割り
当てるべき楽音発生回路を示すデータを記憶するシフト
レジスタ手段２０２、２０４、２０５を有し、このシフ
トレジスタ手段の特定位置に現れるデータに基づき、最
も古い割当てデータで示される楽音発生回路に楽音を割
り当てるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子音楽合成装置に関
するものであり、特に作動された鍵盤スイッチに対する
限定された数の楽音発生器の割当装置に関する。

【０００２】

【従来の技術】鍵盤作動楽器のために超小型電子技術を
実施した楽音発生器を用いる現在の傾向は、鍵スイッチ
の鍵盤配列における鍵盤スイッチ数より少数の複数の楽
音発生器を用いることによってある程度の節約を行なう
システムの開発をもたらした。割当論理は、利用可能な
楽音発生器のなかの楽音発生器を鍵スイッチがその作動
された鍵スイッチ状態に押鍵されると鍵スイッチに割当
てるために実施される。すべての楽音発生器が鍵スイッ
チに割当てられ、更に追加の鍵スイッチが作動された時
に、不可避的な資源利用可能性の問題が起きる。

【０００３】資源利用可能性の問題に対処するために実
施されているいくつかの割当システムがある。最も初期
の割当システムの１つが“電子楽器”と題する米国特許
第２５７７４９３号に開示された。この開示されたシス
テムにおいては、多数のアナログ発振器が作動された鍵
スイッチに多重接点セット（ａ ｍｕｌｔｉｃｏｎｔａ
ｃｔ ｓｅｔ）の鍵スイッチ接点によって割当てられ
る。この割当動作はまた予め選択されたコンデンサを導
入するので、割当てられた発振器はその基本周波数が割
当てられ作動された鍵スイッチに対応する信号を発生さ
せる。参考のために述べたこの特許に開示されている割
当システムは、すべての楽音発生器が割当てられ、更に
追加の鍵スイッチが作動される状態に対処する手段につ
いて何も教示していない。

【０００４】音楽家が使える指は１０本あるので、一寸
考えると１つの鍵盤に対して１０個の楽音発生器があれ
ば十分のように思われる。現代の鍵盤楽器は、１本の指
の動作に対して２つ以上の楽音発生器が割当てられるこ
とを要求する音楽効果をとり入れている。この音楽効果
は“サステイン”という一般名が与えられてる。残念乍
らこの術語はある程度の混乱をもたらしている。という
訳は、エンベロープ変調の現在の用法はＡＤＳＲ（アタ
ック／デイケイ／サステイン／レリース）時間エンベロ
ープ変調関数を言う。より適切には“サステイン”の古
い術語が今では、“ロングレリース（ｌｏｎｇ ｒｅｌ
ｅａｓｅ）”と言うべきである。ロングレリースを用い
ると、１本の指で１つの鍵スイッチを開放（ｒｅｌｅａ
ｓｅ）し別の１つの鍵スイッチを作動させ、一方では第
１楽音発生器を作動させたままにしておいてそのＡＤＳ
Ｒエンベロープ変調関数によって自動的に音量を減少さ
せることがかなり容易になる。

【０００５】ロングレリースモードが特定の鍵盤に対し
て実施された場合に資源利用可能性問題を解決すること
を意図した楽音発生器割当システムは、“デジタル電子
オルガン用適応サステインシステム”と題する米国特許
第３６１０８０６号に記述されている。この開示れたシ
ステムにおいては、割当てられていない楽音発生器が遊
んでいて割当に使用できる限りにおいては楽音発生器は
アタック、デイケイおよびレリースの通常の割当順序に
従う。すべての楽音発生器が割当てられてしまうと、シ
ステムは自動的に適応サステインモードに入り、このモ
ードにおいては、ロングレリース効果を有する手鍵盤上
の１つの鍵に対応づけられたノート（ｎｏｔｅ）に割当
てられそのエンベロープ変調レリース位相の最長持続時
間を有する波形を供給しつつある楽音発生器は尚全く同
じ所定のエンベローブ変調関数を用いている間にロング
レリースから比較的短いレリースに直ちに切換えられ
る。

【０００６】

【発明が解決しようとする課題】楽音発生器割当倫理シ
ステムに本来備ついている問題は、割当論理が音楽家が
予想した方法と矛盾する方法で動作するかなり一般的な
音楽システムが現れるという意味でそれらの楽音発生器
割当論理システムは理想的なものではないという点であ
る。

【０００７】

【課題を解決するための手段】上記欠点を補うために本
発明は、複数の鍵スイッチからなる鍵盤１２と、複数の
楽音発生回路からなる楽音発生手段１００と、前記鍵盤
１２の作動された鍵スイッチに応答して検出信号を発生
する鍵スイッチ状態検出手段１４と、前記検出信号を符
号化し、対応する作動鍵スイッチを識別する検出データ
を作成する符号化手段１４と、前記検出データに応答
し、現在発音中のいずれかの前記楽音発生回路にキル信
号を発生して新たな楽音の割当てを指示する割当て手段
１１０、８２、１１５、１０１と、前記割当て手段の割
当てに応答し、現在作動されている前記鍵スイッチに楽
音を割り当てた順番を記憶する割当て順番記憶手段１１
５と、前記キル信号に応答し、前記キル信号を受けた前
記楽音発生回路の音楽音量を高速に減少させて、新たな
前記鍵スイッチの作動に基づく発音の準備を行う楽音音
量制御手段１０２、１０３、１０４、１０５、１０６、
１０７、１０８または１２１、１２２とを具備し、前記
割当て手段は、割り当てるべき前記楽音発生回路を示す
データを記憶するシフトレジスタ手段２０２、２０４、
２０５を有し、このシフトレジスタ手段の特定位置に現
れるデータに基づき、最も古い割当てデータで示される
前記楽音発生回路に楽音を割り当てるように構成されて
いる。

【０００８】

【実施例】米国特許第４０８５６４４号（特願昭５１−
０９３５１９）に記述されている種類の複音シンセサイ
ザにおいては、計算サイクルとデータ転送サイクルとが
反復して且つ独立して実施され、楽音波形に変換される
データを与える。個々の各計算サイクルの後に転送サイ
クルが開始され、記憶された主データセットがこの転送
サイクルの間に複数のノートレジスタ（ｎｏｔｅ ｒｅ
ｇｉｓｔｅｒｓ）のうちの対応づけられた１つに転送さ
れる。楽音発生器の各々に対応づけられた１つのノート
レジスタがある。こられの楽音発生器は作動された鍵盤
スイッチに割当てられる。

【０００９】１つの楽音発生器に対応するノートレジス
タに記憶されたデータは作動された鍵スイッチに対応づ
けられた楽音（ｍｕｓｉｃａｌ ｎｏｔｅ）の基本周波
数に対応するメモリアドバンス速度で逐次反復して読出
される。

【００１０】利用可能なすべての楽音発生器が割当てら
れてしまうまで、楽音発生器割当サブシステムは楽音発
生器を作動させた鍵盤スイッチに割当てる通常の方法で
動作する。すべての楽音発生器が割当てられ更に追加の
鍵盤スイッチが作動されると、割当システムはキル動作
モード（ｋｉｌｌ ｏｐｅｒａｔｉｏｎ ｍｏｄｅ）に
入り、このモードの期間中に最も以前に割当てられた楽
音発生器が最も最近に作動された鍵盤スイッチに割当て
られるのと同時にこの楽音発生器は零トーン出力状態に
される。このキルモードは自動的であって以前に作動さ
れた鍵盤スイッチの開放には関係ない。トーン減少は、
最も以前に割当てられた楽音発生器に対する主データセ
ットのための各データ点が小さい一定値にされる位相取
消プロセスによって行われる。

【００１１】本発明はすべての利用可能な楽音発生器が
割当てられて新たな鍵盤スイッチが作動された場合に楽
音の損失を防ぐための複音発生器における楽音発生器を
指向する。この楽音発生器は離散的フーリエ変換算法
（ａｌｇｏｒｉｔｈｍ）を実施することによって楽音波
形を合成する種類の楽器に組み込まれている。この種類
の楽音発生システムは“複音シンセサイザ”と題する米
国特許第４０８５６４４号（特願昭５１−０９３５１
９）に記述されている。この特許はここに参考のために
述べてある。下記の説明において、参考のために述べて
ある特許に記述されているシステムの全素子は、参考の
ために述べてある特許に現れる同一数字のつけられた素
子に対応する２桁数字によって識別される。３桁数字に
よって識別されるシステム素子ブロックは複音シンセサ
イザに追加されたシステム素子に対応するか、又は参考
のために述べた特許に現われるいくつかの素子の組合わ
せに対応する。

【００１２】図１は米国特許第４０８５６４４号（特願
昭５１−０９３５１９）に記述されているシステムの変
形および付加物として説明されている本発明の１実施例
を示す。参考のために述べてある特許に説明されている
複音シンセサイザは鍵盤スイッチ１２の配列を含む。１
つ又は複数の鍵盤スイッチがスイッチ状態を変化させ作
動させると（“オン”のスイッチ位置になると）、音調
検出・割当装置１４は作動された状態に状態を変えた検
出された鍵盤スイッチを符号化し、作動された鍵盤スイ
ッチのための対応するノート情報を記憶する。楽音発生
器というラベルがついているシステムブロックに含まれ
ている１セットの楽音発生器のうち１つが音調検出・割
当装置１４により発生された情報を用いて作動された各
鍵スイッチに割当てられる。

【００１３】適当な音調検出・割当装置サブシステムは
ここに参考のために述べてある米国特許第４０２２０９
８号（特願昭５１−１１０６５２）に記述されている。
１つ又は複数の鍵スイッチが作動されると、実行制御回
路は反復する一連の計算サイクルを開始する。各計算サ
イクル期間中に、６４データ語を含む主データセットが
計算され、主レジスタ３４に記憶される。主データセッ
トの６４データ語は、楽音発生器１００というラベルの
ついているシステムブロックに含まれる楽音発生器のう
ちの対応する１つが発生させた楽音に対するオーディオ
波形の１周期の６４の等間隔に置かれた点の振幅に対応
する。一般的原則は、、オーディオトーンスペクトルの
高周波の最大数は、１つの完全な波形周期におけるデー
タ点の数の１／２にすぎないというものである。従っ
て、６４データ点を含む主データセットは最高３２のデ
ータ点に対応する。

【００１４】参考のために述べてある米国特許第４０８
５６４４号（特願昭５１−０９３５１９）に記述されて
いるように、作動された鍵が鍵盤上でその作動された、
又は押されたままの状態にとどまっている間に、発生し
た主データセットを反復する一連の計算サイクルの期間
中に連続的に再計算して記憶し、このデータを楽音発生
器に対応づけられたノートレジスタにロードできること
が望ましい。

【００１５】参考のために述べてある米国特許第４０８
５６４４号号（特願昭５１−０９３５１９）に記述され
ている方法によって、高調波カウンタ２０は各計算サイ
クルの始めにその最小カウント状態又は零カウント状態
に初期設定される。ワード（語）カウンタ１９が実行制
御回路１６によってモジュロカウンティング実施の故に
その初期又は最小カウント状態に戻る度毎に、実行制御
回路１６は高調波カウンタ２０のカウント状態を増分さ
せる信号を発生させる。ワードカウンタ１９は主データ
セットのデータ語の数である６４をモジュロとしてカウ
ンタするように実施されている。高調波カウンタ２０は
モジュロ３２をカウントするように実施されている。こ
の数は６４データ語を竦む主データセットと一致する最
大高調波数に対応する。

【００１６】各計算サイクル開始時に、加算器−アキュ
ムレータ２１のアキュムレータは、実行制御回路１６に
よって零値に初期設定される。ワードカウンタ１９が増
分される度毎に、加算器−アキュムレータ２１は高調波
カウンタ２０の現在の状態をアキュムレータに含まれる
合計値に加算する。この加算はモジュロ６４になるよう
に実行されている。

【００１７】加算器−アキュムレータ２１のアキュムレ
ータの内容は正弦波関数表２４から三角関数正弦波関数
値をアクセスするためにメモリアドレスデコーダ２３に
よって用いられる。正弦波関数表２４は間隔Ｄにおける
０≦θ≦６４に対する三角関数ｓｉｎ（２πθ／６４）
の値を記憶する固定メモリとして実施するのが有利であ
る。

【００１８】乗算器２８正弦波関数表（テーブル）２４
から読出された三角関数値と高調波係数メモリ２６から
読出された高調波係数とを乗算する。メモリアドレスデ
コーダ２５は高調波カウンタ２０のカウント状態に応答
して高調波係数メモリ２６から高調波係数を読出す。乗
算器２８によってつくられた積値は１入力として加算器
３３に与えられる。

【００１９】主レジスタ３４の内容は計算サイクルの開
始時に零値に初期設定される。ワードカウンタ１９が増
分される度毎に、ワードカウンタ１９のカウント状態に
対応するアドレスにおける主レジスタ３４の内容が読出
されて入力として加算器３３に与えられる。加算器３３
への入力の合計は、ワードカウンタ１９のカウント内容
に等しいか又は対応するメモリ位置において主レジスタ
３４に記憶される。ワードカウンタ１９が１サイクル６
４カウンタの完全な３２サイクル循環すると、主レジス
タ３４は主データセットを含む。

【００２０】反復する一連の計算サイクルのうちの各計
算サイクルの後に、転送サイクルが開始され実行され
る。転送サイクルの期間中には、参考のために述べてあ
る米国特許第４０８５６４４号（特願昭５１−０９３５
１９）に記述されている方法と同様な方法で主データセ
ットは主レジスタ３４から楽音発生器に対応づけられた
ノートレジスタへ転送される。ノートレジスタに記憶さ
れた主データセットは、対応づけられたノートクロック
によって決定されるメモリアドバンス速度で逐次反復し
て読出される。読出されたデータ値はＤ−Ａ変換器４７
によってナアログ信号に変換されて音響システム１１に
与えられる。音響システム１１は従来の増幅器およびス
ピーカ組合せ配置を含む。

【００２１】図２は参考のために述べてある米国特許第
４０２２０９８号（特願昭５１−１１０６５２）に記述
されている。鍵盤スイッチ検出・割当装置１４に付加さ
れた論理を示す。２桁数字が付いてるくブロックは参考
のために述べてある特許において同じ数字が付いている
ブロックに対応する。ノート検出およびエンコーダ３０
０は、鍵スイッチ状態変化を検出し新たに作動された鍵
スイッチを割当てられた状態、鍵盤ナンバー、オクター
ブナンバーおよびオクターブ内のノートナンバーを含む
割当語（ａｓｓｉｇｎｍｅｎｔ ｗｏｒｄ）に符号化す
るサブシステム論理を含む。符号化された割当語はメモ
リアドレス／データ書込回路８３によって与えられるデ
ータに応答して割当メモリ８２に記憶される。

【００２２】割当データ語がメモリアドレス／データ書
込回路８３によって与えられたアドレスデータに応答し
て割当メモリ８２から読出されると、、事象シーケンサ
１１５は割当てデータ語が作動された鍵スイッチに割当
てられた時間順序に対応する時間順序に割当データをな
らべる。この順序は最も古い作動された鍵スイッチに対
応する最も古い割当データ語へと即時アクセスを与え
る。各割当データ語は楽音発生器１００というラベルが
付いているシステム理論ブロックに含まれる対応する楽
音発生器に対応する。事象シーケンサの動作の詳細な説
明は下記に述べられている。

【００２３】事象シーケンサ１１５は、楽器鍵盤スイッ
チ１２というラベルの付いたシステムブロックに含まれ
る鍵スイッチの作動に応答して割当データ語が割当てら
れたタイム・ヒストリ（ｔｉｍｅ ｈｉｓｔｏｒｙ）に
よって順序づけられているメモリ配置に割当メモリ８２
から読出された割当データ語を記憶する。割当データ語
が割当てられた状態に符号化された瞬間から時間がカウ
ントされる。すべての楽音発生器が割当てられ更に追加
のキル（ＫＩＬＬ）信号が発生する。キル信号の発生に
対応して、最も古い割当てられた楽音発生器に対応する
割当データ語が最も細菌の追加鍵スイッチへ割当てるた
めに楽音発生器１００にとって利用可能となる。キル信
号が発生すると、最も古い割当データ語に対応する楽音
発生器は急速に零音出力状態にされる。この動作は対応
する鍵スイッチがその作動された鍵スイッチ状態に押鍵
されたままになっていても起きる。更に、対応するノー
ト（ｎｏｔｅ）は鍵スイッチが先ず開放され次に再び作
動されるまでは再演奏できない。

【００２４】図３は、キル信号に応答して選択された楽
音発生器からの楽音出力を減少させる方法を示す。音量
の減少は、互いに位相外れしている２つの同一波形を点
別加算（ｐｏｉｎｔ ｗｉｓｅ ａｄｄｉｔｉｏｎ）す
ることによって行われる。これら２つの波形の間の位相
差は完全な波形取消が行われるまで変化する。取消の完
全な状態がえられると本質的に楽音発生器は出力楽音を
発生させる機能を停止する。この方法により、楽音の急
激な停止によって生じる“キークリック（ｋｅｙ ｃｌ
ｉｃｋ）”が避けられる。

【００２５】主データセットは上述した方法で計算され
主レジスタ３４に記憶される。転送サイクルの期間中に
主データセットはノートレジスタ３５に転送され、従属
ノートレジスタ１０４に転送される。各楽音発生器はノ
ートレジスタと従属ノートレジスタと両方を含む。図３
は１個の楽音発生器のための論理を明示的に示す。この
理論はまた他の楽音発生器の各々についても再現される
ことが理解される。

【００２６】主データセットは、関連したノートクロッ
ク３７の周波数によって決定されるメモリアドバンス速
度でノートレジスタ３５から読出される。メモリアドレ
スデコーダ１０２はノートクロック３７によって与えら
れるタイミング情報に応答して主データ語をアドレスア
ウトする。

【００２７】キル信号が存在しないと、その時にはデー
タ選択回路１０６は従属ノートレジスタ１０４から読出
されたデータ語といずれをも加算器１０５、又はその他
の楽音発生器の各々に対応づけられた任意の同様な加算
器に転送しない。

【００２８】発生したアドレスがその最大１０進値６４
（２進論理状態６３）からその最小１０進値１（２進論
理状態０）に変化する度毎に、アドレスデコーダ１０２
は加算（ＡＤＤ）信号を発生させる。この方法により、
記憶された主セットの第１主データセット語がノートレ
ジスタ３５からアドレスアウトされる度毎に加算信号が
発生する。

【００２９】キル信号に応答して位相（ｐｈａｓｅ）加
算器−アキュムレータ１０７のアキュムレータの内容は
零初期値にリセットされる。アドレスデコーダ１０２が
加算信号を発生させる度毎に、位相加算器−アキュムレ
ータは位相定数発生器１０８が与えた位相定数をそのア
キュムレータの内容に加算する。位相発生器は１０８は
予め選択された定数を含む固定メモリとして実施するこ
とができる。

【００３０】位相加算器１０３は、アドレスデコーダ１
０２によって作られたアドレスに位相アキュムレータ１
０７の内容の現在値であるオフセットナンバーを加えた
ものに等しいメモリアドレスナンバーを発生させる。

【００３１】キル信号が発生すると、図３に明示的に示
されている楽音発生器は最も古い割当てられた楽音発生
器となり、データ選択回路１０６は従属ノードレジスタ
１０４から読出された主データセット語を加算器１０５
に転送する。加算器１０５はノートレジスタ３５から読
出された主データ語とデータ選択回路１０６によって転
送された主データセット語とを点別加算する。その最終
結果として、Ｄ−Ａ変換器４７への入力データは２つの
位相外れの同じ波形の合計を含む。このため結果的に生
じた波形の最大振幅は、ノートレジスタ３５から読出さ
れた主データセット語が変化せずにそのままＤ−Ａ変換
器４７へ転送された場合にのみ生じる最大振幅より小さ
くなる。

【００３２】位相加算器−アキュムレータ１０７のアキ
ュムレータに含まれる値が学音波形の完全な１周期を定
める主データセット点の数１／２に等しいか、又はそれ
より大である場合には、２つの成分波形の完全な、又は
ほぼ完全な取消が起き、本質的には零ゼータ値のみが加
算器１０５の出力に生じる。この時にダン（ＤＯＮＥ）
信号がつくられ音調検出・割当装置１４へ送られる。

【００３３】位相加算器−アキュムレータの出力が楽音
波形の完全な１周期を明示する主データセットのデータ
点数の１／２に初めて達した時に、又はそのデータ点数
の１／２を初めて超えた時に、ダン信号が比較器１０９
によってつくられる。

【００３４】図４は参考のために述べた米国特許第４０
２２０９８号（特願昭５１−１１０６５２）に記述され
ている音調検出・割当装置１４のためのシステム論理ブ
ロックに付加されたシステム論理ブロックを示す。付加
された論理の目的は、ダン信号が発生して新たに作動さ
れた鍵スイッチを利用可能な楽音発生器に直ちに割当て
ることができるようになった時に、最も古い割当てられ
た楽音発生器を割当てられていない状態にすることであ
る。

【００３５】ダン信号がないと、ノート発生器除去回路
１１０メモリアドレス／データ書込回路８３によって与
えられた割当データ語を割当メモリ８２へ転送する。ダ
ン信号が存在すると（２進“１”論理状態にあると）、
ノート発生器除去回路１１０は比較器１１１からのクリ
ア（ＣＬＥＡＲ）信号に応答して入力割当データ語を変
更するので、それは割当メモリ８２に記憶される前に符
号化されて割当てられていない状態を示す。

【００３６】キル割当装置１０１がキル信号を発生させ
ると、最も古い割当てられた楽音発生器に対応する割当
データ語が事象シーケンサ１１５によってキル割当装置
１０１に与えられる。今度はキル割当装置１０１がこの
割当データ語を比較器１１１へ転送する。キル割当装置
１０１によって与えられた割当データ語が割当メモリ８
２から読出された現在の割当データ語に等しい時に、ク
リア信号が比較器１１１によって発生される。

【００３７】参考のために述べてある米国特許第４０２
２０９８号（特願昭５１−１１０６５２）に記述されて
いるように、音調検出・割当装置１４の動作はたとえ最
も古い作動された鍵スイッチが押鍵されたままになって
いても、キル割当装置が以前に割当てた楽音発生器を割
当てられていない状態にした後も同じ鍵スイッチに楽音
発生器割当は行われないので、その楽音発生器を新たに
作動された鍵スイッチに割当てることができないように
動作する。この動作は米国特許第４０２２０９８号（特
願昭５１−１１０６５２）の図２に示されている線８６
および８７上に現われるシステム応答によって行われ
る。信号８７はまた本発明の図２にも現れる。楽音発生
器の新たな割当を行うためには、線８６および８７の両
方の線上の信号が“１”２進論理状態になければならな
い。鍵盤の前のデータ走査以後に或る１つの鍵スイッチ
がそのスイッチ状態を変化させたことが検出されると、
線８６は“１”２進論理状態を有する。この鍵スイッチ
が作動されていない状態（鍵“オフ”）から作動された
状態に変化し、割当てられていない楽音発生器が現在存
在することを示すために符号化されている割当データ後
が割当メモリ８２から読出されると、線８７は“１”２
進論理状態を有する。最も古い鍵スイッチが押鍵された
ままでいる時には、線８６は“０”２進状態を有するの
で、割当システムはその最も古い鍵スイッチに楽音発生
器を割当てようとしない。

【００３８】図５は本発明の代わりの実施例を示す。こ
の代わりのシステム配置においてはキル割当装置１０１
の動作によって開放されるように指定されている１セッ
トの楽音発生器１００のうちの任意の１つの移送取消を
するのに１つだけの波形レジスタが用いられる。

【００３９】キル割当装置１０１によって与えられたア
ドレス信号はデータ選択回路１１５によって用いられ、
アドレスデコーダ１０２又はアドレスデコーダ１１２の
の出力を選択し、選択したアドレスを位相加算器１０３
へ与える。図５は２つの楽音発生器を明示的に示してい
るが、このシステムは任意の所望する楽音発生器数にま
で容易に拡張できる。キル割当装置１０１からのアドレ
ス信号はまたデータ選択回路１１３によって用いられ、
ノートレジスタ３５又はノートレジスタ３６から読出さ
れた主データセット語を選択し、それらの主データセッ
ト語を加算器１０５に与える。加算器１０５へ転送する
ために選択されないでーた選択回路１１３への主データ
セット入力はＤ−Ａ変換器４７および４８へ与えられ
る。キル信号がキル割当装置１０１によって発生されな
いと、データ選択回路１１３は通常の方法で動作しノー
トレジスタ３５から読出された主データセットをＤ−Ａ
変換器４７へ転送し、ノートレジスタ３６から読出され
た主データセットをＤ−Ａ変換器４８へ転送する。

【００４０】位相加算器１０３によって与えられたアド
レスデータに応答して従属レジスタから読出された位相
データは選択されたノートレジスタデータに加算器１０
５によって加算される。合計されたデータはＤ−Ａ変換
器によってアナログ楽音波形に変換される。

【００４１】すべての利用可能な楽音発生器が割当てら
れた場合に新たな作動された鍵スイッチに応答して最も
古い割当てられた楽音発生器を除去することはＡＤＳＲ
（アタック／デイケイ／サスティン／レリース）エンベ
ロープ変調関数発生器による干渉又はそれとの相互作用
なしに行われる。最も古い割当てられた楽音発生器が上
述した方法によって新しい鍵スイッチに再び割当てられ
る場合には、その楽音発生器は新たに作動された鍵スイ
ッチに直ちに割当てられる。この時に、新たに割当てら
れた楽音発生器に対応づけられたＡＤＳＲ発生器は、最
も古い割当てられた楽音発生器が“キルされ（再割当に
用いることができるようにされ）新たに作動された鍵ス
イッチに再割当された時に存在したかもしれないＡＤＳ
Ｒエンベロープ変調位相とは関係なく新たなアタック位
相を開始するにすぎない。

【００４２】図６は本発明のもう１つの代わりの実施例
を示す。この実施例では、先ず第１に最も古い割当てら
れた楽音発生器の音の大きさを減少させずにすべての利
用可能な楽音発生器が現在割当てられていると、新たな
割当が新たに作動された鍵スイッチに対して行われる。
図６は参考のために述べてある米国特許第４０２２０９
８号（特願昭５１−１１０６５２）に記述されている形
の音調検出・割当装置１４の変形およびそれに付加され
た論理ブロックを示す。

【００４３】米国特許第４０２２０９８号（特願昭５１
−１１０６５２）に記述されこの参考のために述べてあ
る特許の図１に示されているように、或る鍵盤スイッチ
が以前の鍵盤走査以後にそのスイッチ状態を変化させる
と、オアゲート７６によって線８０上に“１”２進論理
状態が生じる。線８０が“１”状態を有し線４２が
“１”状態を有すると、状態Ｆ／Ｆ１１８がセットされ
る。上鍵盤ディビジョン鍵スイッチが走査されつつある
と、線４２は“１”状態を有する。システム動作の説明
は１個の鍵盤について行われるが、複数の鍵盤へのシス
テムの拡張は同じシステム論理機能の重複にすぎない。

【００４４】状態Ｆ／Ｆ１１８がセットされその出力状
態がＱ＝“１”になると、楽音発生器カウント１１７は
ディビジョン複合回路（ｄｉｖｉｓｉｏｎ ｄｅｃｏｄ
ｅ）１１６によって与えられる信号をカウントできるよ
うになる。線４２上の信号が“０”２進論理状態から
“１”２進論理状態に変化すると、楽音発生器カウンタ
１１７は零初期値にリセットされる。

【００４５】ディビジョン複合回路１１６は割当データ
語が割当メモリ８２から読出されるにつれてそれらの割
当データ語を復号する。割当データ語が（線４２上の
“１”状態に対応する）上鍵盤ディビジョンに対する１
に対応すると、信号が送られて楽音発生器カウンタのカ
ウント状態を増分させる。

【００４６】線８７上の信号が“０”２進論理状態にあ
ると、図６に示されている割当てサブシステムによって
は何の動作も開始されない。鍵スイッチが作動されてい
ない鍵スイッチ状態から作動された鍵スイッチ状態に変
化したことが検出されると、線８７は２進論理状態
“１”になる。線８７が“１”２進論理状態にあり線４
２が“１”２進論理状態状態にあると、アンドゲート１
２０は“１”論理信号を発生させ、この信号は比較器１
１９へ与えられる。

【００４７】楽音発生器カウンタ１１７が（線４２上の
信号に対応する）上手鍵盤に割当てられる利用可能な最
大楽音発生器数にまで増分されると、アンドゲート１２
０からの“１”論理信号に応答して比較器１１９はキル
信号を発生させる。比較器１１９は楽音発生器カウンタ
１１７のカウント状態と上手鍵盤に割当てられる利用可
能な最大楽音発生器数に等しい内部記憶数とを比較する
ことによってキル信号を発生させる。“１”２進論理状
態にあるキル信号は、すべての利用可能な楽音発生器が
上手鍵盤に割当てられた新たな鍵スイッチが作動された
ことが検出さたことを意味する。

【００４８】キル信号に対する、“１”論理状態に応答
して、事象シーケンサ１１５は上手鍵盤用の最も古い割
当てられた楽音発生器のための割当データ語をノート発
生器除去回路（ｎｏｔｅ ｇｅｎｅｒａｔｏｒ ｒｅｍ
ｏｖｅ）１１０へ与える。ノート発生器除去回路１１０
はレジスタ内のキル信号に応答して事象シーケンサ１１
５によって与えられた割当データ語を一時的に記憶す
る。ノートレジスタ１１０に記憶された割当データ語と
同一の割当データ語がメモリアドレス／データ書込回路
８３に与えられる次の時に、ダン（ＤＯＮＥ）信号が発
生しているとその割当データ語が割当メモリ８２に記憶
される前にその状態ビットは割当てられていない状態に
変化する。従って上鍵盤又は上手鍵盤が次に走査される
時には、新たに作動された鍵スイッチに楽音発生器を割
当てることができるようになっている。

【００４９】この割当システムはＡＤＳＲエンベロープ
関数発生器を変形する必要はない点に注目すべきであ
る。新たに割当てられた楽音発生器は通常のアタック位
相において開始するそのＡＤＳＲエンベロープ関数を有
する。

【００５０】最も古い作動された鍵スイッチがその作動
された鍵スイッチ状態に押鍵されたままになっている限
りにおいては、それに楽音発生器は割当てられない。こ
の動作はすでに説明した。この鍵スイッチが開放され再
び押鍵されるまでは、この鍵スイッチに楽音発生器を割
当てることはできない。

【００５１】本発明のもう１つの代わりの実施例は、Ａ
ＤＳＲ発生器をしてキル信号に応答して最も古い楽音発
生器を速やかに開放させることである。この動作は、上
手鍵盤用の最も古い割当てられた楽音発生器のために最
後の位相またはレリース位相が達成される速度が早める
ためにキル信号を用いることによって行われる。これと
同じ概念は任意の他の上手鍵盤に対応づけられた楽音発
生器に対しても容易に実施される。最も古い割当てられ
た楽音発生器の識別と組合せられたキル信号は、対応す
る鍵盤スイッチの関数によって生じる信号と等価の信号
をつくるのに用いられる。

【００５２】図７は、ＡＤＳＲ発生器１２１というラベ
ルがつけられているシステム論理ブロックに示されてい
るＡＤＳＲ発生器とともに本発明の割当概念を用いるた
めのシステム割当論理を示す。ＡＤＳＲ発生器１２１に
対する適当な実施例は“ＡＤＳＲ発生器”と題する米国
特許第４０７５６５０号（特願昭５２−００７１８８）
に記述されている。この特許はここに参考のために述べ
てある。

【００５３】楽音発生器カウンタ１７が上手鍵盤の割当
に利用できる楽音発生器の数にまで増分されると、アン
ドゲート１２０からの“１”２進論理状態信号に応答し
て比較器１１９はキル信号を発生させる。キル信号の存
在は、すべての利用可能な楽音発生器が上手鍵盤上に割
当てられた新たな鍵スイッチが作動されたことを意味す
る。

【００５４】キル信号に応答して事象シーケンサ１１５
は、上手鍵盤上の最も古い割当てられた楽音発生器のた
め割当データ語をノート発生器解除回路１１０およびＡ
ＤＳＲ発生器１２１へ与える。ノート発生器除去回路１
１０はキル信号に応答して事象シーケンサによって与え
られた割当データ語を一時的に記憶する。

【００５５】キル信号に応答してＡＤＳＲ発生器１２１
は、事象シーケンサ１１５によって与えられた割当デー
タ語に対応するエンベロープ発生器を直ちにレリースエ
ンベロープ変調位相に置く。この割当データ語に対応す
るＡＤＳＲ発生器が以前にロングレリースタイムを割当
てられていると、レリースタイムが短縮される。この楽
音発生器がそのＡＤＳＲエンベロープレリース位相を完
了させると、クリア信号が発生する。

【００５６】キル信号とクリア信号の両方が発生する
と、アンドゲート１２２は２進“１”論理状態信号を発
生させる。アンドゲート１２２からの出力が論理“１”
状態であると、ノート発生器除去回路１１０に記憶され
ている割当データ語と同じ割当データ語がメモリアドレ
ス／データ書込回路８３に与えられる次の時に、そのデ
ータ語は割当てられていない状態を示すために符号化さ
れ、割当メモリ８２に記憶される。この方法により、上
鍵盤が次に走査される時には、楽音発生器が新たに作動
された鍵スイッチに割当てるのに利用できるようにな
る。

【００５７】図８は事象シーケンサ１１５の詳細な論理
を示す。図解する目的のために、このサブシステムは上
鍵盤に割当てるために４つの楽音発生器が利用できる場
合について説明してある。任意の所望する楽音発生器の
数に容易に拡張されるので、これは本発明の限界を示す
ものではない。

【００５８】メモリアドレス／データ書込回路８３によ
って与えられたデータ語によって新たな割当データ語が
割当メモリ８２からアドレスされると、新たな語が入力
としてゲート２１０へ与えられる。

【００５９】モード信号は２ビットからなる。ｍ₁ はＭ
ＳＢ（最上位のビット）であり、ｍ₂ はＬＳＢ（最下位
のビット）である。モード信号は下記の制御状態を有す
る： ｍ₁ ｍ₂ 動作 ０ ０ 動作なし ０ １ 新たなデータ語を加える。 １ ０ 存在するデータ語をレリースする。

【００６０】参考のために述べてある米国特許第４０２
２０９８号（特願昭５１−１１０６５２）に記述されて
いるように、音調検出・割当装置１４は新たな楽音発生
器が割当てられると線８７上に“１”信号を発生させ
る。従って線８７上の信号はモードの信号のＬＳＢｍ₂
に対して用いることができる。また上記と同じ特許に記
述されているように、楽音発生器割当が取消されると、
線８６上に信号が現われる。従って、線８６上の信号は
モード信号のＭＳＢｍ₁ に対して用いることができる。

【００６１】ノート発生器除去回路１１０が以前に割当
てられた楽音発生器が開放された（割当てられた状態に
おかれ対応する割当データ語に符号化された）ことを決
定すると、対応する割当データ語はレリースデータとい
うラベルの付いたデータ信号としてゲート２０１へ転送
される。

【００６２】後述するように、分類動作後の最も古い割
当データ語はデータシフトレジスタ２０２の第１語位置
に現われ、最も新しい割当データ語はレジスタ２０５に
記憶される。

【００６３】クロック２１１はタンミング信号を発生さ
せ、これらのタイミング信号はカウンタを増分させるの
に用いられ、またデータシフトレジスタからデータをシ
フトアウトするのにも用いられる。データシフトレジス
タおよびレジスタ２０５は、本質的には一方の端から読
出したデータをもう一方の端において再挿入する循環シ
フトレジスタとして動作する。データがデータシフトレ
ジスタ２０２から読出されると、新たな割当データ語が
線２４１上の加算（ＡＤＤ）信号および線２４２上のレ
リース信号に応答してゲート２０４によってデータシフ
トレジスタ２０２に読込まれる。

【００６４】割当データ語の加算も減少（ｄｅｐｌｅｔ
ｉｏｎ）も起きないと、零信号がゲート２１０とゲート
２１０の両方へ送られる。零信号は、すべてのビットが
零であり“０”２進状態レベルにおかれた信号線によっ
て与えることができるデータ語である。

【００６５】各割当データ語がデータシフトレジスタ２
０２から読出されると、その割当データ語はゲート２０
１によって転送された割当データ語と比較される。この
比較は比較器２０３によって行われる。その入力割当デ
ータ語が互いに等しいと、比較器２０３は等値（ＡＱＵ
ＡＬ）信号を発生させる。

【００６６】等値信号に対する２進“１”論理状態に応
答してフリップフロップＦ／Ｆ２０８がセットされるの
で、その出力信号Ｑは２進論理状態“１”におかれる。
カウンタ４０７がそのモジュロカウンティング実施の故
にその最小カウント状態に戻る度毎に、フリップフロッ
プＦ／Ｆ２０８がリセットされる。カウンタ２０７は事
象シーケンサ１１５の動作を示すのに用いられた楽音発
生器の数である４をモジュロとしてカウントするように
実施されている。

【００６７】このように、本実施例では、楽音発生器の
割当て順番データをシフトレジスタ構成として記憶する
データシフトレジスタ２０２を使用しているので、多く
のビットを必要とせずに記憶を行うことができる。例え
ば、本実施例では、同時に発音される数が４音なので、
２ビット×４ワード＝１６ビットで記憶することができ
る。

【００６８】また、楽音発生器の割当て順番データをタ
イマーでカウントすることにより記憶することも考えら
れる。しかし、このようにすると、タイマーにはそれぞ
れのチャンネル毎に通常の押鍵時間をカウント可能なビ
ット数が必要となり、また、同時に押鍵されている他の
押鍵との時間差が分かるような分解能でカウントする必
要も生じてくる。このため、割当て順番データをタイマ
ーでカウントすることは現実的ではなく、上述の例でい
うと、Ｎビット×４ワードのビット数を必要とすること
になる。このＮは例え１鍵でも継続的に押鍵されていれ
ば、その間に新たな押鍵があるかもしれないから、それ
をカウントできるような値でなければならない。そこ
で、適当に最大押鍵時間長を５秒とし、サンプリング
（カウントクロック）をピアノで繰り返し打鍵のできる
程度の２０Ｈｚとすれば、５×２０＝１００をカウント
できるビット数、即ちＮ＝７ビットが必要となる。さら
に、この方法の最大の欠点は、もし最大押鍵時間長（例
えば４秒）を超えた長時間の押鍵があると、最小時間と
して誤処理されてしまうことである。

【００６９】例えば、このように、楽音発生器の割当て
順番データをタイマーでカウントする方法を開示するも
のとして、特開昭５５−１３７５９６号公報がある。こ
の方法は、全てのチャンネルの優先番号に対し、新たな
押鍵で割り当てたチャンネルの優先番号との大小関係を
調べ、それよりも大きな優先番号をもつチャンネルの
み、１つづつ優先番号を減らすというような複雑な処理
を必要とする。また、たとえ、上記公報を簡潔な方式と
するために、同一鍵コードが既にアサインメントメモリ
内に残っていたら、そのチャンネルにアサイン（割当
て）するという処理をやめたとしても、その場合最小の
優先番号のチャンネルに割当てることになるので、結局
全チャンネルの優先番号に対して減算を行う必要があ
る。

【００７０】論理演算装置２０９の詳細が図９に示され
ている。論理演算装置２０９は下記の論理関係に等値
（ＥＱＵＡＬ）信号およびフリップフロップ２０８に応
答して線２４１上に加算（ＡＤＤ）信号を、線２４２上
にリレース（ＲＥＬＥＡＳＥ）信号を発生させる。 リレース＝（ｍ₁ ｍ₂ 等値）＋（ｍ₁ ｍ₂ （等値＋Ｑ）） 式１ 加算ｍ₁ ｍ₂ （等値＋Ｑ） 式２

【００７１】〔表１〕は、古い割当データ語がＮ₁ およ
びＮ₂ であり新たな割当データ語Ｎ₃ がモード信号ｍ₁
＝０およびｍ₂ ＝１に対応して割当てられ記憶装置に入
れられる説明に役立つ実施に対するシステム動作を表記
したものである。

【００７２】

【表１】

【００７３】上記の表１において用いられている略語は
ａ＝加算、ｂ＝リレース、Ｅ＝等値である。カウンタ２
０７の最高カウント状態４において新たな割当データ語
がレジスタ２０５に記憶される点に注目すべきである。
また、カウンタ２０７がその最小カウント状態になる度
毎に、最も古い割当データ語がデータシフトレジスタ２
０２の出力に現われる。この場合にはＮ₁ が最も古い割
当データ語である。

【００７４】表２は、割当データ語がモード信号ｍ₁ ＝
１およびｍ₂ ＝０に対応して事象シーケンサ記憶装置か
ら除去される場合表１に表記した動作を終わりに開始さ
れるシステム動作を表記したものである。

【００７５】

【表２】

【００７６】カウンタ２０７がそのカウント状態２にな
ると、割当データ語Ｎ₂ はデータシフトレジスタ２０２
の第１語位置にくる。カウント状態３においては、割当
データ語Ｎ₂ がデータシフトレジスタ２０２から読出さ
れ、事象シーケンサ１１５のメモリから除去される運命
にあるげート２０１によって転送されたデータ語に等し
いことが発見される。カウンタ２０７のカウント状態４
に達すると、線２４１上の加算＝“１”信号に応答して
割当データ語Ｎ₃ はゲート２０４によってデータシフト
レジスタの最後の位置に挿入される。従ってカウンタ状
態の新たな周期が開始されると、又はカウント状態１に
なると、レジスタに記憶された割当データ語は割当時間
の正しい順序になる。割当データ語Ｎ₂ は除去されてお
り、レジスタ記憶シーケンスのギャップは閉じられてい
る。

【００７７】割当データ語数の拡張は、カウンタ２０７
に対するカウント状態の数を拡張し、データシフトレジ
スタ２０２における対応するモメリ記憶位置数を有する
だけで行われる。

【００７８】以下本発明の実施の態様を列記する。

【００７９】１ 楽音発生器状態手段は、各検出デー
タ語によって増分される楽音発生器カウンタと、前記楽
音発生器のカウント状態に応答し、前記カウント状態が
予め指定された最大値に達すると追加のデータ検出語に
応答してキル信号を発生させる比較器手段とを含む特許
請求の範囲記載の楽器。

【００８０】２ 楽音発生器除去回路は、データ検出メ
モリ手段と、前記の各検出データ語に対応する鍵スイッ
チが作動される時間順序に順序付けられた配置において
前記の各検出データ語を前記データ検出メモリ手段に記
憶し、前記配置は最も古い検出信号を識別する事象シー
ケンス手段と、前記キル信号に応答し、前記データ検出
メモリ手段に記憶された前記の最も古いデータ検出信号
を追加のデータ選択語によって置換するデータ置換手段
とを含む特許請求の範囲に記載の楽器。

【００８１】３ 鍵スイッチの鍵盤配列を有し、一連の
計算サイクルの各々期間中に楽音波形を規定する点の振
幅に対応する複数のデータ語を計算し、前記鍵盤配列の
鍵スイッチ数より少数の複数の楽音発生器へ転送する鍵
盤楽器と組合せられていて、鍵スイッチの前記鍵盤配列
における作動された各鍵スイッチに応答して検出信号を
発生させる鍵スイッチ状態検出手段と、前記の各検出信
号を符号化し、発生した検出信号に対応する前記の各作
動された鍵スイッチを識別する検出データ語を発生させ
る符号化手段と、楽音波形を規定する点の振幅に対応す
る前記複数のデータ語を計算する計算手段と、その各々
が前記計算手段が計算した前記複数のデータ語に応答し
て楽音波形を発生させる複数の楽音発生器と、前記の各
検出データ語に応答し、前記複数の楽音発生器のうちの
１つを割当て、鍵スイッチの前記鍵盤配列に含まれる対
応する鍵スイッチに対応づけられた周波数で前記楽音波
形を発生させる割当装置手段、楽音波形を発生させるた
め前記複数の楽音発生器のすべてが割当てられており追
加のデータ検出語が発生するとキル信号を発生させる楽
音発生器状態手段と、前記キル信号に応答し、前記割当
装置手段に供給された検出データ語を前記の追加データ
選択語によって置換する楽音発生器除去手段、を具える
ことを特徴とする楽音発生器が最も最近に作動された鍵
スイッチに常に割当てられるような方法で前記複数の楽
音発生器のうち楽音発生器を作動された鍵スイッチに割
当てる装置。

【００８２】４ 前記楽音発生器状態手段は、前記各検
出データ語によって増分される楽音発生器カウンタと、
前記楽音発生器カウンタのカウント状態に応答し、前記
カウンタ状態が予め指定された最大値に達すると前記の
追加のデータ検出語に応答して前記キル信号と発生させ
る比較器手段とを含む前記第３項による楽器。

【００８３】５ 楽音発生器除去手段は、前記の各検出
データ語に対する鍵スイッチが作動される時間順序に順
序付けられた配置において前記検出データ語の各々を記
憶し、前記配置は最も古いデータ検出信号を識別する事
象シーケンサ手段と、前記キル信号に応答し、前記の最
も古いデータ検出信号に対応する複数の楽音発生器のう
ちの１つが発生させた波形の振幅を減少させ、前記波形
が最小値をえた時にダン（ｄｏｎｅ）信号を発生させる
位置手段とを含む前記第３項による楽器。

【００８４】６ 前記楽音発生器除去手段は更に、前記
キル信号に応答し、前記ダン手段に応答して前記の最も
古いデータ検出信号を前記事象シーケンサ手段における
前記の記憶され順序付けられた順序から削除し、前記の
追加データ検出語を前記の記憶され順序付けられた順序
に付加するデータ除去手段を含む前記第５項による楽
器。

【００８５】７ 各楽音発生器は、計算手段によって計
算された複数のデータ語を記憶するノートメモリ手段
と、前記計算手段によって計算された前記複数のデータ
語を記憶する従属メモリ手段と、割当装置手段によって
決定される速度でタイミング信号を与えるノートクロッ
クと、前記タイミング信号に応答し、反復する一連のメ
モリアドレスナンバーを発生させ、前記メモリアドレス
ナンバーに応答して前記ノートメモリ手段からデータ語
をアクセスする第１メモリアドレス手段と、前記の一連
のメモリアドレスナンバーに応答し、前記従属メモリ手
段からデータ語をアクセスする第２メモリアドレス手段
と、加算信号に応答し、前記ノートメモリ手段から読出
された前記データ語と前記従属メモリ手段から読出され
た前記データ語とを加算し合計された一連のデータ語を
つくる加算器と、前記の加算された一連のデータ語を可
聴楽音に変換する変換器手段とを含む前記第５項による
楽器。

【００８６】８ 前記楽音発生器除去手段は更に、前記
キル信号に応答し、前記加算信号を発生させ、前記の最
も古いデータ検出信号に対応づけられた複数の楽音発生
器のうちの１つに与える楽音発生器除去手段を含む前記
第７項による楽器。

【００８７】９ 前記第２メモリアドレス手段は、前記
第１メモリアドレス手段の前記一連のメモリアドレスナ
ンバーのうちの１つが予め選択された値を有する度毎に
予め選択された位相定数をアキュムレータの内容に連続
的に加算する加算器−アキュムレータと、前記加算器−
アキュムレータの前記アキュムレータの内容を前記一連
のメモリアドレスナンバーの各々に加算してメモリアド
レスナンバーの相シーケスを作る位相加算器と、メモリ
アドレスナンバーの前記相シーケンスに応答して前記従
属メモリ手段から前記データ語を読出すメモリアクセス
手段と、前記加算器−アキュムレータの前記アキュムレ
ータの内容に応答し、前記アキュムレータの内容所定の
位相取消値に達すると前記ダン信号を発生させる比較器
手段とを含む前記第７項による楽器。

【００８８】１０ 前記所定の位相取消値は前記ノート
メモリ手段に記憶されたデータ点の数の１／２に対応す
る前記第９項による楽器。

【００８９】１１ 前記計算手段は、波形メモリと、１
セットの高調波係数を記憶する高調波メモリと、論理タ
イミング信号を与える論理クロックと、楽音波形を規定
うる点の振幅に対応する前記複数のデータ語の数をモジ
ュロとして前記論理タイミング信号をカウントするワー
ドカウンタと、前記ワードカウンタがその最小カウント
状態に戻る度毎に増分される高調波カウンタと、前記論
理タイミング信号に応答して前記高調波のカウンタのカ
ウント状態のアキュムレータの内容に連続的に加算し、
前記一連の計算サイクル各々の開始時に前記アキュムレ
ータの内容を零値に初期設定するコンピュータ加算器−
アキュムレータ手段と、１セットの三角関数値を記憶す
る正弦波関数表と、前記コンピュータ加算器−アキュム
レータ手段のアキュムレータの内容に応答して三角関数
値を前記正弦波関数表から読続出すコンピュータアドレ
ッシング手段と、前記高調波カウンタのカウント状態に
応答して高調波係数を前記高調波メモリから読出す高調
波アドレッシング手段と、前記高調波メモリから読出さ
れた高調波係数と前記正弦波関数表から読出された三角
関数値とを乗算して積データを作る乗算手段と、前記積
データと前記ワードカウンタのカウント状態に対応する
アドレスにおいて前記波形メモリに記憶されたデータと
を合計し、その合計した値を前記波形メモリに記憶し、
波音波形を規定する前記点を作る合計手段とを含む前記
第３項による楽器。

【００９０】

【発明の効果】本発明は上述したように、楽音発生手段
に設けられている全ての楽音発生回路が発音用に割当て
られたときには、現在発音中のいずれかの楽音発生回路
にキル信号を発生して割当てを指示するとともに、キル
信号を受けた楽音発生回路に対しては、楽音音量を高速
に減少させて次の発音の準備を行うようにしたので、利
用可能な楽音発生回路が全て割当てられた後に鍵スイッ
チが新たに作動された場合でも、前記楽音信号が損失し
ないようにすることができる。また、割当てる楽音発生
回路を決定するのに「割当てた順番」を利用することに
より、エンベロープ発生器などの情報を割当て手段にま
でフィードバックする必要がなくなるとともに、その記
憶のために多くのビット数を必要とすることがなくな
る。

【図面の簡単な説明】

【図１】本発明の１実施例の概略図である。

【図２】音調検出・割当装置１４の概略図である。

【図３】トーンレベル低下システムの概略図である。

【図４】音調検出・割当装置１４に付加された論理の概
略図である。

【図５】本発明の代わりの実施例の概略図である。

【図６】本発明の更にもう１つの代わりの実施例の概略
図である。

【図７】ＡＤＳＲ発生器と音調割当装置との組合せの概
略図である。

【図８】事象シーケンサ１１５の概略図である。

【図９】論理ユニット２０９の論理図である。

【符号の説明】

１１ 音響システム １２ 楽器鍵盤スイッチ １４ 音調検出・割当装置 １６ 実行制御回路 １９ ワードカウンタ ２０ 高調波カウンタ ２１ 加算器−アキュムレータ ２２ ゲート ２３ メモリアドレスデコーダ ２４ 正弦波関数表 ２５ メモリアドレスデコーダ ２６ 高調波係数メモリ ２８ 乗算器 ３３ 加算器 ３４ 主レジスタ ４７ Ｄ−Ａ変換器 １００ 楽音発生器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の鍵スイッチからなる鍵盤と、 複数の楽音発生回路からなる楽音発生手段と、 前記鍵盤の作動された鍵スイッチに応答して検出信号を
   発生する鍵スイッチ状態検出手段と、 前記検出信号を符号化し、対応する作動鍵スイッチを識
   別する検出データを作成する符号化手段と、 前記検出データに応答し、現在発音中のいずれかの前記
   楽音発生回路にキル信号を発生して新たな楽音の割当て
   を指示する割当て手段と、 前記割当て手段の割当てに応答し、現在作動されている
   前記鍵スイッチに楽音を割り当てた順番を記憶する割当
   て順番記憶手段と、 前記キル信号に応答し、前記キル信号を受けた前記楽音
   発生回路の音楽音量を高速に減少させて、新たな前記鍵
   スイッチの作動に基づく発音の準備を行う楽音音量制御
   手段とを具備し、 前記割当て手段は、割り当てるべき前記楽音発生回路を
   示すデータを記憶するシフトレジスタ手段を有し、この
   シフトレジスタ手段の特定位置に現れるデータに基づ
   き、最も古い割当てデータで示される前記楽音発生回路
   に楽音を割り当てるように構成されていることを特徴と
   する鍵盤電子楽器における楽音発生器の割当装置。