JPH0845269A

JPH0845269A - 半導体記憶装置

Info

Publication number: JPH0845269A
Application number: JP6194893A
Authority: JP
Inventors: Yoshinori Matsumoto; 美紀松本; Tsuratoki Ooishi; 貫時大石; Masahiro Katayama; 雅弘片山; Kazufumi Watanabe; 一史渡邉
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 1996-02-16
Also published as: KR960006017A; CN1116763A; TW344133B; US5598372A

Abstract

(57)【要約】【目的】多様なデータ処理を高速にできるようにした
半導体記憶装置を提供する。【構成】内蔵された演算回路によりデータの論理演算
又はアドレス信号の算術演算を行い、かかる演算結果に
対応したデータを同じメモリサイクル中にメモリアレイ
に書き込むようにすることの他に、外部端子から出力さ
せるような機能を付加する。【効果】１つのメモリサイクル中において演算結果に
対応したデータの入力又は出力が可能になるので、多様
なデータ処理を高速に行うようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、演算回路を内蔵した画像用メモリ
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ラスタ演算機能を取り込みシリアル入力
機能も付けた２５６Ｋ画像処理用デュアル・ポート・メ
モリが、日経マグロウヒル社１９８６年３月２４日付
『日経エレクトロニクス』頁２４３〜頁２６４によって
公知である。

【０００３】

【発明が解決しようとする課題】従来の演算機能を持つ
半導体記憶装置では、演算結果をメモリに記憶させるよ
うにするものである。上記のようにシリアル出力機能を
持つものではラスタタイミングに同期して読み出して表
示させるようにするものであるから、上記のように演算
結果をメモリに記憶させるだけでよい。しかしながら、
演算結果をホスト側に読み出してデータ処理を行うとき
には、上記メモリに記憶されたデータを再度指定して読
み出す必要がある。例えば、排他的論理和処理を行って
画像データの動きを検出しようとする１回の演算に２サ
イクルも必要になって動作が遅くなってしまう。

【０００４】この発明の目的は、多様なデータ処理を高
速にできるようにした半導体記憶装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内蔵された演算回路により
データの論理演算又はアドレス信号の算術演算を行い、
かかる演算結果に対応したデータを同じメモリサイクル
中にメモリアレイに書き込むようにすることの他に、外
部端子から出力させるような機能を付加する。

【０００６】

【作用】上記した手段によれば、１つのメモリサイクル
中において演算結果に対応したデータの入力又は出力が
可能になるので、多様なデータ処理を高速に行うように
することができる。

【０００７】

【実施例】図１には、この発明が適用される半導体記憶
装置の一実施例のブロック図が示されている。この実施
例の半導体記憶装置は、ランダム入出力ポートとシリア
ル入出力ポートとを備えた画像用メモリに向けられてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術によって、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００８】ロウアドレスバッファ（Row Add. Buff)１
は、アドレス端子Address からロウアドレスストローブ
信号／ＲＡＳに同期して入力されたロウ（Ｘ）系アドレ
ス信号を取り込み、内部アドレス信号をロウデコーダ
（Row Decoder)３に供給する。ロウデコーダ３はそれを
解読して１つのワード線を選択する。ロウデコーダ３に
は、多数のメモリセルが接続されることによって大きな
負荷容量を持つようにさたワード線を高速に駆動するワ
ードドライバも含まれる。

【０００９】カラムアドレスバッファ（Column Add. Bu
ff) ２は、アドレス端子Address からカラムアドレスス
トローブ信号／ＣＡＳに同期して入力されたカラム
（Ｙ）系アドレス信号を取り込み、内部アドレス信号を
上記ランダム用のカラムデコーダ（Column Decoder) ５
及びシリアル用のアドレスカウンタ（SAM Add. Counte
r)１３に供給する。ランダム用のカラムデコーダ５は、
ランダムアクセスモードのとき、そのアドレス信号を解
読してビット線選択信号を形成する。シリアル用のアド
レスカウンタ１３は、シリアルアクセスモードのとき、
それを初期値として取り込む。

【００１０】メモリアレイ(Memory Array)６は、ワード
線とビット線（又はデータ線あるいはディジット線）の
交点にアドレス選択用ＭＯＳＦＥＴと情報記憶用キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置される。ビット線は、センスアンプＳＡに対して一
対の相補のビット線が平行に延長されるように配置され
てなる折り返しビット線方式とされる。同図において
は、メモリアレイ６の横方向にビット線が延長されるよ
う配置され、メモリアレイ６の縦方向にワード線が延長
されるよう配置される。

【００１１】回路ブロック５はセンスアンプＳＡと入出
力線(I/O Bus) から構成される。センスアンプＳＡとか
かる入出力線(I/O Bus) ３は、上記メモリアレイ６のビ
ット線に対応して設けられる。センスアンプＳＡは、相
補ビット線に読み出された微小な信号レベル差を増幅し
て、相補ビット線の電位を電源電圧と回路の接地電位に
対応したハイレベルとロウレベルに増幅する。これによ
り、読み出し信号の増幅と、読み出し動作によりメモリ
セルを構成する情報記憶キャパシタの失われかかった情
報電荷をもとに回復させることができる。上記の入出力
線(I/O Bus) の中には、上記ビット線を入出力線(I/O B
us) に接続されるカラムスイッチＭＯＳＦＥＴも含まれ
る。カラムデコーダ４により形成された選択信号は、上
記カラムスイッチＭＯＳＦＥＴのゲートに供給される。

【００１２】上記入出力線(I/O bus）３は、一方におい
てランダム・ポートを構成する出力バッファ（Output B
uffers) ８に接続される。この実施例では、特に制限さ
れないが、４ビットの単位のデータをランダムに入出力
する。４ビットからなるランダムデータは、上記出力バ
ッファ８を通して端子Ｉ／Ｏから出力される。

【００１３】ランダムデータの入力において、画素デー
タの演算回路９が設けられる。この演算回路は、画像デ
ータの論理積、論理和及び排他的論理和等の論理演算を
行う。この演算回路９の演算結果は、同じメモリサイク
ルにおいてランダム・ポート用のカラム選択回路を通し
てメモリアレイ６に書き込まれ、あるいは上記出力バッ
ファ８を通して出力される。

【００１４】入力データ制御回路（Input Data Contro
l）１０は、マスクレジスタ等をもっており、４ビット
からなる単位のデータのうち、任意のビットに対してマ
スクを可能にする。つまり、外部端子Ｉ／Ｏから入力さ
れる入力データのうち特定のビットに対して、そのデー
タをマスクすることにより書き込みを阻止して、元のビ
ットを保持させるようにするものである。これにより、
４ビットのうち特定のビットのみを書き替えすることが
できる。

【００１５】ライト制御回路（Write Control)１１は、
上記入力データ制御回路１０と次に説明するライトアド
レス制御回路（Write Add. Control) １２の制御を行
い、上記入力データ制御回路１０に対してはデータのマ
スク等の設定を行う。ライトアドレス制御回路１２は、
次に説明する複数データ単位からなるブロックライト又
はワード線単位でのフラッシュライトに対するマスクを
行う。ブロックライトは、複数からなる単位データを１
つのブロックとして、同じデータを書き込む動作を行
う。フラッシュライトは、ワード線単位での同じデータ
を書き込むようにするものである。これらの書き込み動
作は、具体的にはカラムデコーダ４に対してカラムスイ
ッチのブロック単位やワード線単位での多重選択を行う
ように指示することにより実現される。上記のようにブ
ロックライトやフラッシュライト機能が存在することか
ら、次に説明するシリアルポートのシリアル入力機能を
省略してもよい。

【００１６】シリアルメモリ（ＳＡＭ）１５は、スタテ
ィック型ＲＡＭから構成されており、メモリアレイ６の
ビット線の情報をパラレルに転送させる転送ゲートも含
んででいる。特に制限されないが、ＳＡＭ１５と２つ分
け、それに対応してデータ転送回路も２つに分けられ
て、一方からシリアル入出力を行うときに他方ではメモ
リアレイ６の間でデータ転送を行うようにしてもよい。

【００１７】シリアル選択回路（SAM Column Decoder)
１４は、上記アドレスカウンタ１３により形成されたア
ドレス信号を解読して、上記シリアルメモリ１５の選択
用のスイッチＭＯＳＦＥＴのゲートに供給される選択信
号が形成して、上記シリアル出力線を通してシリアル出
力回路(SAM Output Buffer) １７を通して出力端子ＳＩ
／Ｏから出力される。あるいは、シリアル入力回路(SAM
Input Buffer)１６を通して入力されたシリアルデータ
をシリアルメモリ１５に転送させる。

【００１８】上記のように４ビット単位でのランダム入
出力又はシリアル入出力を行うために、メモリアレイ６
が４個設けられ、それぞれに対応してデータの入出力経
路が４個設けられるものであると理解されたい。アドレ
ス選択用の周辺回路は、４個の回路に対して共通に設け
られ、それぞれを同時にアクセスするものである。

【００１９】タイミング発生回路（Timing Generator)
１８は、外部から供給される信号／ＲＡＳ、／ＣＡＳ、
／ＤＴ／ＯＥ、／ＷＥ、ＤＳＦ１，ＤＳＦ２、ＳＣ及び
／ＳＥを受けて、内部回路の動作に必要な各種制御信号
やタイミング信号を発生させる。ここで、／ＲＡＳ、／
ＣＡＳ、／ＷＥ等は、付されたスラッシュ（／）はロウ
レベルがアクティブレベルにされる信号であり、通常は
文字の上に横線（バー）が付されることに対応してい
る。

【００２０】上記信号のうち、／ＲＡＳと／ＣＡＳは前
述のようなアドレス信号を取り込むストローブ信号であ
る。／ＷＥはライトイネーブル信号であり、ランダムア
クセスのときにハイレベルとすると読み出し動作とな
り、ロウレベルなら書き込み動作となる。／ＤＴ／ＯＥ
は、動作モードに応じて転送ゲートの動作タイミングを
設定するパラレル転送タイミング制御と出力イネーブル
制御との２つの意味を持つようにされる。

【００２１】ＳＣはシリアルクロックであり、アドレス
カウンタ１２はこれを計数してシリアルアドレス信号を
発生させる。つまり、シリアルクロックＳＣに同期して
シリアル出力端子ＳＩ／Ｏからデータが出力される。／
ＳＥは、シリルアイネーブル信号であり、これをロウレ
ベルにするとシリアル出力動作のための各回路が活性化
されて、前記のようなシリアルデータ出力が行われる。

【００２２】コントロールクロック発生回路は、出力イ
ネーブル信号ＯＥ、ロウアドレスストローブ信号ＲＡ
Ｓ、カラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥを受けて、内部動作モードの判定と、
それに応じてクロックパルスを発生する。上記シリアル
入力出力回路のシリアル転送用のクロックパルスもここ
から上記シフトレジスタに供給される。

【００２３】リフレッシュカウンタ（Refresh Counter)
１９は、／ＲＡＳがハイレベルときに／ＣＡＳをロウレ
ベルにすることにより動作を開始し、／ＲＡＳの変化を
クロックとして計数動作を行い、リフレッシュ動作に必
要なロウ系のアドレス信号を発生させる。このリフレッ
シュアドレス信号は、ロウアドレスバッファ１を通して
ロウデコーダ３に供給され、ワード線の選択動作及びセ
ンスアンプＳＡの増幅動作によるメモリセルの読み出し
増幅と、それをもとのメモリセルに再書き込みするとい
うリフレッシュ動作を行う。

【００２４】上記演算回路９を活性化させるモード設定
は、ＤＳＦ１，ＤＳＦ２により指定される。演算の種類
の設定は、上記各制御信号／ＲＡＳ、／ＣＡＳ、／ＤＴ
／ＯＥ、／ＷＥ、ＳＣ及び／ＳＥの組み合わせにより設
定される。例えば、信号／ＲＡＳがハイレベルで／ＷＥ
をロウレベルにすると演算モード設定とされて、ＤＳＦ
１，ＤＳＦ２の組み合わせにより、論理積、論理和ある
いは排他的論理和の各演算モードを指定してもよし、他
の制御信号を組み合わせてもよい。あるいは、上記信号
ＤＳＦ１とアドレス信号又はデータとの組み合わせによ
り演算の種類を指定するようにしてもよい。

【００２５】図２には、上記ＲＡＭ部あるいはシリアル
ポートを持たないメモリ（ＲＡＭ）における演算回路に
関連する一実施例の概略回路図が示されている。演算回
路９の両入力にはレジスタ（Register）９Ａ，９Ｂが設
けられている。一方のレジスタ９Ｂには入力バッファ７
から供給される入力データが保持される。この入力バッ
ファ７を通した入力データと演算結果とを選択的に取り
込むためのマルチプレクサ（Multiplex)１０Ａが設けら
れる。このマルチプレクサ１０Ａを通した出力信号は、
ライトバッファ（W-Buff.)１０Ｂを通して入出力線５に
伝えられる。ここで、上記マルチプレクサ１０Ａとライ
トバッファ１０Ｂは、図１の入力データ制御回路１０に
含まれるものである。

【００２６】上記入出力線５を通して読み出された信号
は、メインアンプ（ＭＡ）８Ａにより増幅される。この
メイアンプ８Ａの増幅出力信号は、他方のレジスタ９Ａ
に保持される。上記メインアンプ８Ａの出力信号又は演
算結果を選択的に出力させるためにマルチプレクサ８Ｂ
が設けられる。このマルチプレクサ８Ｂの出力信号は、
出力回路８Ｃを通して出力される。上記出力回路８Ｃ
は、出力バッファ制御回路（Output Buffer Control)１
８Ａにより制御される。この出力バッファ制御回路１８
Ａは、前記タイミング発生回路１８に含まれる。上記メ
イアンプ８Ａ、マルチプレクサ８Ｂ及び出力回路８Ｃ
は、図１においては出力バッファ８に含まれるものであ
ると理解されたい。

【００２７】メモリアレイ６、センスアンプ＆入出力線
５及びカラムデコーダ４は、前記図１のものと同様であ
るので、その説明を省略する。図１における他の回路ブ
ロックは、同図では省略されている。この実施例におい
ては、マルチプレクサ８Ａを制御する制御信号ＳＦ１
と、マルチプレクサ１０Ａを制御する制御信号ＳＦ２と
の組み合わせにより、１つのメモリサイクルにより次の
ようなメモリアクセスが行われる。

【００２８】レジスタ９Ａに前のメモリサイクルにおい
てメモリアレイ６からのデータを保持させておき、書き
込みモードにおいては、外部端子Ｉ／Ｏからデータを入
力してレジスタ９Ｂを通して演算回路９に入力して演算
させ、その結果をマルチプレクサ１０Ａの切り替えによ
りメモリアレイ６に書き込むことができる。このような
書き込み動作ととともに、その演算データをそのままマ
ルチプレクサ８Ｂを通して出力回路８Ｃから出力させる
ことができる。上記マルチプレクサ１０Ａを入力データ
側に切り替えれば、入力データをメモリアレイに書き込
むとともに、上記演算結果をマルチプレクサ８Ｂを通し
て出力させることができる。上記演算モードにおいて
は、演算回路９において排他的論理和演算を行うにし、
レジスタ９Ｂには更新データを入力することにより、図
形等の動きの有無を判定しながらデータの更新をするこ
とができる。

【００２９】レジスタ９Ｂに前のメモリサイクルにおい
て入力バッファ７からの入力されたデータを保持させて
おき、読み出しモードにおいては、メモリアレイ６から
読み出されたデータをレジスタ９Ａを通して演算回路９
に入力して演算させ、その結果をマルチプレクサ１０Ａ
の切り替えにより出力させることができる。マルチプレ
クサ１０Ａの切り替えにより、上記メモリアレイ６から
の読み出し信号をそのまま出力させることもできる。こ
の動作においては、演算結果が無効にされるので、上記
信号ＳＦ１により演算回路９の演算動作そのものも禁止
させるようにしてもよい。

【００３０】図３には、この発明が適用されたシンクロ
ナスダイナミック型ＲＡＭ（以下、単にＳＤＲＡＭとい
う）の一実施例のブロック図が示されている。同図の各
回路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【００３１】この実施例のＳＤＲＡＭは、メモリバンク
０を構成するメモリアレイ６Ａと、メモリバンク１を構
成するメモリアレイ６Ｂを備える。それぞれのメモリア
レイ６Ａと６Ｂは、上記図１のメモリアレイと同様な構
成とされる。それ故、上記メモリアレイ６Ａの図示しな
いワード線は同図では省略されているロウデコーダによ
るロウアドレス信号のデコード結果に従って１本が選択
レベルに駆動される。メモリアレイ６の図示しない相補
データ線はセンスアンプ＆入出力線５Ａに結合される。
センスアンプ＆入出力線５ＡにおけるセンスアンプＳＡ
は、メモリセルからのデータ読出しによって夫々の相補
データ線に現れる微小電位差を検出して増幅する増幅回
路である。上記入出力線（I/O bus)５Ａは、前記同様な
カラムスイッチを介してメモリアレイ６Ａの選択された
相補データ線に接続される。カラムスイッチはカラムデ
コーダ４Ａによるカラムアドレス信号のデコード結果に
従って選択動作される。メモリアレイ６Ｂ側にも同様に
ロウデコーダ，センスアンプ及び入力出力線５Ｂ，カラ
ムデコーダ４Ｂが設けられる。

【００３２】上記メモリバンク０に対応された入出力線
５Ａは、書き込み系のライトバッファ１０Ｂ１と読み出
し系のメインアンプ８Ａ１が設けられる。上記メモリバ
ンク１に対応された入出力線５Ｂは、書き込み系のライ
トバッファ１０Ｂ２と読み出し系のメインアンプ８Ａ２
が設けられる。そして、データの演算を行う演算回路９
の入力部には、マルチプレクサ９Ｃを介して３つのレジ
スタが設けられる。レジスタ９Ｂは、前記図２の実施例
と同様に入力バッファ７に対応されたものであり、レジ
スタ９Ａ１は上記メモリバンク０に対応されたものであ
り、レジスタ９Ａ２はメモリバンク１に対応されたもの
である。

【００３３】入力バッファ７の出力信号は、上記レジス
タ９Ｂとマルチプレクサ１０Ａに供給される。このマル
チプレクサ１０Ａは、前記図２のマルチプレクサと同様
に入力バッファ７を通して入力された入力データをその
ままメモリバンク０又は１に書き込むか、演算回路９の
演算結果を書き込むかの選択を行う。マルチプレクサ８
Ｂは、バンクセレクタ（Bank Selecter)８Ａ３を通した
読み出し信号又は演算回路９の演算結果を選択して出力
回路８Ｃに伝える。出力回路８Ｃは、出力バッファ制御
回路１８Ａにより制御される。

【００３４】なお、同図では省略されているが、ロウ系
の選択回路やリフレッシュ制御回路は、図１の回路と類
似の回路により構成される。例えば、アドレス入力端子
Ａ０〜Ａ９から供給される１０ビットからなるロウアド
レス信号とカラムアドレス信号はカラムアドレスバッフ
ァとロウアドレスバッファにアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファはリフレ
ッシュ動作モードにおいてリフレッシュカウンタから出
力されるリフレッシュアドレス信号をロウアドレス信号
として取り込む。カラムアドレスバッファの出力はカラ
ムアドレスカウンタのプリセットデータとして供給さ
れ、カラムアドレスカウンタは後述のコマンドなどで指
定される動作モードに応じて、上記プリセットデータと
してのカラムアドレス信号、又はそのカラムアドレス信
号を順次インクリメントした値を、カラムデコーダ４Ａ
又は４Ｂに向けて出力する。

【００３５】コントローラは、同図では省略されている
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、及びライトイネーブル信号／ＷＥなどの外部制御信
号と、上記アドレス入力端子Ａ０〜Ａ９からの制御デー
タとが供給され、それらの信号のレベルの変化やタイミ
ングなどに基づいてＳＤＲＡＭの動作モード及び上記回
路ブロックの動作を制御するための内部タイミング信号
を形成するもので、そのためのコントロールロジック
（図示せず）とモードレジスタを備える。

【００３６】クロック信号ＣＬＫはＳＤＲＡＭのマクタ
クロックとされ、その他の外部入力信号は当該クロック
信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００３７】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、リードモードにおいて、出力回路８
Ｃに対するアウトプットイネーブルの制御を行う外部制
御信号もコントローラに供給され、その信号が例えばハ
イレベルのときには出力回路８Ｃは高出力インピーダン
ス状態にされる。

【００３８】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。

【００３９】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がロウレ
ベルの時はメモリバンク０が選択され、ハイレベルの時
はメモリバンク１が選択される。メモリバンクの選択制
御は、特に制限されないが、選択メモリバンク側のロウ
デコーダのみの活性化、非選択メモリバンク側のカラム
スイッチ回路の全非選択、選択メモリバンク側のみの入
力バッファ及び出力バッファへの接続などの処理によっ
て行うことができる。

【００４０】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ロウレベルは、Ａ９で指示されている一方のメモリバン
クがプリチャージの対象であることを指示する。

【００４１】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（後述のカラムアドレス・リードコマンド、カ
ラムアドレス・ライトコマンド）サイクルにおけるＡ０
〜Ａ７のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００４２】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。（１）モードレジスタセットコマンド（Ｍｏ）上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシー、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページ（２５６）
とされ、設定可能なＣＡＳレイテンシーは１，２，３と
され、設定可能なライトモードは、バーストライトとシ
ングルライトとされる。

【００４３】上記ＣＡＳレイテンシーは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までにクロック信号ＣＬＫの何サイクル分
を費やすかを指示するものである。読出しデータが確定
するまでにはデータ読出しのための内部動作時間が必要
とされ、それをクロック信号ＣＬＫの使用周波数に応じ
て設定するためのものである。換言すれば、周波数の高
いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテン
シーを相対的に大きな値に設定し、周波数の低いクロッ
ク信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相
対的に小さな値に設定する。

【００４４】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ）これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のようにクロック信号ＣＬＫの立ち
上がりエッジに同期して行われる。例えば、当該コマン
ドが指定されると、それによって指定されるメモリバン
クにおけるワード線が選択され、当該ワード線に接続さ
れたメモリセルがそれぞれ対応する相補データ線に導通
される。

【００４５】（３）カラムアドレス・リードコマンド
（Ｒｅ）このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、クロック信号ＣＬＫに同期してカラムア
ドレスカウンタ２０７から出力されるアドレス信号に従
って順次選択されて連続的に読出される。連続的に読出
されるデータ数は上記バーストレングスによって指定さ
れた個数とされる。また、出力バッファ２１１からのデ
ータ読出し開始は上記ＣＡＳレイテンシーで規定される
クロック信号ＣＬＫのサイクル数を待って行われる。

【００４６】（４）カラムアドレス・ライトコマンド
（Ｗｒ）ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタに供給される。これによって指示
されたバーストライト動作の手順もバーストリード動作
と同様に行われる。但し、ライト動作にはＣＡＳレイテ
ンシーはなく、ライトデータの取り込みは当該カラムア
ドレス・ライトコマンドサイクルから開始される。

【００４７】（５）プリチャージコマンド（Ｐｒ）これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００４８】（６）オートリフレッシュコマンドこのコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００４９】（７）バーストストップ・イン・フルペー
ジコマンドフルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００５０】（８）ノーオペレーションコマンド（Ｎｏ
ｐ）これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００５１】（９）データ演算コマンドこれは演算回路９に対する演算モードの設定と、マルチ
プレクサ８Ｂ、９Ｃ及び１０Ａの切り替えを指示するも
のである。例えば、演算回路９に対する演算モードとし
ては、論理和、論理積及び排他的論理和等が用意されて
いる。これとマルチプレクサ９Ｃにより演算データを選
ぶことにより、外部からの入力データとメモリバンク０
又は１から読み出されたデータとが指定される。また、
マルチプレクサ８Ｂと１０Ａの指定より、書き込みモー
ドにおいて演算を行ってその演算結果をメモリバンク０
又は１に書き込みむとともに出力させるか、読み出しモ
ードではメモリバンク０又は１から読み出されたデータ
と入力データとの演算結果を出力させる。あるいは、一
方のメモリバンクを読み出し動作として、他方のメモリ
バンクに書き込みを行うようにすることもできる。

【００５２】上記のコマンド指示は、／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ，ＣＫＥの組み合わせの中で、上
記（１）から（８）以外のものにより指定され、そのと
きＡ０〜Ａ７に供給されるアドレスを利用して上記の各
制御信号が形成される。

【００５３】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００５４】したがって、データ入出力端子Ｉ／Ｏにお
いてデータが衝突しない限り、処理が終了していないコ
マンド実行中に、当該実行中のコマンドが処理対象とす
るメモリバンクとは異なるメモリバンクに対するプリチ
ャージコマンド、ロウアドレスストローブ・バンクアク
ティブコマンドを発行して、内部動作を予め開始させる
ことが可能である。

【００５５】ＳＤＲＡＭは、クロック信号ＣＬＫに同期
してデータ、アドレス、制御信号を入出力できるため、
ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高
速動作させることが可能であり、また、選択された１本
のワード線に対して幾つのデータをアクセスするかをバ
ーストレングスによって指定することによって、内蔵カ
ラムアドレスカウンタで順次カラム系の選択状態を切り
換えていって複数個のデータを連続的にリード又はライ
トできることが理解されよう。これにより、前記のよう
なシリアル入出力回路が無くとも、演算回路の内蔵と相
俟って画像メモリとして十分に機能させることができ
る。

【００５６】図４には、この発明が適用されたＳＤＲＡ
Ｍの他の一実施例のブロック図が示されている。この実
施例では、前記のようなデータ演算に代えてアドレス演
算回路が設けられる。

【００５７】カラムアドレス発生回路２４は、その入力
部に設けられたレジスタ２４Ａにより初期アドレスを保
持し、それをもとに前記のようなバーストアクセスのた
めのアドレスカウントを行うこと他に、演算設定回路２
３により＋Ｎ又は−Ｎのような飛び飛びのアドレスでの
アクセスが行われるようにされる。マルチプレクサ２６
は、アドレスバッファ２０から取り込まれアドレス信号
か上記カラムアドレス発生回路２４により形成されたア
ドレス信号を選択して、カラムアドレスの指定を行う。

【００５８】この実施例では、ロウ系にも同様な回路が
設けられる。つまり、ロウアドレス発生回路２２は、そ
の入力部に設けられたレジスタ２２Ａにより初期アドレ
スを保持し、それをもとに演算設定回路２１により＋１
や−１のようなアドレス歩進動作や＋Ｎ又は−Ｎのよう
な飛び飛びのアドレスでのアクセスが行われるようにさ
れる。マルチプレクサ２５は、アドレスバッファ２０か
ら取り込まれアドレス信号か上記ロウアドレス発生回路
２２により形成されたアドレス信号を選択して、ロウア
ドレスの指定を行う。上記データの演算を行う演算回路
に関連する部分を除いて、他の構成は前記図３の実施例
と同様である。

【００５９】このようなアドレス演算機能を設けること
により、外部からは同じアドレスを入力しつつ、内部回
路で異なるアドレスに対してアクセスを行わせることが
できる。例えば、同じ図形を異なるアドレスに書き込む
ときに、同じアドレスに同じデータを入力するだけで足
りる。あるいは、メモリバンク０のデータを読み出して
メモリバンク１に書き込むときに、上記のようなアドレ
ス演算を行ってマルチプレクサ２５と２６を切り替える
だけで、メモリバンク０の図形を移動させてメモリバン
ク１に書き込むことができる。このようにアドレス信号
の算術的な演算によって、図形の移動や繰り返しパター
ン等の幾何学的な模様や図形を簡単に描くことができ
る。

【００６０】図５には、図１の実施例回路の動作の一例
を説明するための説明図が示されている。（Ａ）には、
その信号伝達経路の回路ブロックが示され、（Ｂ）には
信号波形が示されている。／ＲＡＳがハイレベルからロ
ウレベルに立ち下がるエッジに同期してロウアドレス信
号Ｘを取り込み、信号ＤＳＦ２により演算モードに入
る。

【００６１】／ＣＡＳがハイレベルからロウレベルに立
ち下がるエッジに同期してカラムアドレス信号Ｙを取り
込み、メモリアレイからデータの読み出しを行う。信号
／ＷＥのロウレベルへの変化により、外部端子から入力
された演算用データＤ１を取り込み、／ＯＥのロウレベ
ルに対応させて演算結果Ｄ２を外部に出力させる。この
ように１メモリサイクルにより、メモリの読み出しと演
算結果を出力させることができる。

【００６２】図６には、図３の実施例回路の動作の一例
を説明するための説明図が示されている。（Ａ）には、
その信号伝達経路の回路ブロックが示され、（Ｂ）には
信号波形が示されている。

【００６３】メモリバンク０のアクティブコマンドＢＡ
を入力し、ロウアドレス信号Ｘ０をアクティブにする。
次に、メモリバンク１のアクティブコマンドＢ１を入力
し、ロウアドレス信号Ｘ１をアクティブにする。

【００６４】ケースａでは、演算コマンドＣを入力し、
カラムアドレス信号Ｙを取り込む。そして、図（Ａ）の
（ａ）のようにメモリバンク０と１からそれぞれデータ
を読み出し、演算部に入力する（バースト動作）。ＣＡ
ＳのＬatecy ＝３、バースト長（Ｂurst＝４）により、
演算結果を外部端子から出力信号Ｄ２０、Ｄ２１、Ｄ２
２、Ｄ２３の順に出力させる（バースト出力）。かかる
ケースａのときの外部端子をＤo1のように表している。

【００６５】ケースｂでは、演算コマンドＣを入力し、
カラムアドレス信号Ｙを取り込んでメモリバンク０から
データを読み出す。これとともに外部端子から演算デー
タＤ１を取り込む。そして、図（Ａ）の（ｂ）のように
メモリバンク０と入力されたデータＤ１とを演算部に入
力し、ＣＡＳのＬatecy ＝３の後に、バースト長（Ｂur
st＝１）により、演算結果を外部端子から出力Ｄを出力
させる。かかるケースｂのときの外部端子をＤi2及びＤ
o2のように表している。上記のようなケースａとケース
ｂの設定は、例えばコマンド入力時に／ＷＥをハイレベ
ルとするかロウレベルとするかにより切り替えるように
するものである。

【００６６】図７には、図４の実施例回路の動作の一例
を説明するための説明図が示されている。（Ａ）には、
その信号伝達経路の回路ブロックが示され、（Ｂ）には
信号波形が示されている。

【００６７】メモリバンク０のアクティブコマンドＢＡ
を入力し、ロウアドレス信号Ｘ０をアクティブとする。
メモリバンク１のアクティブコマンド及び演算コマンド
Ｂ１を入力し、ロウアドレス信号Ｘ１を取り込んでアド
レス演算を行う。この演算結果のアドレス信号Ｘ’をア
クティブにする。

【００６８】演算コマンドＣを入力し、カラムアドレス
信号Ｙを取り込んでメモリバンク０をアクセスする。上
記カラムアドレス信号Ｙに対して演算を行い、アドレス
信号Ｙ’を発生させてメモリバンク１をアクセスする。
これにより、メモリバンク０から読み出されたデータを
メモリバンク１に書き込む（バースト動作）。

【００６９】図８には、図３とデータ演算回路と図４の
アドレス演算回路とを合わせ持つ半導体記憶装置の動作
の一例を説明するための説明図が示されている。（Ａ）
には、その信号伝達経路の回路ブロックが示され、
（Ｂ）には信号波形が示されている。

【００７０】メモリバンク０のアクティブコマンドＢＡ
を入力し、ロウアドレス信号Ｘ０をアクティブとする。
メモリバンク１のアクティブコマンドＢ１を入力し、ロ
ウアドレス信号Ｘ１をアクティブとする。そして、演算
コマンドＣを入力し、カラムアドレス信号Ｙを取り込ん
でメモリバンク０をアクセスする。上記アドレス信号Ｙ
に対して演算を行い、アドレス信号Ｙ’を発生させてメ
モリバンク１をアクセスする。

【００７１】上記メモリバンク０と１からそれぞれデー
タを読み出して、演算部に入力する（バースト動作）。
そして、前記同様にＣＡＳのＬatecy ＝３、バースト長
（Ｂurst＝４）により、演算結果を外部端子から出力信
号Ｄ２０、Ｄ２１、Ｄ２２、Ｄ２３の順に出力させる
（バースト出力）。類似の動作により、ロウアドレス信
号の演算も可能である。

【００７２】図９には、図３又は図４のＳＤＲＡＭを画
像メモリ（フレームメモリ）として用いた場合の画面割
り付けの一実施例の構成図が示されている。例えばＳＤ
ＲＡＭは、１６ビットの単位でのメモリアクセスを行
い、画面のスキャン方向に対して、１６ビットの単位で
メモリバンク０と１に交互にデータを割り付けるように
する。このようにすると、スキャン方向に対して１ワー
ド線ではメモリセルの数が不足するときにも、一方のメ
モリバンク０（又は１）に対して読み出しを行っている
間に、他方のメモリバンク１（又は０）のワード線の切
り替えを行うようにして引き続き同一スキャン方向に同
一タイミングで読み出しを行うようにすることができ
る。

【００７３】これより、表示画面が大画面化されたり、
高精細化により画素データ数が増加したときでも、メモ
リバンク０と１とが交互にアクセスされて、ワード線の
切り替え時間を実質的に無くすことができるから、ＣＲ
Ｔ等の表示装置におけるラスタスキャンタイミングに同
期した画像データの読み出しが可能になる。

【００７４】図１０には、画像圧縮・表示の一例を説明
するための表示画面図が示されている。同図には、前画
面と現画面が示されており、前画面におけるデータがＡ
０からベクトルＭＶだけ動いた場合が示されている。

【００７５】図１１には、上記データの動きを検出動作
を説明するための概略ブロック図が示されている。前画
面のデータＡ０と現画面のデータを比較し、一致又は最
も近いデータを探し出して、その動きベクトルを検出す
る。つまり、図１０においては、データがＡ０からベク
トルＭＶだけ動いたことを検出する。この実施例では、
前記のように前／現画面をメモリバンク０と１に対応さ
せておき、両バンク０と１からデータを読み出して、演
算比較を行って結果を外部に出力させる。ＣＰＵ等のホ
スト側では、演算結果を受け取り、動きベクトルＭＶを
判定する。

【００７６】図１２には、画像表示データの作成を説明
するための概略ブロック図が示されている。前画面のデ
ータに対して、動いたデータとその動きのベクトルＭＶ
を与え、その部分のデータのみを書替えて現画面の表示
データを作成して、マルチウィンドウ等により表示させ
る。本発明では、前／現画面をメモリバンク０と１に対
応させる。メモリバンク０の与えられたアドレスのデー
タを読み出して、同時にアドレス演算処理によってメモ
リバンク１のアドレスを発生させ、そのアドレスにメモ
リバンク０から読み出されたデータを書き込む。ＣＰＵ
等のホスト側では、この現画面のデータを表示用バッフ
ァメモリ（フレームメモリ）に転送させて、表示される
データを書き換えるようにする。

【００７７】図１３には、本発明が適用された画像メモ
リＶＲＡＭ又はＳＤＲＡＭをコンピュータシステムに適
用した場合の一実施例の機能ブロック図が示されてい
る。バスと中央処理装置ＣＰＵ、周辺装置制御部、主記
憶メモリとしてのＤＲＡＭ（ダイナミック型メモリ）及
びその制御部、バックアップメモリとしてのＳＲＡＭ
（スタティック型メモリ）及びバックアップパリティと
その制御部、プログラムが格納されたＲＯＭ（リード・
オンリー・メモリ）、表示系等によって本コンピュータ
システムは構成される。

【００７８】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。また、表示系は図
１ないし図４に示されたような半導体記憶装置を用いて
なるＶＲＡＭ等によって構成され、出力装置としてのデ
ィスプレイと接続されることによって記憶情報の表示を
行なう。また、コンピュータシステム内部回路に電源を
供給するための電源供給部が設けられている。上記中央
処理装置ＣＰＵは各メモリを制御するための信号を形成
することによって上記各メモリの動作タイミング制御を
行なう。

【００７９】この発明に係る半導体記憶装置は、上記の
ように演算回路を内蔵しているので、単なる表示データ
を保持しているフレームメモリの他に、簡単な画像処理
を高速に行うことから、ＣＰＵと共同して画像データの
処理を行うコプロセッサとしてシステムを組むことがで
きる。つまり、ＣＰＵによる画像データの論理演算やア
ドレス演算を受け持って、表示データの作成を高速に行
うものである。このため、１つのメモリサイクル中に演
算結果を出力させる機能は、ＣＰＵ等のホストシステム
のデータ処理の高速化する上で欠かせないものである。
つまり、従来の画像メモリのように演算を行わせるメモ
リサイクルと、その結果を出力させるメモリサイクルし
か持たないものでは、１つのデータ処理に２回のメモリ
アクセスが必要になってしまって動作の高速化が望めな
い。

【００８０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）内蔵された演算回路によりデータの論理演算又
はアドレス信号の算術演算を行い、かかる演算結果に対
応したデータを同じメモリサイクル中にメモリアレイに
書き込むようにすることの他に、外部端子から出力させ
るような機能を付加することにより、多様なデータ処理
を高速に行うようにすることができるという効果が得ら
れる。

【００８１】（２）独立してアクセスすることが可能
とされた第１と第２からなる２つのメモリバンクを持つ
シンクロナスダイナミック型ＲＡＭにおいて、外部端子
から入力された入力データ、上記第１又は第２のメモリ
バンクから読み出されたデータの中の２つのデータを選
択的に論理演算を行う演算回路を設けるとともに、かか
る演算結果を同じメモリサイクルにおいて外部端子から
出力させ、あるいは上記第１又は第２のメモリバンクに
書き込む機能を設けることにより、多様なデータ処理を
高速に行うようにすることができるという効果が得られ
る。

【００８２】（３）入力されたアドレス信号を記憶す
る記憶回路と、かかる記憶回路の記憶情報と入力された
アドレス信号とを算術演算する演算回路と、かかる演算
結果又は入力されたアドレス信号によりメモリアクセス
が行われるアドレス選択回路と、かかるアドレス選択回
路によりメモリセルの選択動作が行われてデータの書き
込み又は読み出しを行う回路を付加することより、図形
の移動等のような多様なデータ処理を高速に行うように
することができるという効果が得られる。

【００８３】（４）独立してアクセスすることが可能
とされた第１と第２からなる２つのメモリバンクを持つ
シンクロナスダイナミック型ＲＡＭにおいて、入力され
たアドレス信号を記憶する記憶回路と、かかる記憶回路
の記憶情報と入力されたアドレス信号とを算術演算する
演算回路と、かかる演算結果又は入力されたアドレス信
号を選択的に上記第１又は第２のメモリバンクの選択動
作を行うアドレス選択回路に供給してデータの書き込み
又は読み出しを行う回路を内蔵させることにより、図形
の移動等のような多様なデータ処理を高速に行うように
することができるという効果が得られる。

【００８４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＳＤ
ＲＡＭにシリアル出力回路を付加するものであってもよ
い。このようにすれば、画像処理用のコプロセッサとフ
レームメモリとの両機能を合わせ持つ半導体記憶装置が
構成でき、システムの高速化と簡素化が可能になる。演
算回路とそれに関連する信号伝達経路は、種々の実施例
形態を採ることができるものである。

【００８５】この発明は、画像データ等が記憶される半
導体記憶装置として広く利用することができるものであ
る。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内蔵された演算回路により
データの論理演算又はアドレス信号の算術演算を行い、
かかる演算結果に対応したデータを同じメモリサイクル
中にメモリアレイに書き込むようにすることの他に、外
部端子から出力させるような機能を付加することによ
り、多様なデータ処理を高速に行うようにすることがで
きる。

【００８７】独立してアクセスすることが可能とされた
第１と第２からなる２つのメモリバンクを持つシンクロ
ナスダイナミック型ＲＡＭにおいて、外部端子から入力
された入力データ、上記第１又は第２のメモリバンクか
ら読み出されたデータの中の２つのデータを選択的に論
理演算を行う演算回路を設けるとともに、かかる演算結
果を同じメモリサイクルにおいて外部端子から出力さ
せ、あるいは上記第１又は第２のメモリバンクに書き込
む機能を設けることにより、多様なデータ処理を高速に
行うようにすることができる。

【００８８】入力されたアドレス信号を記憶する記憶回
路と、かかる記憶回路の記憶情報と入力されたアドレス
信号とを算術演算する演算回路と、かかる演算結果又は
入力されたアドレス信号によりメモリアクセスが行われ
るアドレス選択回路と、かかるアドレス選択回路により
メモリセルの選択動作が行われてデータの書き込み又は
読み出しを行う回路を付加することより、図形の移動等
のような多様なデータ処理を高速に行うようにすること
ができる。

【００８９】独立してアクセスすることが可能とされた
第１と第２からなる２つのメモリバンクを持つシンクロ
ナスダイナミック型ＲＡＭにおいて、入力されたアドレ
ス信号を記憶する記憶回路と、かかる記憶回路の記憶情
報と入力されたアドレス信号とを算術演算する演算回路
と、かかる演算結果又は入力されたアドレス信号を選択
的に上記第１又は第２のメモリバンクの選択動作を行う
アドレス選択回路に供給してデータの書き込み又は読み
出しを行う回路を内蔵させることにより、図形の移動等
のような多様なデータ処理を高速に行うようにすること
ができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。

【図２】図１のＲＡＭ部における演算回路に関連する部
分の一実施例を示す概略回路図である。

【図３】この発明が適用されたＳＤＲＡＭの一実施例を
示すブロック図である。

【図４】この発明が適用されたＳＤＲＡＭの他の一実施
例を示すブロック図である。

【図５】図１の実施例回路の動作の一例を説明するため
の説明図である。

【図６】図３の実施例回路の動作の一例を説明するため
の説明図である。

【図７】図４の実施例回路の動作の一例を説明するため
の説明図である。

【図８】図３とデータ演算回路と図４のアドレス演算回
路とを合わせ持つ半導体記憶装置の動作の一例を説明す
るための説明図である。

【図９】図３又は図４のＳＤＲＡＭを画像メモリ（フレ
ームメモリ）として用いた場合の画面割り付けの一実施
例を示す構成図である。

【図１０】画像圧縮・表示の一例を説明するための表示
画面図である。

【図１１】図１０のデータの動きを検出動作を説明する
ための概略ブロック図である。

【図１２】図１０の画像表示データの作成を説明するた
めの概略ブロック図である。

【図１３】本発明が適用された画像メモリＶＲＡＭをコ
ンピュータシステムに適用した場合の一実施例を示す機
能ブロック図である。

【符号の説明】

１…ロウアドレスバッファ、２…カラムアドレスバッフ
ァ、３…ロウデコーダ、４…カラムデコーダ、５…セン
スアンプ＆入出力線、６…メモリアレイ、７…入力バッ
ファ、８…出力バッファ、９…演算回路、１０…入力デ
ータ制御回路、１１…ライト制御回路、１２…ライトア
ドレス制御回路、１３…アドレスカウンタ、１４…シリ
アル用カラムデコーダ、１５…シリアルメモリ、１６…
シリアル入力バッファ、１７…シリアル出力バッファ、
１８…タイミング発生回路、１９…リフレッシュカウン
タ、８Ｂ，９Ａ，１０Ａ…マルチプレクサ、９Ａ，９
Ｂ，９Ａ１，９Ａ２…レジスタ、２０…アドレスバッフ
ァ、２１，２３…アドレス演算回路、２２…ロウアドレ
ス発生回路、２４…カラムアドレス発生回路、２５，２
６…マルチプレクサ、２２Ａ，２４Ａ…レジスタ、ＣＰ
Ｕ…中央処理装置、ＤＲＡＭ…ダイナミック型メモリ
（主メモリ）、ＳＲＡＭ…スタティック型メモリ、ＲＯ
Ｍ…リード・オンリー・メモリ、ＫＢ…キーボート、Ｖ
ＲＡＭ…画像メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大石貫時東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者片山雅弘東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者渡邉一史東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ワード線とビット線との交点に情報記憶
用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメ
モリセルがマトリックス配置されてなるメモリアレイ
と、かかるメモリアレイをランダムにアクセスして第１
の外部端子との間でデータの入出力を行うアドレス選択
回路及びデータ入出力回路とからなるランダム入出力回
路と、上記ランダム入出力回路に組み込まれてなり、入
力データとメモリアレイから読み出されたデータとの論
理演算を行う演算回路と、同じメモリサイクルにおいて
かかる演算結果をメモリアレイに書き込み、又は上記第
１の外部端子から出力させる信号経路とを備えてなるこ
とを特徴とする半導体記憶装置。
【請求項２】上記メモリアレイには、そのビット線の
信号をパラレルにシリアルメモリに転送させる転送ゲー
トと、かかるシリアルメモリをアクセスして第２の外部
端子との間で信号をシリアルに出力させるアドレス選択
回路及びデータ出力回路とからなるシリアル出力回路が
設けられるものであることを特徴とする請求項１の半導
体記憶装置。
【請求項３】独立してアクセスすることが可能とされ
た第１と第２からなる２つのメモリバンクを持つシンク
ロナスダイナミック型ＲＡＭにおいて、外部端子から入
力された入力データ、上記第１又は第２のメモリバンク
から読み出されたデータの中の２つのデータを選択的に
論理演算を行う演算回路を設けるとともに、かかる演算
結果を同じメモリサイクルにおいて外部端子から出力さ
せ、あるいは上記第１又は第２のメモリバンクに書き込
む機能を設けてなることを特徴とする半導体記憶装置。
【請求項４】上記演算されるデータは、複数ビットか
らなるものであることを特徴とする請求項１、請求項２
又は請求項３の半導体記憶装置。
【請求項５】入力されたアドレス信号を記憶する記憶
回路と、かかる記憶回路の記憶情報と入力されたアドレ
ス信号とを算術演算する演算回路と、かかる演算結果又
は入力されたアドレス信号によりメモリアクセスが行わ
れるアドレス選択回路と、かかるアドレス選択回路によ
りメモリセルの選択動作が行われてデータの書き込み又
は読み出しが行われるメモリアレイとを備えてなること
を特徴とする半導体記憶装置。
【請求項６】独立してアクセスすることが可能とされ
た第１と第２からなる２つのメモリバンクを持つシンク
ロナスダイナミック型ＲＡＭにおいて、入力されたアド
レス信号を記憶する記憶回路と、かかる記憶回路の記憶
情報と入力されたアドレス信号とを算術演算する演算回
路と、かかる演算結果又は入力されたアドレス信号を選
択的に上記第１又は第２のメモリバンクの選択動作を行
うアドレス選択回路に供給してデータの書き込み又は読
み出しが行われてなることを特徴とする半導体記憶装
置。