JPH079751B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば画
像処理用のRAM（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

〔背景技術〕

文字及び図形をCRT（陰極線管）の画面上に表示させる
画像処理用のRAMとして、例えば、日経マグロウヒル社1
985年２月11日付「日経エレクトロニクス」頁219〜頁22
9に記載されたシリアルアクセスメモリが公知である。
このRAMは、アドレス信号を形成するカウンタ回路を外
部端子から供給される制御信号とタイミング信号で動作
させることにより、メモリアレイのワード線の選択信号
を形成するものである。また、メモリアレイのデータ線
をスイッチ回路を介してデータレジスタにパラレルに接
続させ、このデータレジスタと外部端子との間でデータ
をシリアルに授受させるようにするものである。これに
より、外部端子とのデータの授受は、シリアルに行われ
るので、CRTのラスタスキャンタイミングに同期した画
素データの取り出しが容易に行えるものとなる。しか
し、上記画像処理用のRAMにあっては、見かけ上はRAMで
ありながら、実質的にはその記憶容量分のビット数を持
つシフトレジスタとしての動作しか行えない。このた
め、１つのメモリセルに対しては全ビット分のアドレッ
シングに一回のアクセスしかできず、図形作成や変更を
伴い画像処理動作が遅くなってしまうという問題があ
る。

画像処理のためには、ランダム・アクセス動作を行うRA
Mの方が便利である。そこで、本願発明者は、×４ビッ
トのように複数ビットの単位でアクセスが行われるRAM
（例えば、（株）日立製作所、昭和58年９月発行の「日
立ICメモリデータブック」参照）を用いて、上記４ビッ
トの信号に対して赤、青、緑及び輝度信号を割り当て
て、カラー画像処理用の画像処理用のRAM（いわゆるビ
ディオRAM）を構成することを考えた。しかしながら、
このようなRAMにあっても、図形の作成やその変更にお
いて、画素データをいったん読み出して、それと新な画
素データや表示条件との論理演算を行い、変更すべき画
素データを作成して再びもとのアドレスに書き込むとい
う複数サイクルにわたるメモリアクセス動作及びマイク
ロプロセッサの動作が必要になる。

〔発明の目的〕

この発明の目的は、高速画像データの処理に適した多機
能を持つ半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
実質的なチップ選択信号に先立って供給された所定の制
御信号のレベルを判定して、上記チップ選択信号に同期
してアドレス端子から供給された信号をファンクション
信号として取り込み、そのファンクション信号により種
々のデータ処理を行う内部回路を設けるものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され
る。

この実施例の半導体記憶装置は、×４ビット構成のダイ
ナミック型RAMを基本構成として、以下に説明するよう
に画像処理動作を高速に行うための内部回路が付加され
る。特に制限されないが、同図におけるメモリ部RAM
は、４組のメモリアレイ、センスアンプ及びアドレスデ
コーダ回路から構成される。メモリアレイ部RAMは、マ
トリックス配置されたアドレス選択用MOSFET（絶縁ゲー
ト型電界効果トランジスタ）と情報記憶用のキャパシタ
とからなるダイナミック型メモリセルを含んでいる。上
記メモリセルのアドレス選択用MOSFETは、そのゲートが
対応するワード線に結合され、ドレインが対応する一方
のデータ線に結合される。このようなメモリ部RAMの構
成は、後に詳細に説明する。

メモリアレイにおける相補データ線の信号は、それぞれ
例示的に示されているスイッチMOSFETQ10,Q11等を介し
て合計４組からなるシフトレジスタSRの各ビットにパラ
レルに転送される。これらのMOSFETQ10,Q11は、そのゲ
ートに共通に供給されたタイミング信号φｓによって制
御され、上記信号の転送タイミングが制御される。この
ようなメモリアレイにおける１ワード線分の記憶情報を
パラレルに読み出して合計４組からなるシフトレジスタ
SRから外部端子Dsへ４ビットの信号をシリアルに送出さ
せる機能は、CRTのラスタスキャンタイミングに同期し
て表示すべきカラー画素を構成する赤、青、緑及び輝度
の図形データを発生させる上で便利なものとなる。

ロウアドレスバッファＲ−ADBは、ロウアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
ｒに同期して外部アドレス信号AX0〜AXiを取込み、ロウ
アドレスデコーダに伝える内部相補アドレス信号を形成
する。メモリ部RAMに含まれるロウアドレスデコーダ
は、後述するように、そのアドレス信号の解読を行うと
ともに、ワード線選択タイミング信号に同期して所定の
ワード線及びダミーワード線の選択動作を行う。

カラムアドレスバッファＣ−ADBは、通常のメモリアク
セスにあっては遅れて供給されるカラムアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
ｃに同期して外部アドレス信号AY0〜AYiを取込みカラム
アドレスデコーダに伝える。メモリ部RAMに含まれるカ
ラムアドレスデコーダは、そのアドレス信号の解読を行
うとともに、データ線選択タイミング信号に同期してデ
ータ線の選択動作を行う。この実施例において、カラム
アドレスバッファＣ−ADBは、上記のようなアドレス信
号AY0〜AYiの取り込みの他に一定の動作条件のもとで上
記アドレス端子から取り込んだ信号をファンクション信
号としてファンクション設定回路FNに伝える。

上記ファンクション設定回路FNは、後述するタイミング
制御回路TCにより形成されたタイミング信号φfnによ
り、それが動作状態にされたとき、上記カラムアドレス
バッファＣ−ADBを通して取り込まれた信号を解読し
て、特に制限されないが、論理演算回路LUの演算モード
を設定する演算モード信号fn、データ入力回路IBの動作
を選択的に無効にさせるマスク信号msk及び上記データ
入力回路IBの出力信号を論理演算回路LUを通されないで
そのままメモリ部RAMの入出力ノードI/Oに伝えるゲート
回路Ｇを制御するパス信号ps等を発生させる。

上記論理演算回路LUは、上記４組のメモリ部RAMに対応
した４組の回路からなり、その一方に入力に設けられた
ラッチ回路Ｆに保持された信号と、データ入力回路IBを
通して外部端子Diから供給された書き込み信号とを受
け、アンド（AND）、ナンド（NAND）、オア（OR）、ノ
ア（NOR）、反転及び排他的論理和動作等の各種論理演
算動作を、その演算モード信号fnに従って行うものであ
る。上記ラッチ回路Ｆは、その入力端子が対応するメモ
リ部RAMの入出力ノードI/Oに結合され、選択されたメモ
リセルの記憶情報を保持するものである。論理演算回路
LUは、複数の論理ゲート回路と、その信号伝達経路を切
り換えるマルチプレクサ回路との組み合わせから構成さ
れる。このため、外部端子Diから供給された書き込み信
号をそのまま書き込む場合に、その書き込み信号を上記
のような論理ゲート回路やマルチプレクサ回路からなる
論理演算回路LUを通すと、その分信号伝達時間が遅くな
ってしまう。ゲート回路Ｇは、上記パス信号psにより上
記データ入力回路IBの出力信号をそのままメモリ部RAM
の入出力ノードI/Oに伝える。このような動作によっ
て、書き込み動作を高速に行うことができる。

データ入力回路IBは、合計４組の回路からなり、その動
作タイミング信号φinにより動作状態にされたとき、外
部端子Diから供給された４ビットの書き込み信号をそれ
ぞれ増幅して、内部書き込み信号を形成する。データ入
力回路IBは、上記ファンクション設定回路FNにより形成
されたマスク信号mskに従い、上記タイミング信号φin
による動作状態が選択的に無効にされる。言い換えるな
らば、上記４組の回路のうち、任意の回路の動作が無効
にされる。このような外部書き込み信号に対するマスク
動作は、赤、青、緑及び輝度信号からなる１つの画素デ
ータの中にいずれか１ないし３の信号を選択的に入力す
る場合に便利な機能とされる。

データ出力回路OBは、合計４組の回路からなり、その動
作タイミング信号φopにより動作状態にされたとき、メ
モリ部RAMの対応する入出力ノードの合計４ビットの信
号をそれぞれ増幅して外部端子Doへ送出させる。

タイミング制御回路TCは、外部から供給されたアドレス
ストローブ信号▲▼，▲▼、ライトイネー
ブル信号▲▼とシフトレジスタSRの動作のためのク
ロック信号CLKを受け、動作モードの識別と、それに応
じた上記例示的に示されたタイミング信号φｃ、φr,φ
fn等の他、内部回路の動作に必要とされる各種動作タイ
ミング信号を形成する。

リフレッシュ制御回路REFCは、特に制限されないが、リ
フレッシュ用アドレス信号を形成するリフレッシュアド
レスカウンタ回路を含んでいる。リフレッシュアドレス
カウンタ回路は、上記タイミング制御回路TCによりロウ
アドレスストローブ信号▲▼に先立ってカラムア
ドレスストローブ信号▲▼ががロウレベルにされ
たことを検出することにより形成されたリフレッシュ信
号φrfを受けて、上記信号▲▼のロウレベル毎に
上記歩進（計数動作）を行う。リフレッシュ動作モード
のとき、上記リフレッシュ制御回路REFCで形成されたリ
フレッシュ用アドレス信号は、上記リフレッシュモード
のとき、ロウアドレスバッファＲ−ADBの入力に伝えら
れ、このロウアドレスバッファＲ−ADBを通してメモリ
部RAMのロウデコーダに供給される。

第３図には、上記メモリ部RAMの一実施例の回路図が示
されている。

１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。情報の読み出し
は、MOSFETQmをオン状態にしてキャパシタcsを共通のデ
ータ線DLにつなぎ、データ線DLの電位がキャパシタCsに
蓄積された電荷量に応じてどのような変化が起きるかを
センスすることによって行われる。

メモリセルMCを小さく形成し、かつデータ線DLに多くの
メモリセルを結合して高集積大容量のメモリマトリック
スにしてあるため、上記キャパシタCsと、データ線DLの
図示しない浮遊容量Coとの比Cs/Coは非常に小さな値に
なる。したがって、上記キャパシタCsに蓄積された電荷
量によるデータ線DLの電位変化は、非常に微少な信号と
なっている。

このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、特に
制限されないが、そのキャパシタCdの容量値がメモリセ
ルMCのキャパシタCsのほゞ半分であることを除き、メモ
リセルMCと同じ製造条件、同じ設計定数で作られてい
る。キャパシタCdは、アドレッシングに先立って、MOSF
ETQd′によって接地電位に放電される。このように、キ
ャパシタCdは、キャパシタCsの約半分の容量値に設定さ
れているので、メモリセルMCからの読み出し信号のほゞ
半分に等しい基準電圧を形成することになる。

一対の並行に配置された相補データ線DL,▲▼（折
り返しビット線、又はディジット線）に結合されるメモ
リセルの数は、検出精度を上げるため等しくされる。特
に制限されないが、相補データ線DL,▲▼のそれぞ
れに１個ずつのダミーセルDCが結合されている。また、
各メモリセルMCは、１本のワード線WLと相補対データ線
の一方との間に結合される。各ワードWLは双方のデータ
線対と交差しているので、ワード線WLに生じる雑音成分
が静電結合によりデータ線にのっても、その雑音成分が
双方のデータ線対DL,▲▼に等しく現れ、後述する
差動型のセンスアンプSAによって相殺される。アドレッ
シングにおいて、相補データ線対DL,▲▼の一方に
結合されたメモリセルMCが選択された場合、他方のデー
タ線には必ずダミーセルDCが結合されるように一対のダ
ミーワード線DWL,▲▼の一方が選択される。

センスアンプSAは、特に制限されないが、一対の交差結
線されたMOSFETQ1,Q2を有し、これらの正帰還作用によ
り、相補データ線DL,▲▼に現れた微少な信号を差
動的に増幅する。この正帰還動作は、２段回に分けてお
こなわれ比較的小さいコンダクタンスにされたMOSFETQ7
が比較的早いタイミング信号φpa1によって導通し始め
ると同時に開始され、アドレッシングによって相補デー
タ線DL,▲▼に与えられた電位差に基づき高い方の
データ線電位は遅い速度で、低い方のそれは速い速度で
共にその差が広がりながら下降していく。この時、上記
電圧差がある程度大きくなったタイミングで比較的大き
いコンダクタンスにされたMOSFETQ8がタイミング信号φ
pa2によって導通するので、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセンスア
ンプSAの動作を行わせることによって、上記高い方の電
位落ち込みを防止する。こうして低い方の電位が交差結
合MOSFETのしきい値電圧以下に低下したとき正帰還動作
が終了し、高い方の電位の下降は電源電圧Vccより低く
上記しきい値電圧より高い電位に留まるとともに、低い
方の電位は最終的に接地電位（0V）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Vccの電位にブース
ト（昇圧）する働きがある。

同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼は、上記第１図に示した入出力ノードI/O
に対応している。

また、上記構成のメモリアレイMARYにおける相補データ
線DL,▲▼は、前記第１図に示したようなスイッチM
OSFETQ10,Q11等を介してシフトレジスタSRの対応するビ
ットに結合される。すなわち、上記センスアンプSAとア
クティブリストア回路ARの動作によって相補データ線D
L,▲▼に現れた１本のワード線に結合されたメモリ
セルの読み出し信号は、タイミング信号φｓに同期して
パラレルにシフトレジスタSRに伝達される。

ロウアドレスデコーダＲ−DCR及びカラムアドレスデコ
ーダＣ−DCRは、前記ロウアドレスバッファＲ−ADB及び
カラムアドレスバッファＣ−ADBでそれぞれ形成された
内部相補アドレス信号を受けて、１本のワード線及びダ
ミーワード線並びにカラムスイッチ選択信号を形成して
メモリセル及びダミーセルのアドレッシングを行う。す
なわち、ロウアドレスデコーダＲ−DCRは、ロウアドレ
スバッファＲ−ADBにより形成された内部相補アドレス
信号を解読して、ワード線選択タイミング信号φｘに同
期して、１本のワード線とこれに対応したダミーワード
線の選択動作を行う。カラムアドレスデコーダＣ−DCR
は、カラムアドレスバッファＣ−ADBにより形成された
内部相補アドレス信号を解読して、データ線選択タイミ
ング信号φｙに同期して、一対の相補データ線を共通相
補データ線の結合させるカラムスイッチMOSFETのゲート
に伝えられる選択信号を形成する。

次に、第２図に示したタイミング図に従って、この実施
例の半導体記憶装置の動作の一例を説明する。

ロウアドレスストローブ信号▲▼がハイレベルか
らロウレベルに変化する前に、カラムアドレスストロー
ブ信号▲▼とライトイネーブル信号▲▼をロ
ウレベルにする。すると実質的なチップ選択信号である
ロウアドレスストローブ信号▲▼がハイレベルか
らロウレベルにされるタイミングで内部回路が動作状態
にされ、タイミング制御回路TCは、上記タイミングでカ
ラムアドレスストローブ信号▲▼がロウレベルで
あることを判定して、リフレッシュ制御信号φrfを発生
させて、リフレッシュサイクルのための各種タイミング
信号を発生させる（▲▼ビフォワー▲▼リ
フレッシュ）。これにより、リフレッシュ制御回路REFC
で形成されたリフレッシュアドレス信号は、ロウアドレ
スバッファＲ−ADBを介してロウアドレスデコーダＲ−D
CRに伝えられ、ワード線の選択操作、センスアンプSA及
びアクティブリストア回路ARの一連の動作によるリフレ
ッシュ動作が行われる。このとき、ロウアドレスバッフ
ァＲ−ADBの入力端子は、上記リフレッシュ制御化REFC
と結合され、外部アドレス端子とは分離されている。

タイミング制御回路TCは、上記カラムアドレスストロー
ブ信号▲▼と上記ライトイネーブル信号▲▼
が共にロウレベルであることを検出すると、上記ロウア
ドレスストローブ信号▲▼のロウレベルへの変化
タイミングにより、カラムアドレスバッファＣ−ADBを
活性化させるタイミング信号φｃとファンクション設定
回路FNを起動させるタイミング信号φfnを発生させる。
上記リフレッシュ動作においては、データ線選択タイミ
ング信号φｙが発生されないから、カラムアドレスデコ
ーダＣ−DCRは、実質的に非動作状態に置かれる。した
がって、上記カラムアドレスバッファＣ−ADBを通した
ファンクション信号Ｆは、この時動作状態にされたファ
ンクション設定回路FNに取り込まれる。ファンクション
設定回路FNは、上記取り込んだファンクション信号Ｆを
保持するとともに、それを解読して次の動作のための各
種動作モード信号を形成する。このようにして、リフレ
ッシュ動作と、ファンクション信号Ｆの取り込み動作が
同じメモリサイクル（リフレッシュサイクル）中で並行
して行われる。

上記アドレスストローブ信号▲▼、▲▼、
及びライトイネーブル信号▲▼をハイレベルにして
内部回路をいったんリセット状態にする。このリセット
状態においても上記ファンクション設定回路FNは、上記
取り込んだファンクション信号Ｆを保持している。

次に、ロウアドレスストローブ信号▲▼をハイレ
ベルからロウレベルに変化させると、タイミング制御化
TCは、タイミング信号φｒを発生させてロウアドレスバ
ッファＲ−ADBを動作状態にし、外部アドレス端子から
供給されたアドレス信号をロウアドレス信号AX（AX0〜A
Xi）として取り込む。この後、上記タイミング制御回路
TCは、図示しないが前記ワード線選択タイミング信号φ
ｘ、センスアンプ動作タイミング信号φpa1,φpa2及び
アクティブリストア動作タイミング信号φrsを時系列的
に発生させて、ロウ系の選択動作を行う。

次いで、カラムアドレスストローブ信号▲▼をハ
イレベルからロウレベルに変化させると、タイミング制
御化TCは、タイミング信号φｃを発生させてカラムアド
レスバッフアＣ−ADBを動作状態にし、外部アドレス端
子から供給されたアドレス信号をカラムアドレス信号AY
（AY0〜AYi）として取り込む。この後、上記タイミング
制御回路TCは、図示しないが前記データ線選択タイミン
グ信号φｙに発生させて、データ線の選択動作を行う。
これにより、共通相補データ線CDL,▲▼（入出力
ノードI/O）の信号は、言い換えるならば、上記アドレ
ス信号AXとAYで指定されたメモリセルの記憶情報DAはラ
ッチ回路Ｆに取り込まれる。

ライトイネーブル信号▲▼をロウレベルにされた書
き込み動作モードにおいては、外部端子Diから供給され
た書き込み信号DBがデータ入力回路IBを介して取り込ま
れる。前記ファンクション設定によってファンクション
設定回路FNが、例えば論理演算回路LUに対してアンド演
算を指示したなら、論理演算回路LUは、上記ラッチ回路
Ｆの信号DAと上記書き込み酸号DBのアンド信号DA・DBを
形成して、上記入出力ノードI/Oに伝える。これによっ
て、上記選択されたメモリセルには上記信号DA・DBが書
き込まれる。これにより、１サイクルの書き込み動作に
よって、メモリセルの記憶情報をそれと外部端子から供
給された書き込み信号の論理演算に従って画素データに
置き換えることができる。

上記ファンクシッン設定により、合計４個の論理演算回
路LUのうち１ないし３個を非動作状態にさせると、非動
作状態にされた論理演算回路LUに対応されたメモリ部RA
Mのメモリアレイは、もとの記憶情報を維持するものと
なる。この結果、メモリ部RAMに対して３ないし１ビッ
トのみ上記論理演算結果の書き込みを行うことができ
る。

ファンクション設定による他の動作形態は、メモリセル
の記憶情報を外部端子から供給された書き込み信号に置
き換える場合、パス信号psが形成される。これによっ
て、データ入力回路IBを通した書き込み信号は、上記論
理演算回路LUに代えて、ゲート回路（トライステートバ
ッファ）Ｇを通して直接にメモリ部RAMの入出力ノード
（メモリアレイMARYの共通相補データ線）に伝えられ
る。これによって、従来のダイナミック型RAMと同様に
高速に書き込み動作を行うことができる。

ファンクション設定による更に他の動作形態は、外部端
子から供給される４ビットの書き込み信号のうちの特定
のビットのみを書き込む場合、マスク信号mskが設定さ
れる。このマスク信号mskは、それに対応したデータ入
力回路IBを非動作状態にさせる。これによって、外部端
子に供給された書き込み信号が無効にされる。すなわ
ち、このマスク機能は、メモリ部RAMのアドレッシング
によって同時に選択される合計４個のメモリセルのう
ち、特定のメモリセルに対してのみ外部端子から供給さ
れる信号を書き込む場合に利用される。このような機能
は、上記バイパスモードの時に、ゲート回路Ｇを選択的
に動作させることによっても実現できるものである。

上記のようなファンクションの設定は、その変更を行う
ことによって前の状態が解除され、新たに設定したファ
ンクションに置き換えられる。このようにすることによ
って、ファンクション設定のための動作サイクルを少な
くできるものである。通常、画像処理にあっては、１つ
の図形を構成する画素又は特定のエリアを構成する画像
は、多数のドット（ビット）の集合からなるものである
ので、その変更には同じ論理演算が上記多数のドットに
対して繰り返して行う必要があるから、上記ファンクシ
ョン設定の解除を新たな設定により置き換えることが便
利なものとなる。

なお、読み出し動作は、従来の×４ビット構成のダイナ
ミック型RAMと同様であるので、その説明を省略する。
この場合、４ビットの画素信号のうち、特定のビットに
マスクする機能を設けるものであってもよいが、このよ
うな動作は、マイクロプロセッサ側でそのビットの処理
を行うようにすることによって実現できる。

さらに、シリアル読み出し動作は、前記公知のシリアル
メモリとほゞ類似の動作により行うことができる。この
場合、この実施例では、ロウアドレスを外部端子から供
給されるアドレス信号によって任意に設定できるから、
表示画面のスクロール機能を実現できる。すなわち、CR
Tの最初のラスタに同期して設定されるロウアドレスの
変更によって表示画面上の図形を上又は下方向に移動さ
せることが可能になる。

〔効 果〕

（１）実質的なチップ選択信号の供給タイミングと、他
のタイミング信号ないし制御信号のレベルの組み合わせ
により、メモリアクセス動作と類似の動作によってアド
レス端子からの信号をファンクション信号として取り込
むことができるから、ファンクション設定が容易に行え
るという効果が得られる。

（２）実質的なチップ選択信号であるロウアドレススト
ローブ信号▲▼の立ち下がりタイミングに先立っ
てカラムアドレスストローブ信号▲▼とライトイ
ネーブル信号▲▼がロウレベルであることを識別し
てアドレス端子から供給された信号としてファンクショ
ン信号の取り込むことにより、ファンクション設定動作
と、▲▼ビフォワー▲▼リフレッシュ動作
とを同時に並行して行えるという効果が得られる。

（３）アドレス端子からファンクション信号を取り込む
ことにより、多ビットからなるファンクション信号を構
成することができる。これによって、多種類のファンク
ション設定が可能になるという効果が得られる。

（４）RAM内に演算回路を設けることにより、１回の書
き込みサイクル内でそのアドレッシングによって選択さ
れたメモリセルの記憶情報を、その記憶情報と外部端子
から供給された書き込み信号との演算結果に置き換える
ことができる。これによって、図形の作成や変更のため
の画像処理が高速に行えるという効果が得られる。

（５）ファンクションモードの１の機能として、複数ビ
ットの信号のうちの任意の特定のビットに対してマスク
することにより、変更したく無いメモリセルの記憶情報
を配慮することなく、外部端子からの書き込み信号やそ
の演算を行うことができるから、図形の作成や変更が容
易に行えるという効果が得られる。

（６）上記（４），（５）により、マイクロプロセッサ
ないし画像プロセッサ等での処理負担が軽減されるとと
もに、そのプログラムが容易に行えるという効果が得ら
れる。

（７）演算回路を通さないで、データ入力回路の出力信
号を直接メモリ部の入出力ノードに伝達させるバイパス
回路を設けることにより、演算を伴わない書き込み動作
の高速化を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ入力回
路の入力端子と、データ出力回路の出力端子は、共通の
外部端子に結合して外部端子数を経らすようにするもの
であってもよい。この場合、上記データ入力回路とデー
タ出力回路の動作を制御するための出力イネーブル信号
をタイミング制御回路に供給してその動作制御が行われ
る。なお、上記出力イネーブル信号を実質的なチップ選
択信号の前に通常の動作と異なるレベルにして、上記メ
モリア部RAMの記憶情報をシフトレジスタSRにパラレル
に出力させるタイミング信号を形成するようにするもの
であってもよい。演算回路は、論理演算の他算術演算を
行うものであってもよい。ロウ（Ｘ）及びカラム（Ｙ）
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい。この場合、チップ選択信号によ
ってRAMのアクセスが開始されるから、ライトイネーブ
ル信号との組み合わせにより、上記いずれかのアドレス
端子とその信号を受けるアドレスバッファを介して、フ
ァンクション設定動作を実現できるものである。リフレ
ッシュ動作は、外部端子から供給されるリフレッシュ制
御信号により行うようにするものであってもよい。この
場合には、外部端子からリフレッシュ周期を設定できる
から、リフレッシュ動作と並行して上記シリアル読み出
し動作のためのシフトレジスタのパラレル転送を行うよ
うにすることもできる。さらに、ファンクション設定の
解除は、設定動作後の書き込みサイクルの終了とともに
自動的に行うようにするものであってもよい。メモリア
レイは、スタティック型メモリセルにより構成するもの
であってもよい。

〔利用分野〕

この発明は、画像処理の他、各種データ処理機能を備え
た半導体記憶装置として広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を示すタイミング図、 第３図は、第１図におけるメモリ部の一実施例を示す回
路図である。 RAM……メモリ部、MC……メモリセル、DC……ダミーセ
ル、CW……カラムスイッチ、SA……センスアンプ、AR…
…アクティブリストア回路、Ｒ−DCR……ロウアドレス
デコーダ、Ｃ−DCR……カラムアドレスデコーダ、Ｒ−A
DB……ロウアドレスバッファ、Ｃ−ADB……カラムアド
レスバッファ、OB……データ出力回路、IB……データ入
力回路、TC……タイミング制御回路、REFC……リフレッ
シュ制御回路、FN……ファンクション設定回路、LU……
演算回路、Ｇ……ゲート回路、Ｆ……ラッチ回路、SR…
…シフトレジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】ロウアドレスストローブ信号の立ち下がり
   タイミングに先立ってカラムアドレスストローブ信号と
   ライトイネーブル信号がロウレベルであることを識別し
   て、アドレス端子から供給された信号をファンクション
   信号として取り込む回路と、該ファンクション信号によ
   りその動作モードが指定される内部回路とを含むことを
   特徴とする半導体記憶装置。
2. 【請求項２】上記内部回路は、上記ファンクション信号
   に従って内部記憶情報と外部端子から供給された書き込
   み信号との演算を行い選択されたメモリセルに書き込む
   べき信号を形成する演算回路を含むものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。
3. 【請求項３】上記内部回路は、上記ファンクション信号
   に従って外部端子から供給された書き込み信号をそのま
   ま伝えるバイパス回路を含むものであることを特徴とす
   る特許請求の範囲第２項記載の半導体記憶装置。
4. 【請求項４】上記内部回路は、上記ファンクション信号
   に従って複数個の外部端子から供給される複数ビットか
   らなる書き込み信号に対して任意の１ないし複数ビット
   の信号を無効にさせる回路を含むものであることを特徴
   とする特許請求の範囲第１項乃至第３項のうち一つに記
   載の半導体記憶装置。
5. 【請求項５】上記ファンクション信号の取り込みと内部
   で形成されたリフレッシュアドレス信号に従ったリフレ
   ッシュ動作とが並行して行われるものであることを特徴
   とする特許請求の範囲第１項乃至第４項のうち一つに記
   載の半導体記憶装置。