JPH0845931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0845931A JPH0845931A JP6176861A JP17686194A JPH0845931A JP H0845931 A JPH0845931 A JP H0845931A JP 6176861 A JP6176861 A JP 6176861A JP 17686194 A JP17686194 A JP 17686194A JP H0845931 A JPH0845931 A JP H0845931A
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- JP
- Japan
- Prior art keywords
- mark
- resist
- insulating film
- wiring material
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 バーニアマークに残存付着していた配線材料
片が剥がれないようにした半導体装置の製造方法を提供
する。 【構成】 半導体素子形成領域１３とマーク領域１４と
を有する半導体基板上に層間絶縁膜１８を形成する工程
と、前記層間絶縁膜上に第１レジスト層１９を形成し、
前記第１レジスト層をパターニングする工程と、パタ−
ニングした前記第１レジスト層をマスクとして前記層間
絶縁膜をエッチングして、少なくとも前記マーク領域上
にマーク用層間絶縁膜片１８ａを残存させる工程と、全
面に配線材料層２１を形成する工程と、前記配線材料層
上に第２レジスト層２２を形成し、前記第２レジスト層
をパターニングする工程と、パターニングした前記第２
レジスト層をマスクとして前記配線材料層をエッチング
して、少なくとも、前記マーク用層間絶縁膜片の周囲及
びその側方に至るまでを被う配線材料体２１ｃを残存さ
せる工程と、を備える。
片が剥がれないようにした半導体装置の製造方法を提供
する。 【構成】 半導体素子形成領域１３とマーク領域１４と
を有する半導体基板上に層間絶縁膜１８を形成する工程
と、前記層間絶縁膜上に第１レジスト層１９を形成し、
前記第１レジスト層をパターニングする工程と、パタ−
ニングした前記第１レジスト層をマスクとして前記層間
絶縁膜をエッチングして、少なくとも前記マーク領域上
にマーク用層間絶縁膜片１８ａを残存させる工程と、全
面に配線材料層２１を形成する工程と、前記配線材料層
上に第２レジスト層２２を形成し、前記第２レジスト層
をパターニングする工程と、パターニングした前記第２
レジスト層をマスクとして前記配線材料層をエッチング
して、少なくとも、前記マーク用層間絶縁膜片の周囲及
びその側方に至るまでを被う配線材料体２１ｃを残存さ
せる工程と、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＥＰ（写真蝕刻）工
程における合わせに使用されるマーク類を形成した半導
体装置の製造方法に関し、特に、段差形状を有する微小
パターンのマークを形成した半導体装置の製造方法に関
する。
程における合わせに使用されるマーク類を形成した半導
体装置の製造方法に関し、特に、段差形状を有する微小
パターンのマークを形成した半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体装置は積層構造を有しており、こ
の積層構造は１層ごとにＰＥＰ工程に基づいて形成され
る。ＰＥＰ工程は、半導体基板上の膜に所望のパターン
を形成するための工程である。つまり、半導体基板上の
膜上にレジストが塗布され、形成しようとするパターン
が描かれたホトマスク（原画）をこのレジストに投影露
光した後、現像してレジストにパターンを形成する。こ
のパターンに基づいてエッチング等の工程によって膜に
パターンが形成される。また、ＰＥＰ工程は、下地とし
ての層に合わせて上層を形成するための工程である。こ
のため、下地としての層に予め合わせマーク類を形成し
ておく。これらのマークは合わせマーク、寸法精度マー
ク、合わせずれ確認用のバーニアマーク等がある。この
ようなマーク類が半導体基板（ウェハー）上に形成され
ている例を図３に示す。
の積層構造は１層ごとにＰＥＰ工程に基づいて形成され
る。ＰＥＰ工程は、半導体基板上の膜に所望のパターン
を形成するための工程である。つまり、半導体基板上の
膜上にレジストが塗布され、形成しようとするパターン
が描かれたホトマスク（原画）をこのレジストに投影露
光した後、現像してレジストにパターンを形成する。こ
のパターンに基づいてエッチング等の工程によって膜に
パターンが形成される。また、ＰＥＰ工程は、下地とし
ての層に合わせて上層を形成するための工程である。こ
のため、下地としての層に予め合わせマーク類を形成し
ておく。これらのマークは合わせマーク、寸法精度マー
ク、合わせずれ確認用のバーニアマーク等がある。この
ようなマーク類が半導体基板（ウェハー）上に形成され
ている例を図３に示す。
【０００３】図３は半導体基板１の一部分を示してい
る。半導体基板１上には半導体素子の形成領域２、２、
…がマトリックス状に形成される。その形成領域２、
２、…の周りに、素子形成の際にＰＥＰ工程で使用され
る合わせマーク領域３、寸法精度マーク領域４、合わせ
ずれ確認用のバーニアマーク領域５が形成される。
る。半導体基板１上には半導体素子の形成領域２、２、
…がマトリックス状に形成される。その形成領域２、
２、…の周りに、素子形成の際にＰＥＰ工程で使用され
る合わせマーク領域３、寸法精度マーク領域４、合わせ
ずれ確認用のバーニアマーク領域５が形成される。
【０００４】このような半導体基板１にＰＥＰ工程を行
う場合について説明する。まず、半導体基板１の上面に
レジストが塗布され、合わせマーク領域４の合わせマー
ク（図示せず）によってｘ方向、ｙ方向のそれぞれにつ
いて、下地の層に合うようにホトマスク原画の位置合わ
せを行う。続いて、この原画をレジストに投影露光した
後、現像してレジストにパターンを形成する。このレジ
ストパターンには素子形成のためのパターンに加えて、
バーニアマークのパターンも含まれている。
う場合について説明する。まず、半導体基板１の上面に
レジストが塗布され、合わせマーク領域４の合わせマー
ク（図示せず）によってｘ方向、ｙ方向のそれぞれにつ
いて、下地の層に合うようにホトマスク原画の位置合わ
せを行う。続いて、この原画をレジストに投影露光した
後、現像してレジストにパターンを形成する。このレジ
ストパターンには素子形成のためのパターンに加えて、
バーニアマークのパターンも含まれている。
【０００５】このバーニアマークは下層に対して上層に
ずれがあるか否かを見るためのマークである。図４に示
すように、予め下地となる層に長方形で表される主尺５
ａ、５ａ、…が複数形成されている。この主尺５ａ、５
ａ、…は、後述のように、フィールド酸化膜によって形
成されるものである。その上方に、レジスト層をパター
ニングすることによって、複数のバーニアマーク（副
尺）５ｂ、５ｂ、…が形成される。主尺５ｂのピッチと
バーニアマーク５ａのピッチは異なるようにしてある。
このため、基準マーク５ｃの位置にある主尺５ａ（１）
の枠内に枠の中心とバーニアマーク５ｂの中心が合って
入っているか否かによって合わせずれを見るものであ
る。図４（Ａ）では基準マーク５ｃのある主尺５ａ
（１）の枠の中央にバーニアマーク５ｂが入っているた
め、合わせずれがないことが確認でき、一方、図４
（Ｂ）では、バーニアマーク５ｂが基準マークのある主
尺５ａの２つとなりの主尺５ａ（２）の中央に入ってい
るので、合わせずれが生じていることが確認できる。
ずれがあるか否かを見るためのマークである。図４に示
すように、予め下地となる層に長方形で表される主尺５
ａ、５ａ、…が複数形成されている。この主尺５ａ、５
ａ、…は、後述のように、フィールド酸化膜によって形
成されるものである。その上方に、レジスト層をパター
ニングすることによって、複数のバーニアマーク（副
尺）５ｂ、５ｂ、…が形成される。主尺５ｂのピッチと
バーニアマーク５ａのピッチは異なるようにしてある。
このため、基準マーク５ｃの位置にある主尺５ａ（１）
の枠内に枠の中心とバーニアマーク５ｂの中心が合って
入っているか否かによって合わせずれを見るものであ
る。図４（Ａ）では基準マーク５ｃのある主尺５ａ
（１）の枠の中央にバーニアマーク５ｂが入っているた
め、合わせずれがないことが確認でき、一方、図４
（Ｂ）では、バーニアマーク５ｂが基準マークのある主
尺５ａの２つとなりの主尺５ａ（２）の中央に入ってい
るので、合わせずれが生じていることが確認できる。
【０００６】このバーニアマーク５ｂ、５ｂ、…はレジ
ストであるため，この後のエッチング工程によって、バ
ーニアマーク５ｂ、５ｂ、…の下の層は除去されること
なく残る。
ストであるため，この後のエッチング工程によって、バ
ーニアマーク５ｂ、５ｂ、…の下の層は除去されること
なく残る。
【０００７】このようなバーニアマークの形成につい
て、トランジスタのソース領域、ドレイン領域に合わせ
てコンタクトホールを形成する工程及びそれに続いて配
線層を形成する工程との関係から以下に説明する。
て、トランジスタのソース領域、ドレイン領域に合わせ
てコンタクトホールを形成する工程及びそれに続いて配
線層を形成する工程との関係から以下に説明する。
【０００８】図５（Ａ）に示すように、半導体基板１１
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホールを形成するための
ＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８の上
方にレジスト１９を塗布し、拡散層１７、即ち、ソー
ス、ドレイン領域１７ａ及びソース、ドレイン領域１７
ｂ等にコンタクトホール２０を位置合わせするための合
わせマーク（図示せず）によってホトマスクのコンタク
トホール２０のパターンを合わせて、パターンをレジス
ト１９に投影露光後、現像してレジスト１９にコンタク
トホール２０のパターン溝１９ａ、１９ａ、…を形成す
る。このとき、バーニアマーク領域１４では層間絶縁膜
１８にバーニアマーク１４ｂとしてのレジスト１９が残
っている。このとき、バーニアマーク１４ｂとしてのレ
ジスト１９と主尺としての拡散層１７との位置関係を見
ることにより拡散層１７に対するコンタクトホール２０
のパターン溝１９ａ、１９ａ、…の合わせ精度（合わせ
ずれ）を確認することができる。合わせずれがあること
が確認された場合、再度、コンタクトホール２０のＰＥ
Ｐ工程をやり直すことができる。
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホールを形成するための
ＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８の上
方にレジスト１９を塗布し、拡散層１７、即ち、ソー
ス、ドレイン領域１７ａ及びソース、ドレイン領域１７
ｂ等にコンタクトホール２０を位置合わせするための合
わせマーク（図示せず）によってホトマスクのコンタク
トホール２０のパターンを合わせて、パターンをレジス
ト１９に投影露光後、現像してレジスト１９にコンタク
トホール２０のパターン溝１９ａ、１９ａ、…を形成す
る。このとき、バーニアマーク領域１４では層間絶縁膜
１８にバーニアマーク１４ｂとしてのレジスト１９が残
っている。このとき、バーニアマーク１４ｂとしてのレ
ジスト１９と主尺としての拡散層１７との位置関係を見
ることにより拡散層１７に対するコンタクトホール２０
のパターン溝１９ａ、１９ａ、…の合わせ精度（合わせ
ずれ）を確認することができる。合わせずれがあること
が確認された場合、再度、コンタクトホール２０のＰＥ
Ｐ工程をやり直すことができる。
【０００９】図５（Ｂ）に示すように、上述のレジスト
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にパターン溝１９ａ、１９ａ、…に従
ってコンタクトホール２０、２０、…を形成し、バーニ
アマーク領域１４ではレジスト１９（１４ｂ）が残され
ているため、層間絶縁膜１８はエッチングされずに残
る。このため、バーニアマーク領域１４の拡散層１７の
上方に凸状の層間絶縁膜（バーニアマーク）１８ａが残
る。この後、レジスト１９を所期の工程によって除去
し、素子領域１３及びバーニアマーク領域１４に配線材
料（ポリシリコン、アルミ等）２１が堆積される。配線
材料２１は素子領域１３及びバーニアマーク領域１４の
上方に堆積している。続いて、配線層をパターニングす
るため、この配線材料２１の上方にレジスト２２を塗布
し、所望のＰＥＰ工程により、レジスト２２をパターニ
ングする。このとき、素子形成領域１３の配線材料２１
上方のレジスト２２はパターニングされて残るものの、
バーニアマーク領域１４上のレジスト２２は全て除去さ
れる。
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にパターン溝１９ａ、１９ａ、…に従
ってコンタクトホール２０、２０、…を形成し、バーニ
アマーク領域１４ではレジスト１９（１４ｂ）が残され
ているため、層間絶縁膜１８はエッチングされずに残
る。このため、バーニアマーク領域１４の拡散層１７の
上方に凸状の層間絶縁膜（バーニアマーク）１８ａが残
る。この後、レジスト１９を所期の工程によって除去
し、素子領域１３及びバーニアマーク領域１４に配線材
料（ポリシリコン、アルミ等）２１が堆積される。配線
材料２１は素子領域１３及びバーニアマーク領域１４の
上方に堆積している。続いて、配線層をパターニングす
るため、この配線材料２１の上方にレジスト２２を塗布
し、所望のＰＥＰ工程により、レジスト２２をパターニ
ングする。このとき、素子形成領域１３の配線材料２１
上方のレジスト２２はパターニングされて残るものの、
バーニアマーク領域１４上のレジスト２２は全て除去さ
れる。
【００１０】図５（Ｃ）に示すように、上述のレジスト
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜（バーニア
マーク）１８ａの上方の配線材料２１は、その上方にレ
ジスト２２がないためエッチングによって全て除去され
るが、このエッチングは異方性エッチングのため層間絶
縁膜１８ａの側壁に配線材料片２１ｂ、２１ｂ、…が残
っている。この後、所期の工程によってレジスト２２を
除去する。
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜（バーニア
マーク）１８ａの上方の配線材料２１は、その上方にレ
ジスト２２がないためエッチングによって全て除去され
るが、このエッチングは異方性エッチングのため層間絶
縁膜１８ａの側壁に配線材料片２１ｂ、２１ｂ、…が残
っている。この後、所期の工程によってレジスト２２を
除去する。
【００１１】図５（Ｄ）に示すように、レジスト２２を
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合に、バーニアマーク１８ａの側壁に付
着していた配線材料片２１ｂ、２１ｂ、…が剥がれるこ
とが少なくない。
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合に、バーニアマーク１８ａの側壁に付
着していた配線材料片２１ｂ、２１ｂ、…が剥がれるこ
とが少なくない。
【００１２】
【発明が解決しようとする課題】上述した層間絶縁膜の
エッチングはエッチング処理槽内で行なわれるため、バ
ーニアマークの側壁に付着していた配線材料片が剥がれ
ると、それがエッチング液中に浮遊することになる。バ
ーニアマークは基板上に複数形成されていることから、
剥離して浮遊する配線材料片は少なくない。この浮遊し
ている配線材料片が配線パターンに付着したとき、配線
間に電気的ショートを引き起こすこともある。このた
め、半導体基板に付着した配線材料片に起因した歩留り
低減が懸念される。また、基板の洗浄を頻繁に行った
り、処理層の溶液を交換する頻度が増加し、不経済であ
る。さらに、配線材料片が剥離することは、下地との接
触面積が小さい微細パターンである程顕著になる。
エッチングはエッチング処理槽内で行なわれるため、バ
ーニアマークの側壁に付着していた配線材料片が剥がれ
ると、それがエッチング液中に浮遊することになる。バ
ーニアマークは基板上に複数形成されていることから、
剥離して浮遊する配線材料片は少なくない。この浮遊し
ている配線材料片が配線パターンに付着したとき、配線
間に電気的ショートを引き起こすこともある。このた
め、半導体基板に付着した配線材料片に起因した歩留り
低減が懸念される。また、基板の洗浄を頻繁に行った
り、処理層の溶液を交換する頻度が増加し、不経済であ
る。さらに、配線材料片が剥離することは、下地との接
触面積が小さい微細パターンである程顕著になる。
【００１３】本発明は、上記に鑑みてなされたもので、
その目的は、バーニアマークに残存付着していた配線材
料片が剥がれないようにした半導体装置の製造方法を提
供しようとすることにある。
その目的は、バーニアマークに残存付着していた配線材
料片が剥がれないようにした半導体装置の製造方法を提
供しようとすることにある。
【００１４】
【課題を解決するための手段】第１の本発明は、半導体
素子形成領域とマーク領域とを有する半導体基板上に層
間絶縁膜を形成する工程と、前記層間絶縁膜上に第１レ
ジスト層を形成し、前記第１レジスト層をパターニング
する工程と、パタ−ニングした前記第１レジスト層をマ
スクとして前記層間絶縁膜をエッチングして、少なくと
も前記マーク領域上にマーク用層間絶縁膜片を残存させ
る工程と、全面に配線材料層を形成する工程と、前記配
線材料層上に第２レジスト層を形成し、前記第２レジス
ト層をパターニングする工程と、パターニングした前記
第２レジスト層をマスクとして前記配線材料層をエッチ
ングして、少なくとも、前記マーク用層間絶縁膜片の周
囲及びその側方に至るまでを被う配線材料体を残存させ
る工程と、を備えるものとして構成されている。
素子形成領域とマーク領域とを有する半導体基板上に層
間絶縁膜を形成する工程と、前記層間絶縁膜上に第１レ
ジスト層を形成し、前記第１レジスト層をパターニング
する工程と、パタ−ニングした前記第１レジスト層をマ
スクとして前記層間絶縁膜をエッチングして、少なくと
も前記マーク領域上にマーク用層間絶縁膜片を残存させ
る工程と、全面に配線材料層を形成する工程と、前記配
線材料層上に第２レジスト層を形成し、前記第２レジス
ト層をパターニングする工程と、パターニングした前記
第２レジスト層をマスクとして前記配線材料層をエッチ
ングして、少なくとも、前記マーク用層間絶縁膜片の周
囲及びその側方に至るまでを被う配線材料体を残存させ
る工程と、を備えるものとして構成されている。
【００１５】
【作用】配線材料層をエッチングした場合においても、
マーク用層間絶縁膜片を被う配線材料層は広い面積でそ
の片を被うものとして残存する。
マーク用層間絶縁膜片を被う配線材料層は広い面積でそ
の片を被うものとして残存する。
【００１６】
【実施例】本発明の一実施例の工程断面図を図１に示
す。本来的に行われる半導体素子の製造工程との関係
で、バーニアマークの状態について以下に説明する。
す。本来的に行われる半導体素子の製造工程との関係
で、バーニアマークの状態について以下に説明する。
【００１７】図１（Ａ）に示すように、半導体基板１１
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホール２０を形成するた
めのＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８
の上方にレジスト１９を塗布し、拡散層１７、即ち、ソ
ース／ドレイン領域１７ａ及びドレイン／ソース領域１
７ｂ等にコンタクトホールを位置合わせするための合わ
せマーク（図示せず）によってホトマスクのコンタクト
ホールのパターンを合わせて、パターンをレジスト１９
に投影露光後、現像してレジスト１９にコンタクトホー
ルのパターン溝１９ａ、１９ａ、…を形成する。このと
き、バーニアマーク領域１４では層間絶縁膜１８にバー
ニアマーク１４ｂとしてのレジスト１９が残っている。
このとき、バーニアマーク１４ｂとしてのレジスト１９
と主尺としての拡散層１７との位置関係を見ることによ
り拡散層１７に対するコンタクトホールのパターン１９
ａ、１９ａ、…の合わせ精度（合わせずれ）を確認する
ことができる。合わせずれがあることが確認された場
合、再度、コンタクトホールのＰＥＰ工程をやり直すこ
とができる。
の上方のフィールド酸化膜１２によって、素子形成領域
１３及びバーニアマーク形成領域１４が形成される。こ
の後、素子形成領域１３の基板１１の表面にゲート酸化
膜１５が形成された後、そのゲート酸化膜１５の上方に
ポリシリコンゲート１６が形成される。続いて、所期の
工程によって、拡散層１７、即ち、ソース／ドレイン領
域１７ａ及びドレイン／ソース領域１７ｂが形成され
る。このとき、バーニアマーク領域１４では拡散層１７
が形成される。続いて、素子形成領域１３及びバーニア
マーク形成領域１４の上方に層間絶縁膜（ＳｉＯ２、Ｂ
ＰＳＧ等）１８が形成される。この後、ソース／ドレイ
ン領域１７ａ及びドレイン／ソース領域１７ｂ等の上方
の層間絶縁膜１８にコンタクトホール２０を形成するた
めのＰＥＰ工程を行う。ＰＥＰ工程は、層間絶縁膜１８
の上方にレジスト１９を塗布し、拡散層１７、即ち、ソ
ース／ドレイン領域１７ａ及びドレイン／ソース領域１
７ｂ等にコンタクトホールを位置合わせするための合わ
せマーク（図示せず）によってホトマスクのコンタクト
ホールのパターンを合わせて、パターンをレジスト１９
に投影露光後、現像してレジスト１９にコンタクトホー
ルのパターン溝１９ａ、１９ａ、…を形成する。このと
き、バーニアマーク領域１４では層間絶縁膜１８にバー
ニアマーク１４ｂとしてのレジスト１９が残っている。
このとき、バーニアマーク１４ｂとしてのレジスト１９
と主尺としての拡散層１７との位置関係を見ることによ
り拡散層１７に対するコンタクトホールのパターン１９
ａ、１９ａ、…の合わせ精度（合わせずれ）を確認する
ことができる。合わせずれがあることが確認された場
合、再度、コンタクトホールのＰＥＰ工程をやり直すこ
とができる。
【００１８】図１（Ｂ）に示すように、上述のレジスト
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にはパターン溝１９ａ、１９ａ、…に
従ってコンタクトホール２０、２０、…が形成され、バ
ーニアマーク領域１４ではレジスト１９（１４ｂ）が残
されているため、層間絶縁膜１８はエッチングされずに
残る。このため、バーニアマーク領域１４の拡散層１７
の上方に層間絶縁膜（バーニアマーク）１８ａが残る。
この後、レジスト１９を所期の工程によって除去し、素
子領域１３及びバーニアマーク領域１４に配線材料（ポ
リシリコン、アルミ等）２１が堆積される。配線材料２
１は素子領域１３及びバーニアマーク領域１４の上方に
堆積している。続いて、配線層をパターニングするた
め、この配線材料２１の上方にレジスト２２を塗布し、
所望のＰＥＰ工程により、レジスト２２をパターニング
する。このとき、素子形成領域１３の配線材料２１上方
のレジスト２２はパターニングされて残り、バーニアマ
ーク領域１４の配線材料２１上にもレジスト２２が残
る。
１９をマスクとして素子領域１３及びバーニアマーク領
域１４に対して異方性エッチングを行う。素子領域１３
の層間絶縁膜１８にはパターン溝１９ａ、１９ａ、…に
従ってコンタクトホール２０、２０、…が形成され、バ
ーニアマーク領域１４ではレジスト１９（１４ｂ）が残
されているため、層間絶縁膜１８はエッチングされずに
残る。このため、バーニアマーク領域１４の拡散層１７
の上方に層間絶縁膜（バーニアマーク）１８ａが残る。
この後、レジスト１９を所期の工程によって除去し、素
子領域１３及びバーニアマーク領域１４に配線材料（ポ
リシリコン、アルミ等）２１が堆積される。配線材料２
１は素子領域１３及びバーニアマーク領域１４の上方に
堆積している。続いて、配線層をパターニングするた
め、この配線材料２１の上方にレジスト２２を塗布し、
所望のＰＥＰ工程により、レジスト２２をパターニング
する。このとき、素子形成領域１３の配線材料２１上方
のレジスト２２はパターニングされて残り、バーニアマ
ーク領域１４の配線材料２１上にもレジスト２２が残
る。
【００１９】図１（Ｃ）に示すように、上述のレジスト
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜片（バーニ
アマーク）１８ａの上方の配線材料２１は、その上方の
レジスト２２によって保護されているためエッチングさ
れず、配線材料２１ｃがバーニアマーク１８ａの上面及
び側面、さらには側面から側方に延びる広い面を被うよ
うに残っている。この後、所期の工程によってレジスト
２２を除去する。
２２をマスクとして、素子領域１３及びバーニアマーク
領域１４に対して異方性エッチングを行うことにより、
素子領域１３の配線材料２１には配線パターン２１ａ、
２１ａ、…が形成される。一方、層間絶縁膜片（バーニ
アマーク）１８ａの上方の配線材料２１は、その上方の
レジスト２２によって保護されているためエッチングさ
れず、配線材料２１ｃがバーニアマーク１８ａの上面及
び側面、さらには側面から側方に延びる広い面を被うよ
うに残っている。この後、所期の工程によってレジスト
２２を除去する。
【００２０】図１（Ｄ）に示すように、レジスト２２を
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合においても、バーニアマーク１８ａを
覆っている配線材料２１ｃは接触面積が大きいため剥が
れない。このため、先に従来例で述べたような剥がれた
配線材料片による電気的ショートの問題は生じない。
除去した後、後処理として配線パターンの水洗処理又は
層間絶縁膜１８がエッチングされるような水溶液を使っ
た処理をした場合においても、バーニアマーク１８ａを
覆っている配線材料２１ｃは接触面積が大きいため剥が
れない。このため、先に従来例で述べたような剥がれた
配線材料片による電気的ショートの問題は生じない。
【００２１】また、バーニアパターン１８ａ上に配線材
料２１ｃが残った状態で合わせずれがあるか否かを確認
する場合がある。この場合、配線材料２１ｃが金属のよ
うな不透明な材料であるとき、下地とのずれを確認する
ことが困難であったり、正確でないことが多い。このよ
うな場合のために、配線材料２１ｃに応じて保護のため
のレジスト２２のパターンを変えるようにする。つま
り、図２（１）に示すように、配線材料が半透明又は不
透明な材料（アルミ等の金属材料）であるときはバーニ
アパターン１８ａの下部（又はバーニアパターンの上部
／中央部分のみ）を被うようにレジスト２２をパターン
形成し、図２（２）に示すように配線材料２１が透明な
材料であるときバーニアパターン１８ａの全面を配線材
料が被うようにレジスト２２をパターン形成する。
料２１ｃが残った状態で合わせずれがあるか否かを確認
する場合がある。この場合、配線材料２１ｃが金属のよ
うな不透明な材料であるとき、下地とのずれを確認する
ことが困難であったり、正確でないことが多い。このよ
うな場合のために、配線材料２１ｃに応じて保護のため
のレジスト２２のパターンを変えるようにする。つま
り、図２（１）に示すように、配線材料が半透明又は不
透明な材料（アルミ等の金属材料）であるときはバーニ
アパターン１８ａの下部（又はバーニアパターンの上部
／中央部分のみ）を被うようにレジスト２２をパターン
形成し、図２（２）に示すように配線材料２１が透明な
材料であるときバーニアパターン１８ａの全面を配線材
料が被うようにレジスト２２をパターン形成する。
【００２２】本発明の実施例によれば、段差のあるバー
ニアマーク上の配線材料を配線パターン形成の際、レジ
ストによって覆って、配線層エッチングによるバーニア
マーク上の配線材料が除去されるのを極力防ぐようにし
たので、この後の水溶性処理によって配線材料片が剥離
することを極力防ぐことが可能である。このため、配線
材料片の剥離に起因した配線パターンのショートを防ぐ
ことができる。このため、電気的ショートに起因した歩
留りの低下を極力抑えることができる。
ニアマーク上の配線材料を配線パターン形成の際、レジ
ストによって覆って、配線層エッチングによるバーニア
マーク上の配線材料が除去されるのを極力防ぐようにし
たので、この後の水溶性処理によって配線材料片が剥離
することを極力防ぐことが可能である。このため、配線
材料片の剥離に起因した配線パターンのショートを防ぐ
ことができる。このため、電気的ショートに起因した歩
留りの低下を極力抑えることができる。
【００２３】以上ではバーニアパターンについてのみ説
明したが他のマーク類に関しても同様に保護パターンを
設けることによって、マーク類から配線材料等が剥がれ
ることを防ぐことができ、バーニアマークにおける効果
と同様の効果が得られる。
明したが他のマーク類に関しても同様に保護パターンを
設けることによって、マーク類から配線材料等が剥がれ
ることを防ぐことができ、バーニアマークにおける効果
と同様の効果が得られる。
【００２４】
【発明の効果】本発明によれば、配線材料層のエッチン
グ後であっても、マークとして使用される層間絶縁膜片
が広い面積の配線材料層で被われるようにしたので、こ
の後の処理によっても配線材料片が層間絶縁膜片から剥
がれるのを防ぐことができる。
グ後であっても、マークとして使用される層間絶縁膜片
が広い面積の配線材料層で被われるようにしたので、こ
の後の処理によっても配線材料片が層間絶縁膜片から剥
がれるのを防ぐことができる。
【図１】本発明の一実施例の工程断面図。
【図２】本発明の一実施例のバーニアマークの平面図。
【図３】半導体基板上のマーク類の説明図。
【図４】合わせずれの説明図。
【図５】従来の工程断面図。
１ 半導体基板 ２ 半導体素子形成領域 ３ 合わせマーク領域 ４ 寸法精度マーク領域 ５ 合わせずれ確認用のバーニアマーク領域 ５ａ 主尺 ５ｂ バーニアマーク ５ｃ 基準マーク １１ 半導体基板 １２ フィールド酸化膜 １３ 素子形成領域 １４ バーニアマーク形成領域 １４ｂ バーニアマーク １５ ゲート酸化膜 １６ ポリシリコンゲート １７ 拡散層 １８ 層間絶縁膜 １８ａ 層間絶縁膜片（バーニアマーク） １９ レジスト ２０ コンタクトホール ２１、 配線材料 ２１ｂ、２１ｃ 配線材料片 ２２ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｃ
Claims (3)
- 【請求項１】半導体素子形成領域とマーク領域とを有す
る半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１レジスト層を形成し、前記第１
レジスト層をパターニングする工程と、 パタ−ニングした前記第１レジスト層をマスクとして前
記層間絶縁膜をエッチングして、少なくとも前記マーク
領域上にマーク用層間絶縁膜片を残存させる工程と、 全面に配線材料層を形成する工程と、 前記配線材料層上に第２レジスト層を形成し、前記第２
レジスト層をパターニングする工程と、 パターニングした前記第２レジスト層をマスクとして前
記配線材料層をエッチングして、少なくとも、前記マー
ク用層間絶縁膜片の周囲及びその側方に至るまでを被う
配線材料体を残存させる工程と、を備えることを特徴と
する半導体装置の製造方法。 - 【請求項２】パターニング後の前記第２レジストが前記
マーク用層間絶縁膜片の上面の全体から側面を被うよう
に残されていることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】パターニング後の前記第２レジストが前記
マーク用層間絶縁膜片の上面の一部から側面を被うよう
に残されていることを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176861A JPH0845931A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176861A JPH0845931A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845931A true JPH0845931A (ja) | 1996-02-16 |
Family
ID=16021106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176861A Pending JPH0845931A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734078B1 (ko) * | 2001-12-24 | 2007-07-02 | 매그나칩 반도체 유한회사 | 금속 배선 마스크의 정렬 키 형성 방법 |
-
1994
- 1994-07-28 JP JP6176861A patent/JPH0845931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734078B1 (ko) * | 2001-12-24 | 2007-07-02 | 매그나칩 반도체 유한회사 | 금속 배선 마스크의 정렬 키 형성 방법 |
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