JPH0846146A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0846146A JPH0846146A JP6197159A JP19715994A JPH0846146A JP H0846146 A JPH0846146 A JP H0846146A JP 6197159 A JP6197159 A JP 6197159A JP 19715994 A JP19715994 A JP 19715994A JP H0846146 A JPH0846146 A JP H0846146A
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Abstract
(57)【要約】
【目的】 複数のしきい値の異なるＦＥＴを容易に同一
基板上に形成できるようにする。しきい値の精度を向上
させその再現性を高める。 【構成】 半絶縁性ＧａＡｓ基板１０１上に、ＧａＡｓ
バッファ層１０２、ＩｎＧａＡｓチャネル層１０３、ｎ
型ＡｌＧａＡｓ電子供給層１０４、ｎ型ＧａＡｓコンタ
クト層１０５を成長させる。素子分離領域１０６を形成
した後、ＳｉＯ2膜１０７を堆積し、選択的にエッチン
グして開口部を形成する［（ａ）図］。側壁酸化膜１０
９を形成し、ｎ型ＧａＡｓコンタクト層１０５を選択的
に除去して開口１１０および１１１を形成する［（ｃ）
図］。一部のＦＥＴのゲート形成領域をフォトレジスト
１１２でマスクし、酸素プラズマ中に曝し、露出してい
る電子供給層１０４の表面を酸化させ、この酸化膜を除
去する［（ｄ）図］。ゲート電極１１３、１１４を形成
し、ソース・ドレイン電極１１５を形成する。
基板上に形成できるようにする。しきい値の精度を向上
させその再現性を高める。 【構成】 半絶縁性ＧａＡｓ基板１０１上に、ＧａＡｓ
バッファ層１０２、ＩｎＧａＡｓチャネル層１０３、ｎ
型ＡｌＧａＡｓ電子供給層１０４、ｎ型ＧａＡｓコンタ
クト層１０５を成長させる。素子分離領域１０６を形成
した後、ＳｉＯ2膜１０７を堆積し、選択的にエッチン
グして開口部を形成する［（ａ）図］。側壁酸化膜１０
９を形成し、ｎ型ＧａＡｓコンタクト層１０５を選択的
に除去して開口１１０および１１１を形成する［（ｃ）
図］。一部のＦＥＴのゲート形成領域をフォトレジスト
１１２でマスクし、酸素プラズマ中に曝し、露出してい
る電子供給層１０４の表面を酸化させ、この酸化膜を除
去する［（ｄ）図］。ゲート電極１１３、１１４を形成
し、ソース・ドレイン電極１１５を形成する。
Description
【０００１】
【産業上の分野】本発明は、半導体集積回路の製造方法
に関し、特に、しきい値電圧の異なる複数の電界効果型
トランジスタ（ＦＥＴ）を同一半導体基板上に集積化し
た半導体集積回路の製造方法に関するものである。
に関し、特に、しきい値電圧の異なる複数の電界効果型
トランジスタ（ＦＥＴ）を同一半導体基板上に集積化し
た半導体集積回路の製造方法に関するものである。
【０００２】
【従来技術】現在、ＧａＡｓなどの化合物半導体ＦＥＴ
を用いた高速かつ低消費電力の半導体集積回路（ＬＳＩ
を含む）の研究・開発が精力的に行われている。而し
て、特にディジタル型のこの種半導体集積回路において
は、しきい値電圧を高精度にかつ再現性よく実現できる
ことおよびしきい値電圧の差の小さいＦＥＴを形成でき
るようにすることは高速動作、誤動作の防止、消費電力
の低減化のために極めて重要なことである。
を用いた高速かつ低消費電力の半導体集積回路（ＬＳＩ
を含む）の研究・開発が精力的に行われている。而し
て、特にディジタル型のこの種半導体集積回路において
は、しきい値電圧を高精度にかつ再現性よく実現できる
ことおよびしきい値電圧の差の小さいＦＥＴを形成でき
るようにすることは高速動作、誤動作の防止、消費電力
の低減化のために極めて重要なことである。
【０００３】従来、高電子移動度トランジスタ（ＨＥＭ
Ｔ）においては異なるしきい値電圧を実現する手段とし
て、ゲート電極直下の電子供給層の膜厚を変化させるこ
とが行われてきた。例えば、特開昭６０−１１６１７７
号や特開昭６０−１１６１７８号公報には、ＡｌＧａＡ
ｓからなる電子供給層上にＧａＡｓとＡｌＧａＡｓとか
らなる多層膜を形成しておき、まずエンハンスメント型
トランジスタのゲート形成領域の半導体層を一定深さ掘
り下げ、次いでエンハンスメント型とデプリーション型
のトランジスタのゲート形成領域を同時のエッチングし
ていき、エンハンスメント型トランジスタのリセスの方
を深く形成する方法が提案されている。これらの従来例
では、ＧａＡｓとＡｌＧａＡｓとのエッチングレートの
違いを利用して、両トランジスタのリセス深さの差を制
御性よくコントロールできるようにしている。
Ｔ）においては異なるしきい値電圧を実現する手段とし
て、ゲート電極直下の電子供給層の膜厚を変化させるこ
とが行われてきた。例えば、特開昭６０−１１６１７７
号や特開昭６０−１１６１７８号公報には、ＡｌＧａＡ
ｓからなる電子供給層上にＧａＡｓとＡｌＧａＡｓとか
らなる多層膜を形成しておき、まずエンハンスメント型
トランジスタのゲート形成領域の半導体層を一定深さ掘
り下げ、次いでエンハンスメント型とデプリーション型
のトランジスタのゲート形成領域を同時のエッチングし
ていき、エンハンスメント型トランジスタのリセスの方
を深く形成する方法が提案されている。これらの従来例
では、ＧａＡｓとＡｌＧａＡｓとのエッチングレートの
違いを利用して、両トランジスタのリセス深さの差を制
御性よくコントロールできるようにしている。
【０００４】
【本発明が解決しようとする課題】半導体集積回路にお
いては、論理回路の外にメモリを等他の回路を搭載する
こともありまたドライブ回路には論理回路部とは異なる
しきい値のトランジスタが必要となるなど、集積回路に
対する多様なニーズに応じるためにあるいは設計の自由
度を上げるために二つ以上の異なるしきい値のトランジ
スタを同一基板上に形成できるようにすることが求めら
れている。しかるに、上述した従来の製造方法では、二
つの異なるしきい値電圧のＦＥＴを製造することは可能
であるもののより多くの異なるしきい値電圧をもつＦＥ
Ｔを集積化することは困難である。
いては、論理回路の外にメモリを等他の回路を搭載する
こともありまたドライブ回路には論理回路部とは異なる
しきい値のトランジスタが必要となるなど、集積回路に
対する多様なニーズに応じるためにあるいは設計の自由
度を上げるために二つ以上の異なるしきい値のトランジ
スタを同一基板上に形成できるようにすることが求めら
れている。しかるに、上述した従来の製造方法では、二
つの異なるしきい値電圧のＦＥＴを製造することは可能
であるもののより多くの異なるしきい値電圧をもつＦＥ
Ｔを集積化することは困難である。
【０００５】また、上述の従来例ではＧａＡｓとＡｌＧ
ａＡｓなどの異なる材料に対するエッチング速度の違い
を利用しているため、これらの半導体層の表面状態の違
いによって、エッチング開始時刻と実際に半導体層がエ
ッチングされ始める時刻とが異なる場合があり、エッチ
ング深さの制御性は高くはない。このため、しきい値電
圧のばらつきが大きくなるという問題を生じていた。ま
た、従来例ではＡｌＧａＡｓとＧａＡｓの多層膜を形成
しなければならないという工程上の煩雑さがあり、さら
にＡｌＧａＡｓの成膜厚さが直接しきい値の差に現れる
ため厳格な工程管理が必要となるという問題もあった。
ａＡｓなどの異なる材料に対するエッチング速度の違い
を利用しているため、これらの半導体層の表面状態の違
いによって、エッチング開始時刻と実際に半導体層がエ
ッチングされ始める時刻とが異なる場合があり、エッチ
ング深さの制御性は高くはない。このため、しきい値電
圧のばらつきが大きくなるという問題を生じていた。ま
た、従来例ではＡｌＧａＡｓとＧａＡｓの多層膜を形成
しなければならないという工程上の煩雑さがあり、さら
にＡｌＧａＡｓの成膜厚さが直接しきい値の差に現れる
ため厳格な工程管理が必要となるという問題もあった。
【０００６】本発明はこのような状況に鑑みてなされた
ものであって、その目的は、２つ以上の異なるしきい値
電圧をもつＦＥＴを同一基板上に集積化した半導体集積
回路を、簡易な方法で製造することができるようにする
とともに、しきい値を高精度にかつ再現性よく実現でき
るようにすることである。
ものであって、その目的は、２つ以上の異なるしきい値
電圧をもつＦＥＴを同一基板上に集積化した半導体集積
回路を、簡易な方法で製造することができるようにする
とともに、しきい値を高精度にかつ再現性よく実現でき
るようにすることである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、（１）半絶縁性半導体基板上にチ
ャネル層を含む半導体層を成長させる工程と、（２）前
記チャネル層上の複数のゲート形成領域を露出させる工
程と、（３）前記複数のゲート形成領域の内の一部のゲ
ート形成領域をマスクで覆う工程と、（４）処理雰囲気
中に曝し、マスクで覆われていないゲート形成領域の表
面を変質させて該領域に変質層を形成する工程と、
（５）前記変質層を除去する工程と、（６）前記ゲート
形成領域上にそれぞれショットキー障壁型のゲート電極
を形成する工程と、を含むことを特徴とする半導体集積
回路の製造方法、が提供される。
め、本発明によれば、（１）半絶縁性半導体基板上にチ
ャネル層を含む半導体層を成長させる工程と、（２）前
記チャネル層上の複数のゲート形成領域を露出させる工
程と、（３）前記複数のゲート形成領域の内の一部のゲ
ート形成領域をマスクで覆う工程と、（４）処理雰囲気
中に曝し、マスクで覆われていないゲート形成領域の表
面を変質させて該領域に変質層を形成する工程と、
（５）前記変質層を除去する工程と、（６）前記ゲート
形成領域上にそれぞれショットキー障壁型のゲート電極
を形成する工程と、を含むことを特徴とする半導体集積
回路の製造方法、が提供される。
【０００８】
【作用】本発明によれば、例えば電子供給層上に複数の
ゲート形成領域が露出され、その内のマスクで覆われな
い領域の半導体表面は変質層（例えば酸化物層）に変換
され除去される。この方法によれば、除去される半導体
層の膜厚が処理雰囲気（例えばプラズマ雰囲気）律速で
あるため、その膜厚をｎｍオーダに正確にコントロール
することができ、またその再現性を高く維持することが
できる。したがって、本発明によれば、異なる値のしき
い値を簡単な方法で実現することができるとともに、し
きい値の差を正確にコントロールすることが可能とな
り、また、しきい値の差を小さくすることが可能とな
る。よって、本発明により、多様な回路構成上の要請に
応えることができるようになるとともに高速で低消費電
力の半導体集積回路を提供することが可能になる。
ゲート形成領域が露出され、その内のマスクで覆われな
い領域の半導体表面は変質層（例えば酸化物層）に変換
され除去される。この方法によれば、除去される半導体
層の膜厚が処理雰囲気（例えばプラズマ雰囲気）律速で
あるため、その膜厚をｎｍオーダに正確にコントロール
することができ、またその再現性を高く維持することが
できる。したがって、本発明によれば、異なる値のしき
い値を簡単な方法で実現することができるとともに、し
きい値の差を正確にコントロールすることが可能とな
り、また、しきい値の差を小さくすることが可能とな
る。よって、本発明により、多様な回路構成上の要請に
応えることができるようになるとともに高速で低消費電
力の半導体集積回路を提供することが可能になる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１（ａ）乃至（ｆ）は、本発明の第
１の実施例の主な製造工程段階を示す工程断面図であ
る。図１（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０１上に、膜厚約５００ｎｍでアンドープのＧａＡｓ層
を堆積してＧａＡｓバッファ層１０２を形成し、その上
に、膜厚約１５ｎｍでアンドープのＩｎＧａＡｓチャネ
ル層１０３、ドナー密度が約２×１０18ｃｍ-3で膜厚約
３５ｎｍのｎ型ＡｌＧａＡｓ電子供給層１０４、ドナー
密度が約４×１０18ｃｍ-3で膜厚約５０ｎｍのｎ型Ｇａ
Ａｓコンタクト層１０５をそれぞれ分子線エピタキシャ
ル（ＭＢＥ）法を用いて順次成長させる。
て詳細に説明する。 ［第１の実施例］図１（ａ）乃至（ｆ）は、本発明の第
１の実施例の主な製造工程段階を示す工程断面図であ
る。図１（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０１上に、膜厚約５００ｎｍでアンドープのＧａＡｓ層
を堆積してＧａＡｓバッファ層１０２を形成し、その上
に、膜厚約１５ｎｍでアンドープのＩｎＧａＡｓチャネ
ル層１０３、ドナー密度が約２×１０18ｃｍ-3で膜厚約
３５ｎｍのｎ型ＡｌＧａＡｓ電子供給層１０４、ドナー
密度が約４×１０18ｃｍ-3で膜厚約５０ｎｍのｎ型Ｇａ
Ａｓコンタクト層１０５をそれぞれ分子線エピタキシャ
ル（ＭＢＥ）法を用いて順次成長させる。
【００１０】次に、フォトレジスト（図示なし）で部分
的にマスクし、ボロンをイオン注入して素子分離領域１
０６を形成する。続いて、膜厚約３００ｎｍのＳｉＯ2
膜１０７を熱ＣＶＤ法を用いて堆積し、フォトリソグラ
フィ法によりフォトレジスト１０８をパターンニングし
た後、ＣＦ4 ガスを用いてＳｉＯ2 膜１０７のドライエ
ッチングを行い、約幅０．５μｍの開口部を形成する。
的にマスクし、ボロンをイオン注入して素子分離領域１
０６を形成する。続いて、膜厚約３００ｎｍのＳｉＯ2
膜１０７を熱ＣＶＤ法を用いて堆積し、フォトリソグラ
フィ法によりフォトレジスト１０８をパターンニングし
た後、ＣＦ4 ガスを用いてＳｉＯ2 膜１０７のドライエ
ッチングを行い、約幅０．５μｍの開口部を形成する。
【００１１】この後、図１（ｂ）に示すように、ＳｉＯ
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いた異方性ドライエッチングを行っ
て、側壁酸化膜（厚さ約１００ｎｍ）１０９を形成す
る。次に、図１（ｃ）に示すように、ＢＣｌ3 とＳＦ6
の混合ガスを用いた反応性イオンエッチング法により、
開口部の表面に露出したｎ型ＧａＡｓコンタクト層１０
５を選択的に除去し、ｎ型ＡｌＧａＡｓ電子供給層１０
４を表面に露出させる開口１１０および１１１を形成す
る。この段階で第１のしきい値電圧が決定される。
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いた異方性ドライエッチングを行っ
て、側壁酸化膜（厚さ約１００ｎｍ）１０９を形成す
る。次に、図１（ｃ）に示すように、ＢＣｌ3 とＳＦ6
の混合ガスを用いた反応性イオンエッチング法により、
開口部の表面に露出したｎ型ＧａＡｓコンタクト層１０
５を選択的に除去し、ｎ型ＡｌＧａＡｓ電子供給層１０
４を表面に露出させる開口１１０および１１１を形成す
る。この段階で第１のしきい値電圧が決定される。
【００１２】次に、図１（ｄ）に示すように、第１のし
きい値電圧に設定すべきＦＥＴのゲート形成領域をフォ
トレジスト１１２でマスクする。その後、酸素プラズマ
中に一定時間、例えば約２０分間放置し、一部のゲート
形成領域において表面に露出したｎ型ＡｌＧａＡｓ電子
供給層１０４の表面を酸化させ、薄い変質層を形成す
る。この場合、フォトレジスト１１２が酸素プラズマに
よって、完全に灰化除去されないように条件を設定する
必要がある。次に、塩酸に浸漬してこの変質層を除去す
る。この段階で第２のしきい値電圧が決定される。
きい値電圧に設定すべきＦＥＴのゲート形成領域をフォ
トレジスト１１２でマスクする。その後、酸素プラズマ
中に一定時間、例えば約２０分間放置し、一部のゲート
形成領域において表面に露出したｎ型ＡｌＧａＡｓ電子
供給層１０４の表面を酸化させ、薄い変質層を形成す
る。この場合、フォトレジスト１１２が酸素プラズマに
よって、完全に灰化除去されないように条件を設定する
必要がある。次に、塩酸に浸漬してこの変質層を除去す
る。この段階で第２のしきい値電圧が決定される。
【００１３】続いて、第３のしきい値電圧をもつＦＥＴ
を形成するために、第１、第２のしきい値電圧のＦＥＴ
のゲート領域をフォトレジスト（図示なし）によってマ
スクし、変質層を形成してこれを除去し、さらに、第４
のしきい値電圧をもつＦＥＴを形成するために、第１、
第２および第３のしきい値電圧のＦＥＴのゲート領域を
フォトレジスト（図示なし）によってマスクし、変質層
を形成してこれを除去する。
を形成するために、第１、第２のしきい値電圧のＦＥＴ
のゲート領域をフォトレジスト（図示なし）によってマ
スクし、変質層を形成してこれを除去し、さらに、第４
のしきい値電圧をもつＦＥＴを形成するために、第１、
第２および第３のしきい値電圧のＦＥＴのゲート領域を
フォトレジスト（図示なし）によってマスクし、変質層
を形成してこれを除去する。
【００１４】次に、図１（ｅ）に示すように、ゲート電
極用金属膜として、ＷＳｉ膜１１３およびＴｉ／Ｐｔ／
Ａｕ多層膜１１４をスパッタ法で堆積し、フォトレジス
トマスクを用いてパターニングしてゲート電極を形成す
る。次に、図１（ｆ）に示すように、フォトレジストを
マスクにして、ＡｕＧｅ／Ｎｉ／Ａｕ多層膜１１５を蒸
着し、リフトオフした後、アロイ化処理を行って、オー
ミック電極であるソース電極およびドレイン電極を形成
する。
極用金属膜として、ＷＳｉ膜１１３およびＴｉ／Ｐｔ／
Ａｕ多層膜１１４をスパッタ法で堆積し、フォトレジス
トマスクを用いてパターニングしてゲート電極を形成す
る。次に、図１（ｆ）に示すように、フォトレジストを
マスクにして、ＡｕＧｅ／Ｎｉ／Ａｕ多層膜１１５を蒸
着し、リフトオフした後、アロイ化処理を行って、オー
ミック電極であるソース電極およびドレイン電極を形成
する。
【００１５】本実施例により、−０．４Ｖ、−０．１５
Ｖ、＋０．１Ｖ、＋０．３５Ｖという４つの異なるしき
い値電圧のＦＥＴが得られた。また、各々の標準偏差
も、ゲート長が約０．３μｍと微細であるにも拘らず、
１０から２０ｍＶと非常に小さく、その再現性が高いこ
とが分かった。
Ｖ、＋０．１Ｖ、＋０．３５Ｖという４つの異なるしき
い値電圧のＦＥＴが得られた。また、各々の標準偏差
も、ゲート長が約０．３μｍと微細であるにも拘らず、
１０から２０ｍＶと非常に小さく、その再現性が高いこ
とが分かった。
【００１６】［第２の実施例］次に、図２を参照して本
発明の第２の実施例について説明する。図２（ａ）乃至
（ｆ）は、本発明の第２の実施例の主な製造工程を順に
示した工程断面図である。まず、図２（ａ）に示すよう
に、半絶縁性ＩｎＰ基板２０１上に、膜厚約５００ｎｍ
でアンドープのＡｌＩｎＡｓバッファ層２０２、膜厚約
５０ｎｍでアンドープのＩｎＧａＡｓチャネル層２０
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約２０ｎｍ
のｎ型ＡｌＩｎＡｓ層と膜厚約１５ｎｍでアンドープの
ＡｌＩｎＡｓ層との２層膜からなるＡｌＩｎＡｓ電子供
給層２０４、ドナー密度が約６×１０18ｃｍ-3で膜厚約
５０ｎｍのｎ型ＩｎＧａＡｓコンタクト層２０５を、そ
れぞれ分子線エピタキシャル法を用いて順次成長させ
る。
発明の第２の実施例について説明する。図２（ａ）乃至
（ｆ）は、本発明の第２の実施例の主な製造工程を順に
示した工程断面図である。まず、図２（ａ）に示すよう
に、半絶縁性ＩｎＰ基板２０１上に、膜厚約５００ｎｍ
でアンドープのＡｌＩｎＡｓバッファ層２０２、膜厚約
５０ｎｍでアンドープのＩｎＧａＡｓチャネル層２０
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約２０ｎｍ
のｎ型ＡｌＩｎＡｓ層と膜厚約１５ｎｍでアンドープの
ＡｌＩｎＡｓ層との２層膜からなるＡｌＩｎＡｓ電子供
給層２０４、ドナー密度が約６×１０18ｃｍ-3で膜厚約
５０ｎｍのｎ型ＩｎＧａＡｓコンタクト層２０５を、そ
れぞれ分子線エピタキシャル法を用いて順次成長させ
る。
【００１７】続いて、フォトレジスト（図示なし）で部
分的にマスクし、酸素をイオン注入して素子分離領域２
０６を形成し、その後、膜厚約３００ｎｍのＳｉＮ膜２
０７をプラズマＣＶＤ法により堆積する。次いで、フォ
トリソグラフィ法を用いてフォトレジスト２０８をパタ
ーンニングした後、ＣＦ4 とＳＦ6 の混合ガスを用いて
ＳｉＮ膜２０７のドライエッチングを行い、幅約０．５
μｍの開口部を形成する。
分的にマスクし、酸素をイオン注入して素子分離領域２
０６を形成し、その後、膜厚約３００ｎｍのＳｉＮ膜２
０７をプラズマＣＶＤ法により堆積する。次いで、フォ
トリソグラフィ法を用いてフォトレジスト２０８をパタ
ーンニングした後、ＣＦ4 とＳＦ6 の混合ガスを用いて
ＳｉＮ膜２０７のドライエッチングを行い、幅約０．５
μｍの開口部を形成する。
【００１８】その後、図２（ｂ）に示すように、ＳｉＯ
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いてＳｉＯ2 膜の異方性ドライエッ
チングを行って、膜厚約１００ｎｍの側壁酸化膜２０９
を形成する。次に、図２（ｃ）に示すように、Ｃｌ2 と
Ｈｅの混合ガスを用いた反応性イオンエッチング法によ
り、開口部の表面に露出したｎ型ＩｎＧａＡｓコンタク
ト層２０５を選択的に除去し、ＡｌＩｎＡｓ電子供給層
２０４のアンドープ層の表面を露出させる開口２１０お
よび２１１を形成する。この段階で第１のしきい値電圧
が決定される。
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いてＳｉＯ2 膜の異方性ドライエッ
チングを行って、膜厚約１００ｎｍの側壁酸化膜２０９
を形成する。次に、図２（ｃ）に示すように、Ｃｌ2 と
Ｈｅの混合ガスを用いた反応性イオンエッチング法によ
り、開口部の表面に露出したｎ型ＩｎＧａＡｓコンタク
ト層２０５を選択的に除去し、ＡｌＩｎＡｓ電子供給層
２０４のアンドープ層の表面を露出させる開口２１０お
よび２１１を形成する。この段階で第１のしきい値電圧
が決定される。
【００１９】次に、図２（ｄ）に示すように、第１のし
きい値電圧に設定すべきＦＥＴのゲート領域をフォトレ
ジスト２１２でマスクする。その後、ＣＣｌ2 Ｆ2 ガス
のプラズマ中に一定時間、例えば約１０分間放置し、一
部のゲート形成領域において表面に露出したＡｌＩｎＡ
ｓ電子供給層２０４の表面を弗化させ、薄い変質層を形
成する。次に、緩衝ＨＦ液に浸漬し、この変質層を除去
する。この段階で第２のしきい値電圧が決定される。
きい値電圧に設定すべきＦＥＴのゲート領域をフォトレ
ジスト２１２でマスクする。その後、ＣＣｌ2 Ｆ2 ガス
のプラズマ中に一定時間、例えば約１０分間放置し、一
部のゲート形成領域において表面に露出したＡｌＩｎＡ
ｓ電子供給層２０４の表面を弗化させ、薄い変質層を形
成する。次に、緩衝ＨＦ液に浸漬し、この変質層を除去
する。この段階で第２のしきい値電圧が決定される。
【００２０】次に、第３のしきい値電圧をもつＦＥＴを
形成するために、第１、第２のしきい値電圧のＦＥＴの
ゲート領域をフォトレジスト（図示なし）にてマスク
し、さらに上記の条件で変質層を形成し、これを除去す
る。次に、図２（ｅ）に示すように、ゲート電極用金属
膜として、ＷＳｉ膜２１３およびＴｉ／Ｐｔ／Ａｕ多層
膜２１４をスパッタ法で堆積し、フォトレジストマスク
を用いてゲート電極に加工する。続いて、図２（ｆ）に
示すように、フォトレジストをマスクにして、ＡｕＧｅ
／Ｎｉ／Ａｕ多層膜２１５を蒸着し、リフトオフした
後、アロイ化処理を行って、オーミック電極であるソー
ス電極およびドレイン電極を形成する。
形成するために、第１、第２のしきい値電圧のＦＥＴの
ゲート領域をフォトレジスト（図示なし）にてマスク
し、さらに上記の条件で変質層を形成し、これを除去す
る。次に、図２（ｅ）に示すように、ゲート電極用金属
膜として、ＷＳｉ膜２１３およびＴｉ／Ｐｔ／Ａｕ多層
膜２１４をスパッタ法で堆積し、フォトレジストマスク
を用いてゲート電極に加工する。続いて、図２（ｆ）に
示すように、フォトレジストをマスクにして、ＡｕＧｅ
／Ｎｉ／Ａｕ多層膜２１５を蒸着し、リフトオフした
後、アロイ化処理を行って、オーミック電極であるソー
ス電極およびドレイン電極を形成する。
【００２１】本実施例により形成された半導体集積回路
においては、−０．４Ｖ、−０．１Ｖ、＋０．２Ｖとい
う３つの異なるしきい値電圧のＦＥＴが得られた。ま
た、各々の標準偏差も、ゲート長が約０．３μｍと微細
であるにも拘らず、１０から２０ｍＶと非常に小さく、
均一性に優れていることが分かった。
においては、−０．４Ｖ、−０．１Ｖ、＋０．２Ｖとい
う３つの異なるしきい値電圧のＦＥＴが得られた。ま
た、各々の標準偏差も、ゲート長が約０．３μｍと微細
であるにも拘らず、１０から２０ｍＶと非常に小さく、
均一性に優れていることが分かった。
【００２２】［第３の実施例］次に、図３を参照して本
発明の第３の実施例について説明する。本実施例は、Ｍ
ＩＳＦＥＴを有する半導体集積回路に関するものであ
る。図３（ａ）乃至（ｆ）は、本発明の第３の実施例の
主な製造工程を順に示した工程断面図である。
発明の第３の実施例について説明する。本実施例は、Ｍ
ＩＳＦＥＴを有する半導体集積回路に関するものであ
る。図３（ａ）乃至（ｆ）は、本発明の第３の実施例の
主な製造工程を順に示した工程断面図である。
【００２３】まず、図３（ａ）に示すように、半絶縁性
Ｓｉ基板３０１上に、膜厚約５００ｎｍでアンドープの
第１ＧａＡｓバッファ層３０２ａ、膜厚約２ｎｍでアン
ドープのＧａＡｓ層と膜厚約２ｎｍでアンドープのＡｌ
ＧａＡｓ層とを交互に成長させた合計膜厚約４００ｎｍ
のＧａＡｓ／ＡｌＧａＡｓバッファ層３０２ｂ、膜厚約
５０ｎｍでアンドープの第２ＧａＡｓバッファ層３０２
ｃ、ドナー密度が約３×１０18ｃｍ-3で膜厚約１０ｎｍ
のｎ型ＧａＡｓチャネル層３０３、膜厚約３０ｎｍでア
ンドープのＡｌＧａＡｓ高抵抗層３０４、ドナー密度が
約５×１０18ｃｍ-3で膜厚約５０ｎｍのｎ型ＧａＡｓコ
ンタクト層３０５を、それぞれ分子線エピタキシャル法
を用いて順次成長させる。
Ｓｉ基板３０１上に、膜厚約５００ｎｍでアンドープの
第１ＧａＡｓバッファ層３０２ａ、膜厚約２ｎｍでアン
ドープのＧａＡｓ層と膜厚約２ｎｍでアンドープのＡｌ
ＧａＡｓ層とを交互に成長させた合計膜厚約４００ｎｍ
のＧａＡｓ／ＡｌＧａＡｓバッファ層３０２ｂ、膜厚約
５０ｎｍでアンドープの第２ＧａＡｓバッファ層３０２
ｃ、ドナー密度が約３×１０18ｃｍ-3で膜厚約１０ｎｍ
のｎ型ＧａＡｓチャネル層３０３、膜厚約３０ｎｍでア
ンドープのＡｌＧａＡｓ高抵抗層３０４、ドナー密度が
約５×１０18ｃｍ-3で膜厚約５０ｎｍのｎ型ＧａＡｓコ
ンタクト層３０５を、それぞれ分子線エピタキシャル法
を用いて順次成長させる。
【００２４】次に、フォトレジスト（図示なし）で部分
的にマスクし、酸素をイオン注入して素子分離領域３０
６を形成し、その後、膜厚約３００ｎｍのＳｉＯＮ膜３
０７をプラズマＣＶＤ法により堆積する。続いて、フォ
トリソグラフィ法を用いてフォトレジスト３０８をパタ
ーンニングした後、ＣＦ4 とＳＦ6 の混合ガスを用いて
ＳｉＯＮ膜３０７のドライエッチングを行い、幅約０．
５μｍの開口部を形成する。
的にマスクし、酸素をイオン注入して素子分離領域３０
６を形成し、その後、膜厚約３００ｎｍのＳｉＯＮ膜３
０７をプラズマＣＶＤ法により堆積する。続いて、フォ
トリソグラフィ法を用いてフォトレジスト３０８をパタ
ーンニングした後、ＣＦ4 とＳＦ6 の混合ガスを用いて
ＳｉＯＮ膜３０７のドライエッチングを行い、幅約０．
５μｍの開口部を形成する。
【００２５】次いで 図３（ｂ）に示すように、ＳｉＯ
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いてこのＳｉＯ2 膜の異方性ドライ
エッチングを行い、膜厚約１００ｎｍの側壁酸化膜３０
９を形成する。次に、図３（ｃ）に示すように、ＣＣｌ
2 Ｆ2 とＨｅとの混合ガスを用いた反応性イオンエッチ
ング法により、開口部の表面に露出したｎ型ＧａＡｓコ
ンタクト層３０５を選択的に除去し、ＡｌＧａＡｓ高抵
抗層３０４の表面を露出させた開口３１０および３１１
を形成する。この段階で第１のしきい値電圧が決定され
る。
2 を減圧ＣＶＤ法を用いて約１５０ｎｍの膜厚に堆積
し、ＣＦ4 ガスを用いてこのＳｉＯ2 膜の異方性ドライ
エッチングを行い、膜厚約１００ｎｍの側壁酸化膜３０
９を形成する。次に、図３（ｃ）に示すように、ＣＣｌ
2 Ｆ2 とＨｅとの混合ガスを用いた反応性イオンエッチ
ング法により、開口部の表面に露出したｎ型ＧａＡｓコ
ンタクト層３０５を選択的に除去し、ＡｌＧａＡｓ高抵
抗層３０４の表面を露出させた開口３１０および３１１
を形成する。この段階で第１のしきい値電圧が決定され
る。
【００２６】次に、図３（ｄ）に示すように、第１のし
きい値電圧に設定すべきＦＥＴのゲート形成領域をフォ
トレジスト３１２でマスクする。その後、Ｎ2 Ｏガスの
プラズマ中に一定時間、例えば約１０分間放置し、一部
のゲート形成領域において露出したＡｌＧａＡｓ高抵抗
層３０４の表面を窒化あるいは酸化させ、薄い変質層を
形成する。
きい値電圧に設定すべきＦＥＴのゲート形成領域をフォ
トレジスト３１２でマスクする。その後、Ｎ2 Ｏガスの
プラズマ中に一定時間、例えば約１０分間放置し、一部
のゲート形成領域において露出したＡｌＧａＡｓ高抵抗
層３０４の表面を窒化あるいは酸化させ、薄い変質層を
形成する。
【００２７】次に、酸性の電解イオン水に浸漬し、この
変質層を除去する。この場合、微量の酸性液をイオン水
に添加したものであってもよい。この段階で第２のしき
い値電圧が決定される。次に、第３のしきい値電圧をも
つＦＥＴを形成するために、第１、第２のしきい値電圧
のＦＥＴのゲート領域をフォトレジスト（図示なし）に
てマスクし、さらに上記の条件で変質層を形成し、これ
を除去する。
変質層を除去する。この場合、微量の酸性液をイオン水
に添加したものであってもよい。この段階で第２のしき
い値電圧が決定される。次に、第３のしきい値電圧をも
つＦＥＴを形成するために、第１、第２のしきい値電圧
のＦＥＴのゲート領域をフォトレジスト（図示なし）に
てマスクし、さらに上記の条件で変質層を形成し、これ
を除去する。
【００２８】次に、図３（ｅ）に示すように、ゲート電
極用金属膜として、ＷＳｉ膜３１３およびＴｉ／Ｐｔ／
Ａｕ多層膜３１４をスパッタ法で堆積し、フォトレジス
トマスクを用いて加工する。続いて、図３（ｆ）に示す
ように、フォトレジストをマスクにして、ＡｕＧｅ／Ｎ
ｉ／Ａｕ多層膜３１５を蒸着し、リフトオフした後、ア
ロイ化処理を行って、オーミック電極であるソース電極
およびドレイン電極を形成する。
極用金属膜として、ＷＳｉ膜３１３およびＴｉ／Ｐｔ／
Ａｕ多層膜３１４をスパッタ法で堆積し、フォトレジス
トマスクを用いて加工する。続いて、図３（ｆ）に示す
ように、フォトレジストをマスクにして、ＡｕＧｅ／Ｎ
ｉ／Ａｕ多層膜３１５を蒸着し、リフトオフした後、ア
ロイ化処理を行って、オーミック電極であるソース電極
およびドレイン電極を形成する。
【００２９】本実施例により形成された半導体集積回路
においては、−０．４Ｖ、−０．１Ｖ、＋０．２Ｖとい
う３つの異なるしきい値電圧のＦＥＴが得られた。ま
た、各々の標準偏差も、ゲート長が約０．３μｍと微細
であるにも拘らず、１０から２０ｍＶと非常に小さく、
均一性に優れていた。なお、本実施例においては、変質
層除去に酸性の電解イオン水を用いたが、変質層によっ
てはアルカリ性の電解イオン水が有効な場合もある。
においては、−０．４Ｖ、−０．１Ｖ、＋０．２Ｖとい
う３つの異なるしきい値電圧のＦＥＴが得られた。ま
た、各々の標準偏差も、ゲート長が約０．３μｍと微細
であるにも拘らず、１０から２０ｍＶと非常に小さく、
均一性に優れていた。なお、本実施例においては、変質
層除去に酸性の電解イオン水を用いたが、変質層によっ
てはアルカリ性の電解イオン水が有効な場合もある。
【００３０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の変更が可能である。例えば、半導体材料としてＧａＳ
ｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、ＧａＩｎＰ等他の
材料を用いることができ、半導体層の形成方法として分
子線エピタキシャル法に代えて、液相成長法、有機金属
気相成長法、原子層成長法等を用いることができる。ま
た、ドーピング手段として単原子層（δ）ドーピング等
のドーピング方法あるいはこの方法によるドーピング領
域を持つ構造を採用することもできる。また、チャネル
層をイオン注入法や拡散法等のエピタキシャル成長法以
外の方法により形成するようにしてもよい。また、本発
明は、ＭＥＳ型のＦＥＴや正孔チャネルのＦＥＴについ
ても適用が可能なものである。
本発明はこれら実施例に限定されるものではなく、各種
の変更が可能である。例えば、半導体材料としてＧａＳ
ｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、ＧａＩｎＰ等他の
材料を用いることができ、半導体層の形成方法として分
子線エピタキシャル法に代えて、液相成長法、有機金属
気相成長法、原子層成長法等を用いることができる。ま
た、ドーピング手段として単原子層（δ）ドーピング等
のドーピング方法あるいはこの方法によるドーピング領
域を持つ構造を採用することもできる。また、チャネル
層をイオン注入法や拡散法等のエピタキシャル成長法以
外の方法により形成するようにしてもよい。また、本発
明は、ＭＥＳ型のＦＥＴや正孔チャネルのＦＥＴについ
ても適用が可能なものである。
【００３１】
【発明の効果】以上説明したように、本発明による半導
体集積回路の製造方法は、複数のゲート形成領域の表面
を露出させ、一部のゲート形成領域をマスクした後、処
理雰囲気中で処理してマスクされていないゲート形成領
域の表面を変質層に変換しこれを除去するものであるの
で、２つ以上の異なるしきい値電圧を有するＦＥＴを含
む半導体集積回路を容易に形成することができるように
なる。また、本発明によれば、ゲート形成領域の除去さ
れる半導体層の膜厚を正確にかつ再現性よく制御するこ
とができるので、各トランジスタのしきい値の精度と再
現性を向上させることができる。
体集積回路の製造方法は、複数のゲート形成領域の表面
を露出させ、一部のゲート形成領域をマスクした後、処
理雰囲気中で処理してマスクされていないゲート形成領
域の表面を変質層に変換しこれを除去するものであるの
で、２つ以上の異なるしきい値電圧を有するＦＥＴを含
む半導体集積回路を容易に形成することができるように
なる。また、本発明によれば、ゲート形成領域の除去さ
れる半導体層の膜厚を正確にかつ再現性よく制御するこ
とができるので、各トランジスタのしきい値の精度と再
現性を向上させることができる。
【図１】本発明の第１の実施例の主要製造工程を順に示
した工程断面図。
した工程断面図。
【図２】本発明の第２の実施例の主要製造工程を順に示
した工程断面図。
した工程断面図。
【図３】本発明の第３の実施例の主要製造工程を順に示
した工程断面図。
した工程断面図。
１０１ 半絶縁性ＧａＡｓ基板 ２０１ 半絶縁性ＩｎＰ基板 ３０１ 半絶縁性Ｓｉ基板 １０２ ＧａＡｓバッファ層 ２０２ ＡｌＩｎＡｓバッファ層 ３０２ａ 第１ＧａＡｓバッファ層 ３０２ｂ ＧａＡｓ／ＡｌＧａＡｓバッファ層 ３０２ｃ 第２ＧａＡｓバッファ層 １０３、２０３ ＩｎＧａＡｓチャネル層 ３０３ ｎ型ＧａＡｓチャネル層 １０４ ｎ型ＡｌＧａＡｓ電子供給層 ２０４ ＡｌＩｎＡｓ電子供給層 ３０４ ＡｌＧａＡｓ高抵抗層 １０５、３０５ ｎ型ＧａＡｓコンタクト層 ２０５ ｎ型ＩｎＧａＡｓコンタクト層 １０６、２０６、３０６ 素子分離領域 １０７ ＳｉＯ2 膜 ２０７ ＳｉＮ膜 ３０７ ＳｉＯＮ膜 １０８、１１２、２０８、２１２、３０８、３１２ フ
ォトレジスト １０９、２０９、３０９ 側壁酸化膜 １１０、１１１、２１０、２１１、３１０、３１１ 開
口 １１３、２１３、３１３ ＷＳｉ膜 １１４、２１４、３１４ Ｔｉ／Ｐｔ／Ａｕ多層膜 １１５、２１５、３１５ ＡｕＧｅ／Ｎｉ／Ａｕ多層膜
ォトレジスト １０９、２０９、３０９ 側壁酸化膜 １１０、１１１、２１０、２１１、３１０、３１１ 開
口 １１３、２１３、３１３ ＷＳｉ膜 １１４、２１４、３１４ Ｔｉ／Ｐｔ／Ａｕ多層膜 １１５、２１５、３１５ ＡｕＧｅ／Ｎｉ／Ａｕ多層膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ
Claims (5)
- 【請求項１】 （１）半絶縁性半導体基板上にチャネル
層を含む半導体層を成長させる工程と、 （２）前記チャネル層上の複数のゲート形成領域を露出
させる工程と、 （３）前記複数のゲート形成領域の内の一部のゲート形
成領域をマスクで覆う工程と、 （４）処理雰囲気中に曝し、マスクで覆われていないゲ
ート形成領域の表面を変質させて該領域に変質層を形成
する工程と、 （５）前記変質層を除去する工程と、 （６）前記ゲート形成領域上にそれぞれショットキー障
壁型のゲート電極を形成する工程と、を含むことを特徴
とする半導体集積回路の製造方法。 - 【請求項２】 前記第（３）から前記第（５）に至る各
工程が複数回繰り返し行われることを特徴とする請求項
１記載の半導体集積回路の製造方法。 - 【請求項３】 前記ゲート形成領域が前記チャネル層上
に形成された電子供給層上または高抵抗層上に設定され
ていることを特徴とする請求項１記載の半導体集積回路
の製造方法。 - 【請求項４】 前記第（４）の工程における処理雰囲気
が、酸素、窒素またはハロゲン元素の中の一種または複
数種を含むプラズマ雰囲気であることを特徴とする請求
項１記載の半導体集積回路の製造方法。 - 【請求項５】 前記第（５）の工程において、電解イオ
ン水を用いて前記変質層を除去することを特徴とする請
求項１記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197159A JP2643849B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197159A JP2643849B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846146A true JPH0846146A (ja) | 1996-02-16 |
| JP2643849B2 JP2643849B2 (ja) | 1997-08-20 |
Family
ID=16369759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197159A Expired - Lifetime JP2643849B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643849B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892441A3 (en) * | 1997-06-11 | 1999-08-11 | Nec Corporation | Field effect transistor with recessed gate and a method for manufacturing the same |
| JP2013509735A (ja) * | 2009-12-07 | 2013-03-14 | インテル コーポレイション | 量子井戸型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230186A (ja) * | 1988-07-19 | 1990-01-31 | Agency Of Ind Science & Technol | 薄膜電界効果トランジスタとその製造方法 |
| JPH04263466A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05299439A (ja) * | 1992-04-21 | 1993-11-12 | Sumitomo Electric Ind Ltd | 化合物半導体装置の製造方法 |
-
1994
- 1994-08-01 JP JP6197159A patent/JP2643849B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230186A (ja) * | 1988-07-19 | 1990-01-31 | Agency Of Ind Science & Technol | 薄膜電界効果トランジスタとその製造方法 |
| JPH04263466A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05299439A (ja) * | 1992-04-21 | 1993-11-12 | Sumitomo Electric Ind Ltd | 化合物半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892441A3 (en) * | 1997-06-11 | 1999-08-11 | Nec Corporation | Field effect transistor with recessed gate and a method for manufacturing the same |
| US6172384B1 (en) | 1997-06-11 | 2001-01-09 | Nec Corporation | Field effect transistor and a method for manufacturing a same |
| US6417035B2 (en) | 1997-06-11 | 2002-07-09 | Nec Corporation | Method for manufacturing a field effect transistor |
| JP2013509735A (ja) * | 2009-12-07 | 2013-03-14 | インテル コーポレイション | 量子井戸型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643849B2 (ja) | 1997-08-20 |
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