JPH04263466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04263466A JPH04263466A JP3024250A JP2425091A JPH04263466A JP H04263466 A JPH04263466 A JP H04263466A JP 3024250 A JP3024250 A JP 3024250A JP 2425091 A JP2425091 A JP 2425091A JP H04263466 A JPH04263466 A JP H04263466A
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- Japan
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- recess
- opening
- mask
- etching
- recess portion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に高速化合物半導体ＦＥＴの製造方法に関する
。
係り，特に高速化合物半導体ＦＥＴの製造方法に関する
。
【０００２】高速化合物半導体ＦＥＴとして，しきい値
電圧（Ｖｔｈ）を制御したリセス構造を有するＦＥＴが
ある。また，ディジタル回路に用いるＦＥＴでは，Ｅモ
ード，Ｄモード等二つ以上の異なるＶｔｈを必要とする
場合が多い。
電圧（Ｖｔｈ）を制御したリセス構造を有するＦＥＴが
ある。また，ディジタル回路に用いるＦＥＴでは，Ｅモ
ード，Ｄモード等二つ以上の異なるＶｔｈを必要とする
場合が多い。
【０００３】
【従来の技術】ＤモードとＥモードの異なるＶｔｈを持
つショットキーゲートＦＥＴを製造する従来例について
説明する。
つショットキーゲートＦＥＴを製造する従来例について
説明する。
【０００４】図４（ａ） 〜 （ｄ）は従来例を示す工
程順断面図（その１），図５（ｅ）， （ｆ）は従来例
を示す工程順断面図（ その２）であり，以下，これら
の図を参照しながら従来例について説明する。
程順断面図（その１），図５（ｅ）， （ｆ）は従来例
を示す工程順断面図（ その２）であり，以下，これら
の図を参照しながら従来例について説明する。
【０００５】図４（ａ） 参照
半導体基体１は，例えば半導体基板１ａ， バッファ層
１ｂ， 半導体活性層１ｃからなる。その上にオーミッ
ク電極２ａ〜２ｃを形成し，全面を絶縁膜３で覆う。
１ｂ， 半導体活性層１ｃからなる。その上にオーミッ
ク電極２ａ〜２ｃを形成し，全面を絶縁膜３で覆う。
【０００６】図４（ｂ） 参照
ＤモードＦＥＴを形成する領域に開口５を有するレジス
トマスク４を形成し，開口５から半導体基体１をエッチ
ングして第１のリセス部６を形成する。この時，オーミ
ック電極（ソース・ドレイン電極）２ａ，２ｂ間の電流
ＩＤを監視しながらエッチングを進め，電流値が所定の
値になった時点でエッチングを止める。
トマスク４を形成し，開口５から半導体基体１をエッチ
ングして第１のリセス部６を形成する。この時，オーミ
ック電極（ソース・ドレイン電極）２ａ，２ｂ間の電流
ＩＤを監視しながらエッチングを進め，電流値が所定の
値になった時点でエッチングを止める。
【０００７】図４（ｃ） 参照
有機溶剤または酸素プラズマによりレジストマスク４を
除去し，全面に例えばＡｌを蒸着した後，不要部をエッ
チングして除去し第１のゲート電極１０ａ を形成する
。
除去し，全面に例えばＡｌを蒸着した後，不要部をエッ
チングして除去し第１のゲート電極１０ａ を形成する
。
【０００８】図４（ｄ） 参照
ＥモードＦＥＴを形成する領域に開口８を有するレジス
トマスク７を形成し，開口７から半導体基体１をエッチ
ングして第２のリセス部９を形成する。この時，オーミ
ック電極（ソース・ドレイン電極）２ｂ，２ｃ間の電流
ＩＤを監視しながらエッチングを進め，電流値が所定の
値になった時点でエッチングを止める。
トマスク７を形成し，開口７から半導体基体１をエッチ
ングして第２のリセス部９を形成する。この時，オーミ
ック電極（ソース・ドレイン電極）２ｂ，２ｃ間の電流
ＩＤを監視しながらエッチングを進め，電流値が所定の
値になった時点でエッチングを止める。
【０００９】図５（ｅ） 参照
有機溶剤または酸素プラズマによりレジストマスク７を
除去し，全面に例えばＡｌを蒸着する。Ａｌ蒸着膜１７
の上に第２のリセス部９の部分を覆うレジストマスク１
８を形成する。
除去し，全面に例えばＡｌを蒸着する。Ａｌ蒸着膜１７
の上に第２のリセス部９の部分を覆うレジストマスク１
８を形成する。
【００１０】図５（ｆ） 参照
レジストマスク１８をマスクにしてＡｌ蒸着膜１７をエ
ッチングして除去し，第２のリセス部９に第２のゲート
電極１０ｂ を形成する。
ッチングして除去し，第２のリセス部９に第２のゲート
電極１０ｂ を形成する。
【００１１】このようにして，ＤモードＦＥＴとＥモー
ドＦＥＴを含むショットキーゲートＦＥＴが実現するが
，この方法には次のような問題がある。■Ｖｔｈの異な
るＦＥＴごとにゲート電極を形成するのでゲート電極形
成の工数がかかり過ぎる。
ドＦＥＴを含むショットキーゲートＦＥＴが実現するが
，この方法には次のような問題がある。■Ｖｔｈの異な
るＦＥＴごとにゲート電極を形成するのでゲート電極形
成の工数がかかり過ぎる。
【００１２】■既に形成されているゲート電極が次のゲ
ート電極形成工程で一部分エッチングされてしまう。
ート電極形成工程で一部分エッチングされてしまう。
【００１３】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ゲート電極形成の工数を減少し，しかもゲート電
極の形状にばらつきを生じないようにし，さらに複数の
リセス部を精度よく形成して，複数のＶｔｈ値を正確に
制御できるショットキーゲートＦＥＴの製造方法を提供
することを目的とする。
鑑み，ゲート電極形成の工数を減少し，しかもゲート電
極の形状にばらつきを生じないようにし，さらに複数の
リセス部を精度よく形成して，複数のＶｔｈ値を正確に
制御できるショットキーゲートＦＥＴの製造方法を提供
することを目的とする。
【００１４】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
は第１の実施例を示す工程順断面図である。図２（ａ）
〜（ｄ） は第２の実施例を示す工程順断面図（その
１），図３（ｅ）， （ｆ）は第２の実施例を示す工程
順断面図（その２）である。
は第１の実施例を示す工程順断面図である。図２（ａ）
〜（ｄ） は第２の実施例を示す工程順断面図（その
１），図３（ｅ）， （ｆ）は第２の実施例を示す工程
順断面図（その２）である。
【００１５】上記課題は，異なるしきい値電圧を持つ複
数のゲートを有するショットキーゲート電界効果トラン
ジスタの製造において，半導体基体１上に配置され，第
１の開口５を有する第１のマスク４を用いて該半導体基
体１をリセスエッチングし，リセス部下の電流値を測定
して第１のしきい値電圧に応じる第１のリセス部６を形
成する工程と， 該半導体基体１上に配置され，該第１
の開口５と異なる位置に第２の開口８を有する第２のマ
スク７を用いて該半導体基体１をリセスエッチングし，
リセス部の電流値を前記第１のリセス部６の電流値と比
較測定して第２のしきい値電圧に応じる第２のリセス部
９を形成する工程と，該第１のリセス部６及び該第２の
リセス部６に同時に金属を被着して該第１のリセス部６
に第１のゲート電極１０ａ 及び第２のリセス部９に第
２のゲート電極１０ｂ を形成する工程とを有する半導
体装置の製造方法によって解決される。
数のゲートを有するショットキーゲート電界効果トラン
ジスタの製造において，半導体基体１上に配置され，第
１の開口５を有する第１のマスク４を用いて該半導体基
体１をリセスエッチングし，リセス部下の電流値を測定
して第１のしきい値電圧に応じる第１のリセス部６を形
成する工程と， 該半導体基体１上に配置され，該第１
の開口５と異なる位置に第２の開口８を有する第２のマ
スク７を用いて該半導体基体１をリセスエッチングし，
リセス部の電流値を前記第１のリセス部６の電流値と比
較測定して第２のしきい値電圧に応じる第２のリセス部
９を形成する工程と，該第１のリセス部６及び該第２の
リセス部６に同時に金属を被着して該第１のリセス部６
に第１のゲート電極１０ａ 及び第２のリセス部９に第
２のゲート電極１０ｂ を形成する工程とを有する半導
体装置の製造方法によって解決される。
【００１６】また，上記の工程に加えて前記第１のリセ
ス部６を形成する工程及び前記第２のリセス部９を形成
する工程の後に，該第１のリセス部６及び該第２のリセ
ス部９を同時にリセスエッチングする工程を有する半導
体装置の製造方法によって解決される。
ス部６を形成する工程及び前記第２のリセス部９を形成
する工程の後に，該第１のリセス部６及び該第２のリセ
ス部９を同時にリセスエッチングする工程を有する半導
体装置の製造方法によって解決される。
【００１７】
【作用】本発明によれば，第１のリセス部６及び第２の
リセス部９に同時に金属を被着して第１のリセス部６に
第１のゲート電極１０ａ 及び第２のリセス部９に第２
のゲート電極１０ｂ を形成するのであるから，すべて
のゲート電極を同時に形成することができ，工数の増加
が避けられる。さらに，ゲート電極の形状のばらつきも
避けられる。
リセス部９に同時に金属を被着して第１のリセス部６に
第１のゲート電極１０ａ 及び第２のリセス部９に第２
のゲート電極１０ｂ を形成するのであるから，すべて
のゲート電極を同時に形成することができ，工数の増加
が避けられる。さらに，ゲート電極の形状のばらつきも
避けられる。
【００１８】また，第１のリセス部６を形成する工程及
び第２のリセス部９を形成する工程の後に，第１のリセ
ス部６及び第２のリセス部９を同時にリセスエッチング
することにより，第１のリセス部及び第２のリセス部を
精度よく形成することができる。即ち，第１のリセス部
６は控えめにエッチングして形成し，次に第２のリセス
部９を第１のリセス部６に対してＶｔｈの差が正確に所
定の値になるように形成し，その後第１のリセス部６及
び第２のリセス部９を同時にリセスエッチングして，そ
れぞれのＶｔｈ値が正確に設計値と合うにすることがで
きる。
び第２のリセス部９を形成する工程の後に，第１のリセ
ス部６及び第２のリセス部９を同時にリセスエッチング
することにより，第１のリセス部及び第２のリセス部を
精度よく形成することができる。即ち，第１のリセス部
６は控えめにエッチングして形成し，次に第２のリセス
部９を第１のリセス部６に対してＶｔｈの差が正確に所
定の値になるように形成し，その後第１のリセス部６及
び第２のリセス部９を同時にリセスエッチングして，そ
れぞれのＶｔｈ値が正確に設計値と合うにすることがで
きる。
【００１９】
【実施例】図１（ａ） 〜（ｅ） は第１の実施例を示
す工程順断面図であり，以下，これらの図を参照しなが
ら第１の実施例について説明する。
す工程順断面図であり，以下，これらの図を参照しなが
ら第１の実施例について説明する。
【００２０】図１（ａ） 参照
半導体基体１は，例えばＧａＡｓ半導体基板１ａ， 厚
さ１００００ Åのｉ−ＧａＡｓバッファ層１ｂ， 厚
さ２０００Åのｎ−ＧａＡｓ（ＮＤ ＝５．０ ×１０
１７ｃｍ−３）半導体活性層１ｃからなる。その上にＡ
ｕＧｅ／Ａｕ （２００Å／２８００Å） のオーミッ
ク電極（ソース・ドレイン電極）２ａ〜２ｃを形成し，
全面を厚さ１５００ÅのＳｉＯ２ 膜３で覆う。
さ１００００ Åのｉ−ＧａＡｓバッファ層１ｂ， 厚
さ２０００Åのｎ−ＧａＡｓ（ＮＤ ＝５．０ ×１０
１７ｃｍ−３）半導体活性層１ｃからなる。その上にＡ
ｕＧｅ／Ａｕ （２００Å／２８００Å） のオーミッ
ク電極（ソース・ドレイン電極）２ａ〜２ｃを形成し，
全面を厚さ１５００ÅのＳｉＯ２ 膜３で覆う。
【００２１】図１（ｂ） 参照
ＤモードＦＥＴを形成する領域に第１の開口５を有する
レジストの第１のマスク４を形成し，開口５から半導体
基体１をエッチングして第１のリセス部６を形成する。 この時，オーミック電極（ソース・ドレイン電極）２ａ
，２ｂ間の電流ＩＤ を監視しながらエッチングを進め
，電流値が所定の値，例えば６ｍＡになった時点でエッ
チングを止める。設計の最終電流値ＩＤｆは５ｍＡであ
るが， この時点ではエッチングを控え目にして６ｍＡ
に設定する。
レジストの第１のマスク４を形成し，開口５から半導体
基体１をエッチングして第１のリセス部６を形成する。 この時，オーミック電極（ソース・ドレイン電極）２ａ
，２ｂ間の電流ＩＤ を監視しながらエッチングを進め
，電流値が所定の値，例えば６ｍＡになった時点でエッ
チングを止める。設計の最終電流値ＩＤｆは５ｍＡであ
るが， この時点ではエッチングを控え目にして６ｍＡ
に設定する。
【００２２】有機溶剤または酸素プラズマにより第１の
マスク４を除去する。この時，第１のリセス部６も若干
エッチングされ，ＩＤ は５．８ｍＡとなる。 図１（ｃ） 参照 ＥモードＦＥＴを形成する領域に第２の開口８を有する
レジストの第２のマスク７を形成し，開口７から半導体
基体１をエッチングして第２のリセス部９を形成する。 この時，オーミック電極（ソース・ドレイン電極）２ｂ
，２ｃ間の電流ＩＥ を監視しながらエッチングを進め
，電流値が所定の値，例えば１．３ ｍＡになった時点
でエッチングを止める。設計の最終電流値ＩＥｆは０．
５ ｍＡであるが， この時点では多めの１．３ｍＡに
設定する。
マスク４を除去する。この時，第１のリセス部６も若干
エッチングされ，ＩＤ は５．８ｍＡとなる。 図１（ｃ） 参照 ＥモードＦＥＴを形成する領域に第２の開口８を有する
レジストの第２のマスク７を形成し，開口７から半導体
基体１をエッチングして第２のリセス部９を形成する。 この時，オーミック電極（ソース・ドレイン電極）２ｂ
，２ｃ間の電流ＩＥ を監視しながらエッチングを進め
，電流値が所定の値，例えば１．３ ｍＡになった時点
でエッチングを止める。設計の最終電流値ＩＥｆは０．
５ ｍＡであるが， この時点では多めの１．３ｍＡに
設定する。
【００２３】有機溶剤または酸素プラズマにより第２の
マスク７を除去する。この時第１のリセス部６及び第２
のリセス部９も若干エッチングされ，ＩＤ は５．５
ｍＡ，ＩＥ は１．０ ｍＡとなる。
マスク７を除去する。この時第１のリセス部６及び第２
のリセス部９も若干エッチングされ，ＩＤ は５．５
ｍＡ，ＩＥ は１．０ ｍＡとなる。
【００２４】図１（ｄ） 参照
ソース・ドレイン電極間の電流を監視しながら，第１の
リセス部６及び第２のリセス部９を同時にリセスエッチ
ングし，ＩＤ は５．０ ｍＡ，ＩＥ は０．５ ｍＡ
となった時点でリセスエッチングを終了する。
リセス部６及び第２のリセス部９を同時にリセスエッチ
ングし，ＩＤ は５．０ ｍＡ，ＩＥ は０．５ ｍＡ
となった時点でリセスエッチングを終了する。
【００２５】図１（ｅ） 参照
全面にＡｌを蒸着し，マスクを用いて不要部分をエッチ
ング除去することにより，第１のゲート電極１０ａ 及
び第２のゲート電極１０ｂ を形成する。
ング除去することにより，第１のゲート電極１０ａ 及
び第２のゲート電極１０ｂ を形成する。
【００２６】このようにして，ＩＤ が５．０ ｍＡの
ＤモードＦＥＴ及びＩＥ が０．５ ｍＡのＥモードＦ
ＥＴを含むショットキーゲートＦＥＴが実現する。次に
，第２の実施例について説明する。
ＤモードＦＥＴ及びＩＥ が０．５ ｍＡのＥモードＦ
ＥＴを含むショットキーゲートＦＥＴが実現する。次に
，第２の実施例について説明する。
【００２７】図２（ａ） 〜（ｄ） は第２の実施例を
示す工程順断面図（その１），図３（ｅ）， （ｆ）は
第２の実施例を示す工程順断面図（その２）であり，ヘ
テロ接合ＦＥＴの例としてＨＥＭＴを取り上げて説明す
る。
示す工程順断面図（その１），図３（ｅ）， （ｆ）は
第２の実施例を示す工程順断面図（その２）であり，ヘ
テロ接合ＦＥＴの例としてＨＥＭＴを取り上げて説明す
る。
【００２８】図２（ａ） 参照
半導体基体１は，例えばＧａＡｓ半導体基板１ｄ， 厚
さ５０００Åのｉ−ＧａＡｓ電子走行層１ｅ（２ＤＥＧ
は２次元電子ガス）， 厚さ３００ Åのｎ−ＡｌＧａ
Ａｓ（ＮＤ ＝２．０ ×１０１８ ｍ−３）電子供給
層１ｆ，電流調整層１ｇ〜１ｉからなる。電流調整層１
ｇ〜１ｉの組成と厚さは次の如くである。
さ５０００Åのｉ−ＧａＡｓ電子走行層１ｅ（２ＤＥＧ
は２次元電子ガス）， 厚さ３００ Åのｎ−ＡｌＧａ
Ａｓ（ＮＤ ＝２．０ ×１０１８ ｍ−３）電子供給
層１ｆ，電流調整層１ｇ〜１ｉからなる。電流調整層１
ｇ〜１ｉの組成と厚さは次の如くである。
【００２９】１ｇ ｎ−ＧａＡｓ
１００ Å１ｈ ｎ−ＡｌＧａＡｓ
６０ Å１ｉ ｎ−ＧａＡｓ １０
００ Åその上にＡｕＧｅ／Ａｕ （２００Å／２８０
０ Å） を蒸着して，ソース・ドレイン電極１１ａ
〜１１ｄ を形成する。
１００ Å１ｈ ｎ−ＡｌＧａＡｓ
６０ Å１ｉ ｎ−ＧａＡｓ １０
００ Åその上にＡｕＧｅ／Ａｕ （２００Å／２８０
０ Å） を蒸着して，ソース・ドレイン電極１１ａ
〜１１ｄ を形成する。
【００３０】図２（ｂ） 参照
全面にプラズマＣＶＤ法により厚さ１０００〜１５００
ÅのＳｉＯＮ膜３ａを形成した後，その上にＯ＋ イオ
ン注入により素子間分離壁１４ａ 〜１４ｃ を形成す
るための開口１３ａ 〜１３ｃ を有するレジストマス
ク１２を形成する。
ÅのＳｉＯＮ膜３ａを形成した後，その上にＯ＋ イオ
ン注入により素子間分離壁１４ａ 〜１４ｃ を形成す
るための開口１３ａ 〜１３ｃ を有するレジストマス
ク１２を形成する。
【００３１】開口１３ａ 〜１３ｃ から半導体基体１
にＯ＋ イオン注入を行い，素子間分離壁１４ａ 〜１
４ｃ を形成してＤモード領域，Ｅモード領域を区分す
る。 図２（ｃ） 参照 レジストマスク１２を除去し，Ｄモード領域，Ｅモード
領域に，それぞれ，第１の開口５を有する第１のマスク
４を形成する。第１の開口５からＳｉＯＮ膜３ａを例え
ばＳＦ６ またはＣ２ Ｆ６ ／ ＣＨＦ３ ／ Ｈｅ
のＲＩＥにより除去した後，ｎ−ＧａＡｓ層１ｉをＲＩ
Ｅによりエッチングし，Ｄモード領域，Ｅモード領域に
第１のリセス部６を形成する。
にＯ＋ イオン注入を行い，素子間分離壁１４ａ 〜１
４ｃ を形成してＤモード領域，Ｅモード領域を区分す
る。 図２（ｃ） 参照 レジストマスク１２を除去し，Ｄモード領域，Ｅモード
領域に，それぞれ，第１の開口５を有する第１のマスク
４を形成する。第１の開口５からＳｉＯＮ膜３ａを例え
ばＳＦ６ またはＣ２ Ｆ６ ／ ＣＨＦ３ ／ Ｈｅ
のＲＩＥにより除去した後，ｎ−ＧａＡｓ層１ｉをＲＩ
Ｅによりエッチングし，Ｄモード領域，Ｅモード領域に
第１のリセス部６を形成する。
【００３２】リセスエッチングの進行状況は，ソース・
ドレイン電極１１ａ，１１ｂ間の電流を監視することに
より把握し，その電流ＩＤ が所定の値になった時点で
エッチングを止める。
ドレイン電極１１ａ，１１ｂ間の電流を監視することに
より把握し，その電流ＩＤ が所定の値になった時点で
エッチングを止める。
【００３３】図２（ｄ） 参照
第１のマスク４を除去した後，Ｅモード領域に第２の開
口８を有する第２のマスク７を形成する。第２の開口８
からｎ−ＡｌＧａＡｓ層１ｈ， ｎ−ＧａＡｓ層１ｇを
ＲＩＥによりエッチングし，Ｅモード領域に第２のリセ
ス部９を形成する。
口８を有する第２のマスク７を形成する。第２の開口８
からｎ−ＡｌＧａＡｓ層１ｈ， ｎ−ＧａＡｓ層１ｇを
ＲＩＥによりエッチングし，Ｅモード領域に第２のリセ
ス部９を形成する。
【００３４】リセスエッチングの進行状況は，ソース・
ドレイン電極１１ａ，１１ｂ間及びソース・ドレイン電
極１１ｃ， １１ｄ間の電流を監視することにより把握
し，ＩＤ とＩＥ の差が所定の値になった時点でエッ
チングを止める。
ドレイン電極１１ａ，１１ｂ間及びソース・ドレイン電
極１１ｃ， １１ｄ間の電流を監視することにより把握
し，ＩＤ とＩＥ の差が所定の値になった時点でエッ
チングを止める。
【００３５】図３（ｅ） 参照
第２のマスク７を除去した後，ソース・ドレイン電極１
１ａ， １１ｂ間及びソース・ドレイン電極１１ｃ，
１１ｄ間の電流を監視しながら，第１のリセス部６及び
第２のリセス部９のエッチングを同時に進め，Ｄモード
領域に電流調整された第１のリセス部６ａ， Ｅモード
領域に電流調整された第２のリセス部９ａを形成する。 このようにして，所定のしきい値電圧を有するＤモード
ＨＥＭＴ及びＥモードＨＥＭＴが実現する。
１ａ， １１ｂ間及びソース・ドレイン電極１１ｃ，
１１ｄ間の電流を監視しながら，第１のリセス部６及び
第２のリセス部９のエッチングを同時に進め，Ｄモード
領域に電流調整された第１のリセス部６ａ， Ｅモード
領域に電流調整された第２のリセス部９ａを形成する。 このようにして，所定のしきい値電圧を有するＤモード
ＨＥＭＴ及びＥモードＨＥＭＴが実現する。
【００３６】図３（ｆ） 参照
全面にＡｌを蒸着し，マスクを用いて不要部分をエッチ
ングして除去し，第１のゲート電極１０ａ，第２のゲー
ト電極１０ｂ，モニター用電極１０ｃを形成する。
ングして除去し，第１のゲート電極１０ａ，第２のゲー
ト電極１０ｂ，モニター用電極１０ｃを形成する。
【００３７】Ａｌの蒸着に替えて，Ｔｉ／Ｐｔ／Ａｕま
たはＷＳｉを成長してもよい。このようにして，しきい
値電圧が設計値に合致したＤモードＨＥＭＴ及びＥモー
ドＨＥＭＴが実現する。
たはＷＳｉを成長してもよい。このようにして，しきい
値電圧が設計値に合致したＤモードＨＥＭＴ及びＥモー
ドＨＥＭＴが実現する。
【００３８】
【発明の効果】以上説明したように，本発明によれば，
異なるしきい値電圧を持つ複数のゲートを有するＦＥＴ
の製造において，それらのしきい値電圧が設計値に正確
に合致するよう制御してＦＥＴを形成することができる
。
異なるしきい値電圧を持つ複数のゲートを有するＦＥＴ
の製造において，それらのしきい値電圧が設計値に正確
に合致するよう制御してＦＥＴを形成することができる
。
【００３９】しかも，ゲート電極は一括して作ることが
できるから，工数が節約できる。本発明は高速化合物半
導体ＦＥＴの特性の向上，歩留りの向上に寄与するもの
である。
できるから，工数が節約できる。本発明は高速化合物半
導体ＦＥＴの特性の向上，歩留りの向上に寄与するもの
である。
【図１】（ａ） 〜（ｅ） は第１の実施例を示す工程
順断面図である。
順断面図である。
【図２】（ａ） 〜（ｄ） は第２の実施例を示す工程
順断面図（その１）である。
順断面図（その１）である。
【図３】（ｅ）， （ｆ）は第２の実施例を示す工程順
断面図（その２）である。
断面図（その２）である。
【図４】（ａ） 〜（ｄ） は従来例を示す工程順断面
図（その１）である。
図（その１）である。
【図５】（ｅ）， （ｆ）は従来例を示す工程順断面図
（その２）である。
（その２）である。
１は半導体基体
１ａは半導体基板であってＧａＡｓ基板１ｂはバッファ
層であってｉ−ＧａＡｓ層１ｃは半導体動作層であって
ｎ−ＧａＡｓ層１ｄは半導体基板であってＧａＡｓ基板
１ｅは電子走行層であってｉ−ＧａＡｓ層１ｆは電子供
給層であってｎ−ＡｌＧａＡｓ層１ｇ〜１ｉは電流調整
層 ２ａ〜２ｃはソース・ドレイン電極 ３は絶縁膜であってＳｉＯ２ 膜 ３ａは絶縁膜であってＳｉＯＮ膜 ４はレジストマスクであって第１のマスク５は開口であ
って第１の開口 ６は第１のリセス部 ７はレジストマスクであって第２のマスク８は開口であ
って第２の開口 ９は第２のリセス部 １０ａ は第１のゲート電極 １０ｂ は第２のゲート電極 １１ａ 〜１１ｄ はソース・ドレイン電極１２はレジ
ストマスク １３ａ 〜１３ｃ は開口 １４ａ 〜１４ｃは素子間分離壁 １７はＡｌ蒸着膜 １８はレジストマスク ２ＤＥＧは２次元電子ガス
層であってｉ−ＧａＡｓ層１ｃは半導体動作層であって
ｎ−ＧａＡｓ層１ｄは半導体基板であってＧａＡｓ基板
１ｅは電子走行層であってｉ−ＧａＡｓ層１ｆは電子供
給層であってｎ−ＡｌＧａＡｓ層１ｇ〜１ｉは電流調整
層 ２ａ〜２ｃはソース・ドレイン電極 ３は絶縁膜であってＳｉＯ２ 膜 ３ａは絶縁膜であってＳｉＯＮ膜 ４はレジストマスクであって第１のマスク５は開口であ
って第１の開口 ６は第１のリセス部 ７はレジストマスクであって第２のマスク８は開口であ
って第２の開口 ９は第２のリセス部 １０ａ は第１のゲート電極 １０ｂ は第２のゲート電極 １１ａ 〜１１ｄ はソース・ドレイン電極１２はレジ
ストマスク １３ａ 〜１３ｃ は開口 １４ａ 〜１４ｃは素子間分離壁 １７はＡｌ蒸着膜 １８はレジストマスク ２ＤＥＧは２次元電子ガス
Claims (2)
- 【請求項１】 異なるしきい値電圧を持つ複数のゲー
トを有するショットキーゲート電界効果トランジスタの
製造において，半導体基体（１） 上に配置され，第１
の開口（５） を有する第１のマスク（４） を用いて
該半導体基体（１） をリセスエッチングし，リセス部
下の電流値を測定して第１のしきい値電圧に応じる第１
のリセス部（６） を形成する工程と， 該半導体基体
（１） 上に配置され，該第１の開口（５） と異なる
位置に第２の開口（８） を有する第２のマスク（７）
を用いて該半導体基体（１） をリセスエッチングし
，リセス部の電流値を前記第１のリセス部（６） の電
流値と比較測定して第２のしきい値電圧に応じる第２の
リセス部（９） を形成する工程と， 該第１のリセス
部（６） 及び該第２のリセス部（６） に同時に金属
を被着して該第１のリセス部（６） に第１のゲート電
極（１０ａ） 及び該第２のリセス部（９） に第２の
ゲート電極（１０ｂ） を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の工程に加えて前記第１
のリセス部（６） を形成する工程及び前記第２のリセ
ス部（９） を形成する工程の後に，該第１のリセス部
（６） 及び該第２のリセス部（９） を同時にリセス
エッチングする工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024250A JPH04263466A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024250A JPH04263466A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263466A true JPH04263466A (ja) | 1992-09-18 |
Family
ID=12133000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024250A Withdrawn JPH04263466A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846146A (ja) * | 1994-08-01 | 1996-02-16 | Nec Corp | 半導体集積回路の製造方法 |
| EP0867944A3 (en) * | 1997-03-26 | 1999-08-04 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
-
1991
- 1991-02-19 JP JP3024250A patent/JPH04263466A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846146A (ja) * | 1994-08-01 | 1996-02-16 | Nec Corp | 半導体集積回路の製造方法 |
| EP0867944A3 (en) * | 1997-03-26 | 1999-08-04 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| US6265728B1 (en) | 1997-03-26 | 2001-07-24 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| US6908777B2 (en) | 1997-03-26 | 2005-06-21 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |