JPH0846157A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH0846157A JPH0846157A JP7114394A JP11439495A JPH0846157A JP H0846157 A JPH0846157 A JP H0846157A JP 7114394 A JP7114394 A JP 7114394A JP 11439495 A JP11439495 A JP 11439495A JP H0846157 A JPH0846157 A JP H0846157A
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- forming
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- semiconductor memory
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- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/60—Capacitors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D88/101—Three-dimensional [3D] integrated devices comprising components on opposite major surfaces of semiconductor substrates
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 セルキャパシタンスを向上させた半導体メモ
リ装置およびその製造方法を提供する。 【構成】 第１レベルに第１トランジスタと第２トラン
ジスタとが形成され、前記第１レベルの下部には前記第
１トランジスタと連結された第１ストレージ電極２００
が、また前記第１レベルの上部には第２トランジスタと
連結された第２ストレージ電極３００が形成されてい
る。第１ストレージ電極２００は第１ソースの側面に形
成されたスペーサを通じて第１ソースに連結され、第２
ストレージ電極３００は第２ソースの側面に形成された
スペーサを通じて第２ソースと連結されている。これに
より、従来のＤＲＡＭ装置に比してセルキャパシタンス
が二倍以上に向上する。また、第１および第２ストレー
ジ電極２００、３００の最下面にはアンダーカットが形
成されているので、セルトランジスタの特性を安定させ
ることができるためショートチャネル効果が低減され
る。
リ装置およびその製造方法を提供する。 【構成】 第１レベルに第１トランジスタと第２トラン
ジスタとが形成され、前記第１レベルの下部には前記第
１トランジスタと連結された第１ストレージ電極２００
が、また前記第１レベルの上部には第２トランジスタと
連結された第２ストレージ電極３００が形成されてい
る。第１ストレージ電極２００は第１ソースの側面に形
成されたスペーサを通じて第１ソースに連結され、第２
ストレージ電極３００は第２ソースの側面に形成された
スペーサを通じて第２ソースと連結されている。これに
より、従来のＤＲＡＭ装置に比してセルキャパシタンス
が二倍以上に向上する。また、第１および第２ストレー
ジ電極２００、３００の最下面にはアンダーカットが形
成されているので、セルトランジスタの特性を安定させ
ることができるためショートチャネル効果が低減され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置および
その製造方法に係り、特にトランジスタの上下に形成さ
れたキャパシタを有するＤＲＡＭおよびその製造方法に
関する。
その製造方法に係り、特にトランジスタの上下に形成さ
れたキャパシタを有するＤＲＡＭおよびその製造方法に
関する。
【０００２】
【従来の技術】最近、２５６Ｍｂ級およびそれ以上の記
憶容量を有するＤＲＡＭのため、スタックキャパシタセ
ルおよびトレンチキャパシタセルの構造を向上させるた
めの各種研究が試みられている。しかしながら、非常に
複雑な製造工程にもかかわらず、1.5Vの動作電圧および
0.5μm2のセル大きさを有するＤＲＡＭセルにおいて、
十分なセルキャパシタンスを確保するには多くの困難さ
が伴われる。
憶容量を有するＤＲＡＭのため、スタックキャパシタセ
ルおよびトレンチキャパシタセルの構造を向上させるた
めの各種研究が試みられている。しかしながら、非常に
複雑な製造工程にもかかわらず、1.5Vの動作電圧および
0.5μm2のセル大きさを有するＤＲＡＭセルにおいて、
十分なセルキャパシタンスを確保するには多くの困難さ
が伴われる。
【０００３】さらに、十分な整列マージンを有するレイ
アウトのためには、現在の最小特徴サイズ（minimum fe
ature size) より小さい特徴サイズでセルを形成した
り、現在の段差より大きい段差を有するストレージ電極
を形成すべきであるが、前者は現在の写真食刻工程の限
界により殆ど不可能であり、後者は素子製造時に多くの
問題を発生させるので望ましくない。
アウトのためには、現在の最小特徴サイズ（minimum fe
ature size) より小さい特徴サイズでセルを形成した
り、現在の段差より大きい段差を有するストレージ電極
を形成すべきであるが、前者は現在の写真食刻工程の限
界により殆ど不可能であり、後者は素子製造時に多くの
問題を発生させるので望ましくない。
【０００４】また、モス（ＭＯＳ）素子を構成するソー
スおよびドレインの不純物濃度が徐々に高濃度化するに
つれて接合漏洩電流も大きくなり、これによるデータ保
存問題も深刻になっている。IEDM 紙に記載された Tosh
iyuki Nishihara等の論文( 論文題目;"A Buried Capaci
tor DRAM Cell with Bonded SOI for 256M and 1Gbit D
RAMs", 発表年度；1992年、p803〜p806) は前述したよ
うな問題点を解決する一方案を提示している。
スおよびドレインの不純物濃度が徐々に高濃度化するに
つれて接合漏洩電流も大きくなり、これによるデータ保
存問題も深刻になっている。IEDM 紙に記載された Tosh
iyuki Nishihara等の論文( 論文題目;"A Buried Capaci
tor DRAM Cell with Bonded SOI for 256M and 1Gbit D
RAMs", 発表年度；1992年、p803〜p806) は前述したよ
うな問題点を解決する一方案を提示している。
【０００５】図１Ａ〜図２Ｅは埋没キャパシタを有した
ＤＲＡＭの製造方法を Toshiyuki Nishihara等の論文に
基づいて説明するために示した断面図である。まず、図
１Ａに示すように、シリコン基板５００にセル分離絶縁
膜を形成するためのトレンチを形成した後、二酸化シリ
コン（SiO2) 膜を塗布／食刻してセル分離絶縁膜５０２
を形成する。次いで、半導体基板と接続するストレージ
電極を形成するために多結晶シリコン／二酸化シリコン
柱５０４を形成する。
ＤＲＡＭの製造方法を Toshiyuki Nishihara等の論文に
基づいて説明するために示した断面図である。まず、図
１Ａに示すように、シリコン基板５００にセル分離絶縁
膜を形成するためのトレンチを形成した後、二酸化シリ
コン（SiO2) 膜を塗布／食刻してセル分離絶縁膜５０２
を形成する。次いで、半導体基板と接続するストレージ
電極を形成するために多結晶シリコン／二酸化シリコン
柱５０４を形成する。
【０００６】この際、ストレージ電極が形成されない周
辺領域には、柱５０４の段差を補償するためにダミーパ
ターン（dummy pattern)５０５が形成される。次に、図
１Ｂに示すように、柱５０４およびダミーパターン５０
５が形成されている結果物の全面に多結晶シリコンを蒸
着した後エッチバックすることにより、柱５０４の側壁
にスペーサ５０６を形成する。
辺領域には、柱５０４の段差を補償するためにダミーパ
ターン（dummy pattern)５０５が形成される。次に、図
１Ｂに示すように、柱５０４およびダミーパターン５０
５が形成されている結果物の全面に多結晶シリコンを蒸
着した後エッチバックすることにより、柱５０４の側壁
にスペーサ５０６を形成する。
【０００７】次いで、図１Ｃに示すように、周辺領域を
フォトレジストパターン５０８で覆った後、柱５０４を
構成する二酸化シリコンを弗化水素（ＨＦ）を使用して
取り除くと、結果的に 1.6μm 高さのストレージ電極５
１０が形成される。次に、図２Ｄに示すように、誘電体
膜５１２およびプレート電極５１４を形成する。続け
て、緩衝多結晶シリコン５１６を蒸着した後エッチバッ
クしてその表面を平坦化し、保持ウェーハ５１８を取り
付ける。
フォトレジストパターン５０８で覆った後、柱５０４を
構成する二酸化シリコンを弗化水素（ＨＦ）を使用して
取り除くと、結果的に 1.6μm 高さのストレージ電極５
１０が形成される。次に、図２Ｄに示すように、誘電体
膜５１２およびプレート電極５１４を形成する。続け
て、緩衝多結晶シリコン５１６を蒸着した後エッチバッ
クしてその表面を平坦化し、保持ウェーハ５１８を取り
付ける。
【０００８】そして、図２Ｅに示すように、元のシリコ
ン基板５００の後方をポリシングすると、前記セル分離
絶縁膜５０２間には８０ｎｍの活性領域５２０のみ残
る。Toshiyuki Nishihara等の発明によれば、セルキャ
パシタを活性領域の下部に形成して完全に埋没させるこ
とにより、以後の工程で形成されるワードラインおよび
ビットラインの平坦度を向上させることができ、ストレ
ージ電極の形成のためのマージンが多少大きくなる。
ン基板５００の後方をポリシングすると、前記セル分離
絶縁膜５０２間には８０ｎｍの活性領域５２０のみ残
る。Toshiyuki Nishihara等の発明によれば、セルキャ
パシタを活性領域の下部に形成して完全に埋没させるこ
とにより、以後の工程で形成されるワードラインおよび
ビットラインの平坦度を向上させることができ、ストレ
ージ電極の形成のためのマージンが多少大きくなる。
【０００９】
【発明が解決しようとする課題】しかしながら、 Toshi
yuki Nishihara等の方法によれば、第１に、限定された
大きさのセルで要求される程度以上のセルキャパシタン
スを確保するためにはシリンダ型のストレージ電極の場
合、その高さが 1.5μm 以上に高くなる。
yuki Nishihara等の方法によれば、第１に、限定された
大きさのセルで要求される程度以上のセルキャパシタン
スを確保するためにはシリンダ型のストレージ電極の場
合、その高さが 1.5μm 以上に高くなる。
【００１０】第２に、ダミーパターンを形成するため製
造工程がさらに困難になる。第３に、限定された大きさ
の活性領域内にストレージ電極を活性領域と接続させる
ための接触窓およびビットラインを活性領域と接続させ
るための接触窓をともに形成するため、結果的に接触窓
の大きさおよびチャネルの長さが減少する。これによ
り、接触抵抗が増加するとともにショートチャネル現象
などを誘発して素子の動作に深刻な問題を起こす場合が
ある。
造工程がさらに困難になる。第３に、限定された大きさ
の活性領域内にストレージ電極を活性領域と接続させる
ための接触窓およびビットラインを活性領域と接続させ
るための接触窓をともに形成するため、結果的に接触窓
の大きさおよびチャネルの長さが減少する。これによ
り、接触抵抗が増加するとともにショートチャネル現象
などを誘発して素子の動作に深刻な問題を起こす場合が
ある。
【００１１】第４に、電荷の充電／放電を繰り返すスト
レージ電極がトランジスタの上部に形成される場合、こ
の充電／放電作用によりトランジスタの動作特性が不安
定になる。このため、ストレージ電極はトランジスタが
形成された領域を避けて形成することが望ましい。 Tos
hiyuki Nishihara等の発明の場合、トランジスタの動作
特性安定のために畳まれたビットライン（folded bit l
ine)構造（活性領域の長さ方向にはビットラインを形成
し、幅方向にはワードラインを形成する構造）を採用す
る場合、ワードライン方向のセル大きさが 0.3μm 〜
0.4μm 程度になるので、セルキャパシタが占める面積
が非常に小さくなり、結果的に十分なセルキャパシタン
ス確保は極めて困難になる。したがって、十分なセルキ
ャパシタンスを確保するためには、さらに複雑な工程が
追加されたりストレージ電極の高さをさらに高める必要
があるという問題点がある。
レージ電極がトランジスタの上部に形成される場合、こ
の充電／放電作用によりトランジスタの動作特性が不安
定になる。このため、ストレージ電極はトランジスタが
形成された領域を避けて形成することが望ましい。 Tos
hiyuki Nishihara等の発明の場合、トランジスタの動作
特性安定のために畳まれたビットライン（folded bit l
ine)構造（活性領域の長さ方向にはビットラインを形成
し、幅方向にはワードラインを形成する構造）を採用す
る場合、ワードライン方向のセル大きさが 0.3μm 〜
0.4μm 程度になるので、セルキャパシタが占める面積
が非常に小さくなり、結果的に十分なセルキャパシタン
ス確保は極めて困難になる。したがって、十分なセルキ
ャパシタンスを確保するためには、さらに複雑な工程が
追加されたりストレージ電極の高さをさらに高める必要
があるという問題点がある。
【００１２】本発明は、前記 Toshiyuki Nishihara等の
発明で提示された問題点を改善するために、トランジス
タの上下に形成されたキャパシタを有する半導体メモリ
装置を提供することを目的とする。また、本発明は、同
一なセル面積で従来の二倍以上のセルキャパシタンスが
得られるように、トランジスタの上下に形成されたキャ
パシタを有する半導体メモリ装置を提供することを他の
目的とする。
発明で提示された問題点を改善するために、トランジス
タの上下に形成されたキャパシタを有する半導体メモリ
装置を提供することを目的とする。また、本発明は、同
一なセル面積で従来の二倍以上のセルキャパシタンスが
得られるように、トランジスタの上下に形成されたキャ
パシタを有する半導体メモリ装置を提供することを他の
目的とする。
【００１３】また、本発明は、前記半導体メモリ装置を
製造するための望ましい製造方法を提供することをさら
に他の目的とする。
製造するための望ましい製造方法を提供することをさら
に他の目的とする。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体メモリ装置は、トランジスタの上
下に形成されたキャパシタを有し、第１レベルに形成さ
れた第１トランジスタおよび第２トランジスタと、第１
トランジスタと連結され前記第１レベルの下部に形成さ
れた下部ストレージ電極と、第２トランジスタと連結さ
れ前記第１レベルの上部に形成された上部ストレージ電
極とを含むことを特徴とするトランジスタの上下に形成
されたキャパシタを有することを特徴とする。
めに、本発明の半導体メモリ装置は、トランジスタの上
下に形成されたキャパシタを有し、第１レベルに形成さ
れた第１トランジスタおよび第２トランジスタと、第１
トランジスタと連結され前記第１レベルの下部に形成さ
れた下部ストレージ電極と、第２トランジスタと連結さ
れ前記第１レベルの上部に形成された上部ストレージ電
極とを含むことを特徴とするトランジスタの上下に形成
されたキャパシタを有することを特徴とする。
【００１５】望ましい実施例として、前記トランジスタ
はシリコンオンインシュレータ（ＳＯＩ）構造であり、
前記ストレージ電極は各トランジスタのソースの側面に
形成されたスペーサを通じて前記各トランジスタと連結
される形態で形成される。そして、前記上部ストレージ
電極と下部ストレージ電極は部分的に重畳され、前記ス
トレージ電極とトランジスタとの間にアンダーカットが
形成される。
はシリコンオンインシュレータ（ＳＯＩ）構造であり、
前記ストレージ電極は各トランジスタのソースの側面に
形成されたスペーサを通じて前記各トランジスタと連結
される形態で形成される。そして、前記上部ストレージ
電極と下部ストレージ電極は部分的に重畳され、前記ス
トレージ電極とトランジスタとの間にアンダーカットが
形成される。
【００１６】また、本発明の半導体メモリ装置は、トラ
ンジスタの上下に分離されたキャパシタを有し、相互隔
離された第１活性領域および第２活性領域と、前記第１
活性領域の縁部にソースが形成された第１トランジスタ
と前記第２活性領域の縁部にソースが形成された第２ト
ランジスタと、第１トランジスタの前記ソースの側面に
形成された第１スペーサおよび第２トランジスタの前記
ソースの側面に形成された第２スペーサと、前記第１ス
ペーサと連結された下部ストレージ電極および前記第２
スペーサと連結された上部ストレージ電極とを含むこと
を特徴とする。
ンジスタの上下に分離されたキャパシタを有し、相互隔
離された第１活性領域および第２活性領域と、前記第１
活性領域の縁部にソースが形成された第１トランジスタ
と前記第２活性領域の縁部にソースが形成された第２ト
ランジスタと、第１トランジスタの前記ソースの側面に
形成された第１スペーサおよび第２トランジスタの前記
ソースの側面に形成された第２スペーサと、前記第１ス
ペーサと連結された下部ストレージ電極および前記第２
スペーサと連結された上部ストレージ電極とを含むこと
を特徴とする。
【００１７】望ましい実施例としては、前記トランジス
タはシリコンオンインシュレータ（ＳＯＩ）構造であ
り、前記ストレージ電極とトランジスタとの間にはアン
ダーカットが形成される。また、前記ストレージ電極は
パッドを通じて前記スペーサと連結され、前記トランジ
スタを構成するドレインと連結されるビットラインは前
記活性領域間に位置する。この際、前記ビットラインは
パッドを通じて前記ドレインと連結される。
タはシリコンオンインシュレータ（ＳＯＩ）構造であ
り、前記ストレージ電極とトランジスタとの間にはアン
ダーカットが形成される。また、前記ストレージ電極は
パッドを通じて前記スペーサと連結され、前記トランジ
スタを構成するドレインと連結されるビットラインは前
記活性領域間に位置する。この際、前記ビットラインは
パッドを通じて前記ドレインと連結される。
【００１８】望ましい他の実施例としては、前記トラン
ジスタのドレインと連結されるビットラインは前記活性
領域間に位置する。また、前記ビットラインはパッドを
通じて前記トランジスタのドレインと連結される。ま
た、本発明の半導体メモリ装置の製造方法は、第１基板
上に絶縁膜パターンを形成した後、これを食刻マスクと
して前記第１基板を食刻することにより相互隔離され突
出された第１活性領域および第２活性領域とを形成する
第１工程と、前記活性領域の側壁にスペーサを形成する
第２工程と、トランジスタのソースが形成される領域の
側壁に形成されている前記スペーサのみ残し、残り部分
のスペーサは取り除くことにより前記第１活性領域に接
する第１スペーサおよび前記第２活性領域に接する第２
スペーサを形成する第３工程と、結果物の全面に絶縁物
質を塗布した後エッチバックすることにより前記活性領
域間にのみ前記絶縁物質をもって充填する第４工程と、
結果物上に前記第１スペーサと連結される第１ストレー
ジ電極、第１誘電体膜および第１プレート電極より構成
された第１キャパシタを形成する第５工程と、前記第１
プレート電極の表面を平坦化する第６工程と、前記第１
プレート電極上に絶縁膜を形成した後第２基板を接着す
る第７工程と、前記第１基板を裏返した後、前記スペー
サおよび活性領域が露出されるように前記第１基板をエ
ッチバックする第８工程と、前記第１活性領域および第
２活性領域上に第１トランジスタおよび第２トランジス
タをそれぞれ形成する第９工程と、結果物上に前記第２
スペーサと連結される第２ストレージ電極、第２誘電体
膜および第２プレート電極より構成された第２キャパシ
タを形成する第１０工程とを含むことを特徴とする。
ジスタのドレインと連結されるビットラインは前記活性
領域間に位置する。また、前記ビットラインはパッドを
通じて前記トランジスタのドレインと連結される。ま
た、本発明の半導体メモリ装置の製造方法は、第１基板
上に絶縁膜パターンを形成した後、これを食刻マスクと
して前記第１基板を食刻することにより相互隔離され突
出された第１活性領域および第２活性領域とを形成する
第１工程と、前記活性領域の側壁にスペーサを形成する
第２工程と、トランジスタのソースが形成される領域の
側壁に形成されている前記スペーサのみ残し、残り部分
のスペーサは取り除くことにより前記第１活性領域に接
する第１スペーサおよび前記第２活性領域に接する第２
スペーサを形成する第３工程と、結果物の全面に絶縁物
質を塗布した後エッチバックすることにより前記活性領
域間にのみ前記絶縁物質をもって充填する第４工程と、
結果物上に前記第１スペーサと連結される第１ストレー
ジ電極、第１誘電体膜および第１プレート電極より構成
された第１キャパシタを形成する第５工程と、前記第１
プレート電極の表面を平坦化する第６工程と、前記第１
プレート電極上に絶縁膜を形成した後第２基板を接着す
る第７工程と、前記第１基板を裏返した後、前記スペー
サおよび活性領域が露出されるように前記第１基板をエ
ッチバックする第８工程と、前記第１活性領域および第
２活性領域上に第１トランジスタおよび第２トランジス
タをそれぞれ形成する第９工程と、結果物上に前記第２
スペーサと連結される第２ストレージ電極、第２誘電体
膜および第２プレート電極より構成された第２キャパシ
タを形成する第１０工程とを含むことを特徴とする。
【００１９】望ましい実施例として、前記第９工程以後
に前記第２スペーサと接続する第１パッドとトランジス
タのドレインと接続する第２パッドをそれぞれ形成する
工程および前記第２パッドと接続し前記活性領域間に位
置するビットラインを形成する工程をさらに追加する。
望ましい他の実施例として、前記第９工程以後に前記第
２スペーサと接続する第１パッドのみを形成する工程を
さらに追加する。
に前記第２スペーサと接続する第１パッドとトランジス
タのドレインと接続する第２パッドをそれぞれ形成する
工程および前記第２パッドと接続し前記活性領域間に位
置するビットラインを形成する工程をさらに追加する。
望ましい他の実施例として、前記第９工程以後に前記第
２スペーサと接続する第１パッドのみを形成する工程を
さらに追加する。
【００２０】望ましいさらに他の実施例として、前記第
４工程および第９工程以後に結果物の全面に絶縁層を形
成する工程をさらに追加し、この絶縁層はストレージ電
極を完成した後に取り除く。
４工程および第９工程以後に結果物の全面に絶縁層を形
成する工程をさらに追加し、この絶縁層はストレージ電
極を完成した後に取り除く。
【００２１】
【作用】本発明による半導体メモリ装置およびその製造
方法によれば、活性領域の上部および下部にトランジス
タとそれぞれ接続するセルキャパシタを形成することに
より、チップ内で単位セル当たりキャパシタが占める面
積を増加させてセルキャパシタンスを増加させることが
できる。
方法によれば、活性領域の上部および下部にトランジス
タとそれぞれ接続するセルキャパシタを形成することに
より、チップ内で単位セル当たりキャパシタが占める面
積を増加させてセルキャパシタンスを増加させることが
できる。
【００２２】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。本発明の第１実施例を図３〜図２１に示す。
本発明の第１実施例により製造されたトランジスタの上
下に形成されたキャパシタを有するＤＲＡＭを図３Ａ〜
図５Ｃに示す。図３Ａと図４Ｂとは、このＤＲＡＭを互
いに平行な二つの平面で切断した断面図である。また、
図５Ｃは、この二つの平面に垂直な平面でこのＤＲＡＭ
を切断した断面図である。
説明する。本発明の第１実施例を図３〜図２１に示す。
本発明の第１実施例により製造されたトランジスタの上
下に形成されたキャパシタを有するＤＲＡＭを図３Ａ〜
図５Ｃに示す。図３Ａと図４Ｂとは、このＤＲＡＭを互
いに平行な二つの平面で切断した断面図である。また、
図５Ｃは、この二つの平面に垂直な平面でこのＤＲＡＭ
を切断した断面図である。
【００２３】図３Ａ〜図５Ｃに示すように、第１実施例
のＤＲＡＭ素子は、第１活性領域３７に形成されており
第１ソース４０、第１ドレイン４１および第１ゲート電
極４５より構成された第１トランジスタと、第１活性領
域３７と同一なレベルの物質層に形成された第２活性領
域３８に形成されており第２ソース４２、第２ドレイン
４３および第２ゲート電極４６より構成された第２トラ
ンジスタと、第１ソース４０の側面と接続される第１ス
ペーサ２１と、第２ソース４２の側面と接続される第２
スペーサ２３と、第１活性領域３７の下部に形成された
第１活性絶縁膜パターン１３と、第２活性領域３８の下
部に形成された第２活性絶縁膜パターン１５と、第１ス
ペーサ２１と接続し前記活性絶縁膜パターンの下部に形
成された第１ストレージ電極２００と、第１ストレージ
電極２００の表面に形成された第１誘電体膜２１０と、
第１誘電体膜２１０上に形成されその下面が平坦な第１
プレート電極２２０と、第１プレート電極２２０の下面
に形成された絶縁膜３４と、絶縁膜３４の下面に取り付
けられた第２基板３６と、第１ドレイン４１と接続し前
記トランジスタの上部に形成された第１パッド５３と、
第２ドレイン４３と接続し第１パッド５３と同一なレベ
ルの物質層に形成された第２パッド５４と、第２ソース
４２と接続し第１パッド５３と同一なレベルの物質層に
形成された第３パッド５５と、第１パッド５３と接続し
その上部に形成された第１ビットライン６２と、第２パ
ッド５４と接続し第１ビットライン６２と同一なレベル
の物質層に形成された第２ビットライン６３と、第３パ
ッド５５と接続し前記ビットラインの上部に形成された
第２ストレージ電極３００と、第２ストレージ電極３０
０の表面に形成された第２誘電体膜３１０と、第２誘電
体膜３１０上に形成された第２プレート電極３２０とを
含む。
のＤＲＡＭ素子は、第１活性領域３７に形成されており
第１ソース４０、第１ドレイン４１および第１ゲート電
極４５より構成された第１トランジスタと、第１活性領
域３７と同一なレベルの物質層に形成された第２活性領
域３８に形成されており第２ソース４２、第２ドレイン
４３および第２ゲート電極４６より構成された第２トラ
ンジスタと、第１ソース４０の側面と接続される第１ス
ペーサ２１と、第２ソース４２の側面と接続される第２
スペーサ２３と、第１活性領域３７の下部に形成された
第１活性絶縁膜パターン１３と、第２活性領域３８の下
部に形成された第２活性絶縁膜パターン１５と、第１ス
ペーサ２１と接続し前記活性絶縁膜パターンの下部に形
成された第１ストレージ電極２００と、第１ストレージ
電極２００の表面に形成された第１誘電体膜２１０と、
第１誘電体膜２１０上に形成されその下面が平坦な第１
プレート電極２２０と、第１プレート電極２２０の下面
に形成された絶縁膜３４と、絶縁膜３４の下面に取り付
けられた第２基板３６と、第１ドレイン４１と接続し前
記トランジスタの上部に形成された第１パッド５３と、
第２ドレイン４３と接続し第１パッド５３と同一なレベ
ルの物質層に形成された第２パッド５４と、第２ソース
４２と接続し第１パッド５３と同一なレベルの物質層に
形成された第３パッド５５と、第１パッド５３と接続し
その上部に形成された第１ビットライン６２と、第２パ
ッド５４と接続し第１ビットライン６２と同一なレベル
の物質層に形成された第２ビットライン６３と、第３パ
ッド５５と接続し前記ビットラインの上部に形成された
第２ストレージ電極３００と、第２ストレージ電極３０
０の表面に形成された第２誘電体膜３１０と、第２誘電
体膜３１０上に形成された第２プレート電極３２０とを
含む。
【００２４】また、図面符号４４はゲート絶縁膜を、５
２はゲート電極を他の導電層から絶縁させるための絶縁
膜を、２２は活性領域間を絶縁させるための分離領域
を、５８および６４は層間絶縁膜を、２４および６６は
食刻阻止膜を、そして７０は素子保護膜を示す。図５Ｃ
から判るように、セルキャパシタは同一なレベルの物質
層に形成された第１および第２トランジスタの下部およ
び上部にそれぞれ形成されており、またトランジスタの
上部に形成されたキャパシタとトランジスタの下部に形
成されたキャパシタは部分的に重畳されている。
２はゲート電極を他の導電層から絶縁させるための絶縁
膜を、２２は活性領域間を絶縁させるための分離領域
を、５８および６４は層間絶縁膜を、２４および６６は
食刻阻止膜を、そして７０は素子保護膜を示す。図５Ｃ
から判るように、セルキャパシタは同一なレベルの物質
層に形成された第１および第２トランジスタの下部およ
び上部にそれぞれ形成されており、またトランジスタの
上部に形成されたキャパシタとトランジスタの下部に形
成されたキャパシタは部分的に重畳されている。
【００２５】また、図３Ａおよび図４Ｂから判るよう
に、各セルのストレージ電極はソースの側面に形成され
ているスペーサを通じて各セルのトランジスタと連結さ
れており、各ストレージ電極の最下面にはアンダーカッ
ト（undercut) が形成されている。したがって、第１実
施例の半導体メモリ装置によれば、第１に、セルキャパ
シタをトランジスタの上部および下部に分けて形成する
ので、従来のＤＲＡＭに比してセルキャパシタ形成のた
めの面積を２倍に確保することができ、結果的にセルキ
ャパシタンスを容易に増加させうる。
に、各セルのストレージ電極はソースの側面に形成され
ているスペーサを通じて各セルのトランジスタと連結さ
れており、各ストレージ電極の最下面にはアンダーカッ
ト（undercut) が形成されている。したがって、第１実
施例の半導体メモリ装置によれば、第１に、セルキャパ
シタをトランジスタの上部および下部に分けて形成する
ので、従来のＤＲＡＭに比してセルキャパシタ形成のた
めの面積を２倍に確保することができ、結果的にセルキ
ャパシタンスを容易に増加させうる。
【００２６】第２に、ソースの側面に形成されたスペー
サを通じてストレージ電極を前記ソースと接続させるの
で、セルトランジスタのソースとストレージ電極を接続
するための接触窓が占める面積を活性領域で考慮しなく
てもよいので、結果的にその分のチャネル長さをさらに
確保することができる。第３に、各ストレージ電極の最
下面にアンダーカットを形成するので、電荷の充電／放
電が反復されるストレージ電極ではなく一定な電圧に固
定されているプレート電極がセルトランジスタと対向す
るため、ストレージ電極の充電／放電によりセルトラン
ジスタの特性が不安定になることを防止できる。
サを通じてストレージ電極を前記ソースと接続させるの
で、セルトランジスタのソースとストレージ電極を接続
するための接触窓が占める面積を活性領域で考慮しなく
てもよいので、結果的にその分のチャネル長さをさらに
確保することができる。第３に、各ストレージ電極の最
下面にアンダーカットを形成するので、電荷の充電／放
電が反復されるストレージ電極ではなく一定な電圧に固
定されているプレート電極がセルトランジスタと対向す
るため、ストレージ電極の充電／放電によりセルトラン
ジスタの特性が不安定になることを防止できる。
【００２７】次に、第１実施例による半導体メモリ装置
の製造方法を図６〜図２１に基づいて説明する。本発明
の第１実施例による上下に分離されたキャパシタを有し
たＤＲＡＭのレイアウト図を図６Ａ〜図９Ｇに工程順に
示す。また、図６Ａ〜図９ＧのＩＶ−ＩＶ線断面図を図
１０Ａ〜図１３Ｇに、図６Ａ〜図９ＧのＶ−Ｖ線断面図
を図１４Ａ〜図１７Ｇに、図６Ａ〜図９ＧのＶＩ−ＶＩ
線断面図を図１８Ａ〜図２１Ｇに示す。
の製造方法を図６〜図２１に基づいて説明する。本発明
の第１実施例による上下に分離されたキャパシタを有し
たＤＲＡＭのレイアウト図を図６Ａ〜図９Ｇに工程順に
示す。また、図６Ａ〜図９ＧのＩＶ−ＩＶ線断面図を図
１０Ａ〜図１３Ｇに、図６Ａ〜図９ＧのＶ−Ｖ線断面図
を図１４Ａ〜図１７Ｇに、図６Ａ〜図９ＧのＶＩ−ＶＩ
線断面図を図１８Ａ〜図２１Ｇに示す。
【００２８】まず、図６Ａ、図１０Ａ、図１４Ａおよび
図１８Ａに示すように、第１活性絶縁膜パターン１３、
第２活性絶縁膜パターン１５、第１スペーサ１８および
第２スペーサ１９を形成する工程を行う。この工程は、
第１基板１０上に第１絶縁膜１２と第２絶縁膜１４を順
に形成する第１工程、第１および第２活性領域形成のた
めのマスクパターン１００、１０２（点線で表示）を利
用して第１絶縁膜１２および第２絶縁膜１４を食刻対象
物とした写真食刻工程を行うことにより、第１絶縁膜１
２および第２絶縁膜１４より構成された第１活性絶縁膜
パターン１３および第２活性絶縁膜パターン１５を形成
する第２工程、第１活性絶縁膜パターン１３および第２
活性絶縁膜パターン１５を食刻マスクとして利用した食
刻工程を行って第１基板１０にトレンチ１７を形成する
第３工程、第１基板１０の露出された表面に熱酸化膜１
６を形成する第４工程、前記第４工程で得られた結果物
の全面に第１物質層を形成した後、異方性食刻して第１
活性絶縁膜パターン１３、第２活性絶縁膜パターン１５
およびトレンチ１７の側壁に前記第１物質層より構成さ
れたダミースペーサを形成する第５工程、第１および第
２ダミースペーサ形成のためのマスクパターン１０４、
１０６を利用してトランジスタのソースが形成される領
域と接するダミースペーサのみ残すための食刻防止膜パ
ターン２０を形成する第６工程、前記食刻防止膜パター
ン２０を食刻マスクとして利用して前記ダミースペーサ
を食刻対象物とした食刻工程を行うことにより、第１活
性絶縁膜パターン１３の側壁には第１ダミースペーサ１
８（前記マスクパターン１０４内に斜線で表示）を、第
２活性絶縁膜パターン１５の側壁には第２ダミースペー
サ１９（前記マスクパターン１０６内に斜線で表示）を
残す第７工程の順に進行される。
図１８Ａに示すように、第１活性絶縁膜パターン１３、
第２活性絶縁膜パターン１５、第１スペーサ１８および
第２スペーサ１９を形成する工程を行う。この工程は、
第１基板１０上に第１絶縁膜１２と第２絶縁膜１４を順
に形成する第１工程、第１および第２活性領域形成のた
めのマスクパターン１００、１０２（点線で表示）を利
用して第１絶縁膜１２および第２絶縁膜１４を食刻対象
物とした写真食刻工程を行うことにより、第１絶縁膜１
２および第２絶縁膜１４より構成された第１活性絶縁膜
パターン１３および第２活性絶縁膜パターン１５を形成
する第２工程、第１活性絶縁膜パターン１３および第２
活性絶縁膜パターン１５を食刻マスクとして利用した食
刻工程を行って第１基板１０にトレンチ１７を形成する
第３工程、第１基板１０の露出された表面に熱酸化膜１
６を形成する第４工程、前記第４工程で得られた結果物
の全面に第１物質層を形成した後、異方性食刻して第１
活性絶縁膜パターン１３、第２活性絶縁膜パターン１５
およびトレンチ１７の側壁に前記第１物質層より構成さ
れたダミースペーサを形成する第５工程、第１および第
２ダミースペーサ形成のためのマスクパターン１０４、
１０６を利用してトランジスタのソースが形成される領
域と接するダミースペーサのみ残すための食刻防止膜パ
ターン２０を形成する第６工程、前記食刻防止膜パター
ン２０を食刻マスクとして利用して前記ダミースペーサ
を食刻対象物とした食刻工程を行うことにより、第１活
性絶縁膜パターン１３の側壁には第１ダミースペーサ１
８（前記マスクパターン１０４内に斜線で表示）を、第
２活性絶縁膜パターン１５の側壁には第２ダミースペー
サ１９（前記マスクパターン１０６内に斜線で表示）を
残す第７工程の順に進行される。
【００２９】この際、第１絶縁膜１２は、例えば高温酸
化膜（ＨＴＯ）のような絶縁物質を約２０００Å程度の
厚さで蒸着して形成する。第２絶縁膜１４は、例えばシ
リコンナイトライド（ＳｉＮ）のような絶縁物質を約５
００Å程度の厚さで蒸着して形成する。トレンチ１７の
深さは約２０００Å程度である。熱酸化膜１６は約２０
０Å程度の厚さで形成する。前記第１物質層は、例えば
不純物がドープされない多結晶シリコンより構成され
る。前記ダミースペーサは約５００Å程度の厚さで形成
される。食刻防止膜パターン２０は、例えば感光膜より
構成される。そして、前記第５工程で行った異方性食刻
は、例えばＣＤＥ（Chemical Dry Etch)やプラズマエッ
チングのようなエッチング法を利用する。
化膜（ＨＴＯ）のような絶縁物質を約２０００Å程度の
厚さで蒸着して形成する。第２絶縁膜１４は、例えばシ
リコンナイトライド（ＳｉＮ）のような絶縁物質を約５
００Å程度の厚さで蒸着して形成する。トレンチ１７の
深さは約２０００Å程度である。熱酸化膜１６は約２０
０Å程度の厚さで形成する。前記第１物質層は、例えば
不純物がドープされない多結晶シリコンより構成され
る。前記ダミースペーサは約５００Å程度の厚さで形成
される。食刻防止膜パターン２０は、例えば感光膜より
構成される。そして、前記第５工程で行った異方性食刻
は、例えばＣＤＥ（Chemical Dry Etch)やプラズマエッ
チングのようなエッチング法を利用する。
【００３０】マスクパターン１０４、１０６の形態とし
ては、図６Ａに示されたもの以外に、図２２に示すマス
クパターン１７０、１７２および図２３に示すマスクパ
ターン１８０のような形態で形成されうる。図６Ａに示
されたマスクパターン１０４、１０６によれば、第１お
よび第２ダミースペーサ１８、１９は第１および第２活
性絶縁膜パターン１３、１５の一面にのみ形成される
が、図２２および図２３に示されたマスクパターンによ
れば、第１および第２活性絶縁膜パターンの二面または
三面に第１および第２ダミースペーサを形成することが
できるため、結果的にストレージ電極との接触面積を拡
大しうる。これにより、ストレージ電極とソースとの間
の接触抵抗が減少するのでメモリセルの特性を向上させ
ることができる。
ては、図６Ａに示されたもの以外に、図２２に示すマス
クパターン１７０、１７２および図２３に示すマスクパ
ターン１８０のような形態で形成されうる。図６Ａに示
されたマスクパターン１０４、１０６によれば、第１お
よび第２ダミースペーサ１８、１９は第１および第２活
性絶縁膜パターン１３、１５の一面にのみ形成される
が、図２２および図２３に示されたマスクパターンによ
れば、第１および第２活性絶縁膜パターンの二面または
三面に第１および第２ダミースペーサを形成することが
できるため、結果的にストレージ電極との接触面積を拡
大しうる。これにより、ストレージ電極とソースとの間
の接触抵抗が減少するのでメモリセルの特性を向上させ
ることができる。
【００３１】前記第１物質層を構成する物質として不純
物がドープされない多結晶シリコンを使用したのは、例
えば不純物がドープされた多結晶シリコンのような導電
物質を使用する場合、前記多結晶シリコン内にドープさ
れている不純物が第１基板に拡散してソースおよびドレ
インが形成されなくてもよい領域まで不純物がドープさ
れるという問題が発生するからである。
物がドープされない多結晶シリコンを使用したのは、例
えば不純物がドープされた多結晶シリコンのような導電
物質を使用する場合、前記多結晶シリコン内にドープさ
れている不純物が第１基板に拡散してソースおよびドレ
インが形成されなくてもよい領域まで不純物がドープさ
れるという問題が発生するからである。
【００３２】なお、前記第１物質層を構成する物質とし
ては、不純物がドープされない多結晶シリコンに限ら
ず、第１絶縁膜１２および後述する素子分離膜２２を構
成する物質に対して食刻選択度がよい物質を使用可能で
ある。次に、図６Ｂ、図１０Ｂ、図１４Ｂおよび図１８
Ｂに示すように、素子分離膜２２、第１ストレージ電極
の形成のための物質層および第１ストレージ電極を第１
スペーサ２１と接続させるための接触窓３１を形成する
工程を行う。
ては、不純物がドープされない多結晶シリコンに限ら
ず、第１絶縁膜１２および後述する素子分離膜２２を構
成する物質に対して食刻選択度がよい物質を使用可能で
ある。次に、図６Ｂ、図１０Ｂ、図１４Ｂおよび図１８
Ｂに示すように、素子分離膜２２、第１ストレージ電極
の形成のための物質層および第１ストレージ電極を第１
スペーサ２１と接続させるための接触窓３１を形成する
工程を行う。
【００３３】この工程は、図１０Ａに示す食刻防止膜パ
ターン２０を取り除く第１工程、前記第１工程で得られ
た結果物の全面に第３絶縁膜を形成する第２工程、前記
第３絶縁膜をエッチバックして前記トレンチ内部にのみ
第３絶縁膜を残すことにより素子分離膜２２を形成する
第３工程、前記第３工程により表面に露出される第１お
よび第２ダミースペーサ１８、１９を取り除く第４工
程、前記熱酸化膜を取り除く第５工程、前記第５工程で
得られた結果物の全面に第１導電物質層を蒸着した後、
素子分離膜２２の表面をエンドポイント（end point)と
するエッチバックを行うことにより前記第１導電物質層
よりなる第１および第２スペーサ２１、２３を形成する
第６工程、前記第６工程で得られた結果物の全面に第４
絶縁膜２４、第５絶縁膜２６、第２導電物質層２８およ
び第６絶縁膜３０を順に形成する第７工程、前記第４絶
縁膜２４、第５絶縁膜２６、第２導電物質層２８および
第６絶縁膜３０を食刻対象物質とし、マスクパターン１
１０を利用した食刻工程を行って第１ストレージ電極を
第１スペーサ２１に接続させるための接触窓３１を形成
する第８工程、前記第８工程で得られた結果物の全面に
第３導電物質層３２を形成する第９工程の順に進行され
る。
ターン２０を取り除く第１工程、前記第１工程で得られ
た結果物の全面に第３絶縁膜を形成する第２工程、前記
第３絶縁膜をエッチバックして前記トレンチ内部にのみ
第３絶縁膜を残すことにより素子分離膜２２を形成する
第３工程、前記第３工程により表面に露出される第１お
よび第２ダミースペーサ１８、１９を取り除く第４工
程、前記熱酸化膜を取り除く第５工程、前記第５工程で
得られた結果物の全面に第１導電物質層を蒸着した後、
素子分離膜２２の表面をエンドポイント（end point)と
するエッチバックを行うことにより前記第１導電物質層
よりなる第１および第２スペーサ２１、２３を形成する
第６工程、前記第６工程で得られた結果物の全面に第４
絶縁膜２４、第５絶縁膜２６、第２導電物質層２８およ
び第６絶縁膜３０を順に形成する第７工程、前記第４絶
縁膜２４、第５絶縁膜２６、第２導電物質層２８および
第６絶縁膜３０を食刻対象物質とし、マスクパターン１
１０を利用した食刻工程を行って第１ストレージ電極を
第１スペーサ２１に接続させるための接触窓３１を形成
する第８工程、前記第８工程で得られた結果物の全面に
第３導電物質層３２を形成する第９工程の順に進行され
る。
【００３４】この際、前記第３絶縁膜として、例えばＣ
ＶＤ（Chemical Vapor Deposition)方式で形成された酸
化膜を使用する。前記エッチバックはＣＭＰ（Chemo Me
chanical Polishing) などの方式で前記活性絶縁膜パタ
ーンを構成する第２絶縁膜１４をエンドポイントとして
進行する。前記第４工程はＣＤＥ方式やプラズマエッチ
方式により進行される。スペーサ２１、２３を構成する
前記第１導電物質層は、例えば不純物がドープされた多
結晶シリコンのような導電物質を蒸着して形成する。第
４絶縁膜２４は、例えばシリコンナイトライド（Ｓｉ
Ｎ）のような絶縁物質を約２００Å程度の厚さで蒸着し
て形成する。第５絶縁膜２６は、例えば酸化膜を化学気
相蒸着法のような蒸着方式により約１０００Å程度の厚
さで蒸着して形成する。第２導電物質２８は、例えば不
純物がドープされた多結晶シリコンのような導電物質を
約３０００Å程度の厚さで蒸着して形成する。第６絶縁
膜３０は、例えば酸化膜を化学気相蒸着法のような蒸着
方式で約１０００Å程度の厚さで蒸着して形成する。そ
して、第３導電物質層３２は、例えば不純物がドープさ
れた多結晶シリコンのような導電物質を約３０００Å〜
５０００Å程度の厚さで蒸着して形成する。
ＶＤ（Chemical Vapor Deposition)方式で形成された酸
化膜を使用する。前記エッチバックはＣＭＰ（Chemo Me
chanical Polishing) などの方式で前記活性絶縁膜パタ
ーンを構成する第２絶縁膜１４をエンドポイントとして
進行する。前記第４工程はＣＤＥ方式やプラズマエッチ
方式により進行される。スペーサ２１、２３を構成する
前記第１導電物質層は、例えば不純物がドープされた多
結晶シリコンのような導電物質を蒸着して形成する。第
４絶縁膜２４は、例えばシリコンナイトライド（Ｓｉ
Ｎ）のような絶縁物質を約２００Å程度の厚さで蒸着し
て形成する。第５絶縁膜２６は、例えば酸化膜を化学気
相蒸着法のような蒸着方式により約１０００Å程度の厚
さで蒸着して形成する。第２導電物質２８は、例えば不
純物がドープされた多結晶シリコンのような導電物質を
約３０００Å程度の厚さで蒸着して形成する。第６絶縁
膜３０は、例えば酸化膜を化学気相蒸着法のような蒸着
方式で約１０００Å程度の厚さで蒸着して形成する。そ
して、第３導電物質層３２は、例えば不純物がドープさ
れた多結晶シリコンのような導電物質を約３０００Å〜
５０００Å程度の厚さで蒸着して形成する。
【００３５】第５絶縁膜２６は、後述する第１ストレー
ジ電極２００の最下面にアンダーカットを形成するため
に形成され、第４絶縁膜２４は前記アンダーカット形成
工程時に下部物質層（例えば素子分離膜または活性絶縁
膜パターン）が損なわれることを防止するために形成さ
れる。第３導電物質層３２は接触窓３１を通じて前記第
１スペーサ２１と接続する。
ジ電極２００の最下面にアンダーカットを形成するため
に形成され、第４絶縁膜２４は前記アンダーカット形成
工程時に下部物質層（例えば素子分離膜または活性絶縁
膜パターン）が損なわれることを防止するために形成さ
れる。第３導電物質層３２は接触窓３１を通じて前記第
１スペーサ２１と接続する。
【００３６】次に、図７Ｃ、図１１Ｃ、図１５Ｃおよび
図１９Ｃに示すように、第１ストレージ電極２００を形
成する工程を行う。この工程は、マスクパターン１２０
を利用して結果物上に第１ストレージ電極の形成のため
の感光膜パターン３３を形成する第１工程、前記感光膜
パターン３３を食刻マスクとして利用した食刻工程を行
って前記第１ストレージ電極２００を形成する第２工程
の順に進行される。
図１９Ｃに示すように、第１ストレージ電極２００を形
成する工程を行う。この工程は、マスクパターン１２０
を利用して結果物上に第１ストレージ電極の形成のため
の感光膜パターン３３を形成する第１工程、前記感光膜
パターン３３を食刻マスクとして利用した食刻工程を行
って前記第１ストレージ電極２００を形成する第２工程
の順に進行される。
【００３７】この際、感光膜パターン３３は第１トラン
ジスタのソース（前記第１スペーサ２１と接続する第１
基板１０に形成される）を中心として各セル単位に限定
される形である。前記第２工程で、図１０Ｂに示す第３
導電物質層３２および図１０Ａに示す第２導電物質層２
８は感光膜パターン３３を食刻マスクとして食刻され、
図１０Ａに示す第６絶縁膜３０および第５絶縁膜２６は
その全てが食刻される。
ジスタのソース（前記第１スペーサ２１と接続する第１
基板１０に形成される）を中心として各セル単位に限定
される形である。前記第２工程で、図１０Ｂに示す第３
導電物質層３２および図１０Ａに示す第２導電物質層２
８は感光膜パターン３３を食刻マスクとして食刻され、
図１０Ａに示す第６絶縁膜３０および第５絶縁膜２６は
その全てが食刻される。
【００３８】図１１Ｃおよび図１９Ｃから判るように、
第１ストレージ電極２００の最下面にはアンダーカット
４００が形成されている。このアンダーカット４００
は、図１０Ｂに示す第５絶縁膜２６を除去することによ
り形成される。この際、第４絶縁膜２４により、第５絶
縁膜２６の除去工程時に下部の物質層が損なわれること
が防止される。
第１ストレージ電極２００の最下面にはアンダーカット
４００が形成されている。このアンダーカット４００
は、図１０Ｂに示す第５絶縁膜２６を除去することによ
り形成される。この際、第４絶縁膜２４により、第５絶
縁膜２６の除去工程時に下部の物質層が損なわれること
が防止される。
【００３９】次いで、図７Ｄ、図１１Ｄ、図１５Ｄおよ
び図１９Ｄに示すように、第１キャパシタ２００、２１
０、２２０、第２基板３６、第１トランジスタ４０、４
１、４５および第２トランジスタ４２、４３、４６を形
成する工程を行う。この工程は、図１１Ｃに示す感光膜
パターン３３を取り除いた後、第１ストレージ電極２０
０の全面に第１誘電体膜２１０を形成する第１工程、前
記第１工程で得られた結果物の全面に第４導電物質層を
形成した後エッチバックすることによりその表面が平坦
な第１プレート電極２２０を形成する第２工程、前記第
２工程で得られた結果物の全面に第７絶縁膜３４を形成
する第３工程、前記第３工程で得られた結果物上に第２
基板３６を接着する第４工程、前記第４工程で得られた
結果物を裏返して第２基板３６を最下部に置く第５工
程、素子分離膜２２の表面をエンドポイントとし、第１
基板１０を食刻対象物としたエッチバック工程を行って
第１および第２活性絶縁膜パターン１３、１５上に第１
基板１０よりなる第１および第２活性領域３７、３８を
それぞれ形成する第６工程、第１および第２活性領域３
７、３８の表面にゲート酸化膜４４を形成する第７工
程、前記第７工程で得られた結果物の全面に第５導電物
質層および第８絶縁膜４８を形成した後、マスクパター
ン１３０、１３２を利用した食刻工程を行って前記第１
活性領域３７上を横切る第１ゲート電極４５および第２
活性領域３８上を横切る第２ゲート電極４６を形成する
第８工程、前記第８工程で得られた結果物の全面に不純
物をドープして第１トランジスタを構成する第１ソース
４０および第１ドレイン４１、第２トランジスタを構成
する第２ソース４２および第２ドレイン４３を形成する
第９工程、前記第９工程で得られた結果物の全面に第９
絶縁膜５０を形成する第１０工程の順に進行される。
び図１９Ｄに示すように、第１キャパシタ２００、２１
０、２２０、第２基板３６、第１トランジスタ４０、４
１、４５および第２トランジスタ４２、４３、４６を形
成する工程を行う。この工程は、図１１Ｃに示す感光膜
パターン３３を取り除いた後、第１ストレージ電極２０
０の全面に第１誘電体膜２１０を形成する第１工程、前
記第１工程で得られた結果物の全面に第４導電物質層を
形成した後エッチバックすることによりその表面が平坦
な第１プレート電極２２０を形成する第２工程、前記第
２工程で得られた結果物の全面に第７絶縁膜３４を形成
する第３工程、前記第３工程で得られた結果物上に第２
基板３６を接着する第４工程、前記第４工程で得られた
結果物を裏返して第２基板３６を最下部に置く第５工
程、素子分離膜２２の表面をエンドポイントとし、第１
基板１０を食刻対象物としたエッチバック工程を行って
第１および第２活性絶縁膜パターン１３、１５上に第１
基板１０よりなる第１および第２活性領域３７、３８を
それぞれ形成する第６工程、第１および第２活性領域３
７、３８の表面にゲート酸化膜４４を形成する第７工
程、前記第７工程で得られた結果物の全面に第５導電物
質層および第８絶縁膜４８を形成した後、マスクパター
ン１３０、１３２を利用した食刻工程を行って前記第１
活性領域３７上を横切る第１ゲート電極４５および第２
活性領域３８上を横切る第２ゲート電極４６を形成する
第８工程、前記第８工程で得られた結果物の全面に不純
物をドープして第１トランジスタを構成する第１ソース
４０および第１ドレイン４１、第２トランジスタを構成
する第２ソース４２および第２ドレイン４３を形成する
第９工程、前記第９工程で得られた結果物の全面に第９
絶縁膜５０を形成する第１０工程の順に進行される。
【００４０】この際、第１プレート電極２２０は、例え
ば不純物がドープされた多結晶シリコンのような導電物
質を約２０００Å程度の厚さで蒸着して形成する。第７
絶縁膜３４を構成する物質としては酸化膜を使用する。
前記第５工程で行ったエッチバック工程は、例えばＣＭ
Ｐのようなポリシング方式である。第１および第２ゲー
ト電極４５、４６を構成する前記第５導電物質層は、例
えば不純物がドープされた多結晶シリコンのような導電
物質より構成される。第１ソース４０および第１ドレイ
ン４１は第１ゲート電極４５に自己整合されるように、
そして第２ソース４２および第２ドレイン４３は第２ゲ
ート電極４６に自己整合されるように形成され、前記活
性絶縁膜パターン１３、１５の表面とその下部面が接す
るように形成される。前記第８および第９絶縁膜４８、
５０は、例えば不純物がドープされない純粋酸化膜より
構成される。
ば不純物がドープされた多結晶シリコンのような導電物
質を約２０００Å程度の厚さで蒸着して形成する。第７
絶縁膜３４を構成する物質としては酸化膜を使用する。
前記第５工程で行ったエッチバック工程は、例えばＣＭ
Ｐのようなポリシング方式である。第１および第２ゲー
ト電極４５、４６を構成する前記第５導電物質層は、例
えば不純物がドープされた多結晶シリコンのような導電
物質より構成される。第１ソース４０および第１ドレイ
ン４１は第１ゲート電極４５に自己整合されるように、
そして第２ソース４２および第２ドレイン４３は第２ゲ
ート電極４６に自己整合されるように形成され、前記活
性絶縁膜パターン１３、１５の表面とその下部面が接す
るように形成される。前記第８および第９絶縁膜４８、
５０は、例えば不純物がドープされない純粋酸化膜より
構成される。
【００４１】次に、図８Ｅ、図１２Ｅ、図１６Ｅ、図２
０Ｅに示すように、第１パッド５３、第２パッド５４、
第３パッド５５、第１接触窓５６および第２接触窓５７
を形成する工程を行う。この工程は、図１１Ｄに示す第
９絶縁膜５０を異方性食刻することにより、第１および
第２ゲート電極４５、４６を他の導電層から絶縁させる
ための保護膜５２を形成すると同時に、以後の工程で形
成される第１ビットライン、第２ビットラインおよび第
２ストレージ電極を第１ドレイン４１、第２ドレイン４
３および第２ソース４２とそれぞれ接続させるための接
触窓を形成する第１工程、前記第１工程で得られた結果
物の全面に第６導電物質層を形成した後、マスクパター
ン１４０、１４２、１４４を利用し、前記第６導電物質
層を食刻対象物質とした写真食刻工程を行って第１ドレ
イン４１と接続する第１パッド５３、第２ドレイン４３
と接続する第２パッド５４および第２ソース４２と接続
する第３パッド５５を形成する第２工程、前記第２工程
で得られた結果物の全面に第１０絶縁膜５８を形成した
後に平坦化する第３工程、マスクパターン１４６、１４
８を利用し第１０絶縁膜５８を食刻対象物とした写真食
刻工程を行うことにより、第１パッド５３を部分的に露
出させる第１接触窓５６および第２パッド５４を部分的
に露出させる第２接触窓５７を形成する第４工程の順に
進行される。
０Ｅに示すように、第１パッド５３、第２パッド５４、
第３パッド５５、第１接触窓５６および第２接触窓５７
を形成する工程を行う。この工程は、図１１Ｄに示す第
９絶縁膜５０を異方性食刻することにより、第１および
第２ゲート電極４５、４６を他の導電層から絶縁させる
ための保護膜５２を形成すると同時に、以後の工程で形
成される第１ビットライン、第２ビットラインおよび第
２ストレージ電極を第１ドレイン４１、第２ドレイン４
３および第２ソース４２とそれぞれ接続させるための接
触窓を形成する第１工程、前記第１工程で得られた結果
物の全面に第６導電物質層を形成した後、マスクパター
ン１４０、１４２、１４４を利用し、前記第６導電物質
層を食刻対象物質とした写真食刻工程を行って第１ドレ
イン４１と接続する第１パッド５３、第２ドレイン４３
と接続する第２パッド５４および第２ソース４２と接続
する第３パッド５５を形成する第２工程、前記第２工程
で得られた結果物の全面に第１０絶縁膜５８を形成した
後に平坦化する第３工程、マスクパターン１４６、１４
８を利用し第１０絶縁膜５８を食刻対象物とした写真食
刻工程を行うことにより、第１パッド５３を部分的に露
出させる第１接触窓５６および第２パッド５４を部分的
に露出させる第２接触窓５７を形成する第４工程の順に
進行される。
【００４２】この際、第１、第２および第３パッド５
３、５４、５５を構成する前記第６導電物質層は、例え
ば不純物がドープされた多結晶シリコンを約１０００Å
程度の厚さで蒸着して形成する。第１０絶縁膜５８は、
例えば酸化膜のような絶縁物質を化学気相蒸着法を利用
して約２０００Å〜３０００Å程度の厚さで蒸着して形
成する。
３、５４、５５を構成する前記第６導電物質層は、例え
ば不純物がドープされた多結晶シリコンを約１０００Å
程度の厚さで蒸着して形成する。第１０絶縁膜５８は、
例えば酸化膜のような絶縁物質を化学気相蒸着法を利用
して約２０００Å〜３０００Å程度の厚さで蒸着して形
成する。
【００４３】第１、第２および第３パッド５３、５４、
５５は、後続する工程で形成されるビットラインおよび
第２ストレージ電極をトランジスタに接続する際に接触
窓のアスペクト比（aspect ratio; 接触窓の高さ／接触
窓の幅）を小さくして接触失敗を低減するために形成さ
れる。次に、図８Ｆ、図１２Ｆ、図１６Ｆ、図２０Ｆに
示すように、第１ビットライン６２および第２ビットラ
イン６３を形成する工程を行う。
５５は、後続する工程で形成されるビットラインおよび
第２ストレージ電極をトランジスタに接続する際に接触
窓のアスペクト比（aspect ratio; 接触窓の高さ／接触
窓の幅）を小さくして接触失敗を低減するために形成さ
れる。次に、図８Ｆ、図１２Ｆ、図１６Ｆ、図２０Ｆに
示すように、第１ビットライン６２および第２ビットラ
イン６３を形成する工程を行う。
【００４４】この工程は、第１および第２接触窓５６、
５７が形成されている結果物の全面に第７導電物質層を
形成する第１工程、マスクパターン１５０、１５２を利
用し、前記第７導電物質層を食刻対象物とした食刻工程
を行って、第１パッド５３を通じて第１ドレイン４１と
接続する第１ビットライン６２および第２パッド５４を
通じて第２ドレイン４３と接続する第２ビットライン６
３を形成する第２工程の順に進行される。
５７が形成されている結果物の全面に第７導電物質層を
形成する第１工程、マスクパターン１５０、１５２を利
用し、前記第７導電物質層を食刻対象物とした食刻工程
を行って、第１パッド５３を通じて第１ドレイン４１と
接続する第１ビットライン６２および第２パッド５４を
通じて第２ドレイン４３と接続する第２ビットライン６
３を形成する第２工程の順に進行される。
【００４５】この際、前記第７導電物質層は、例えば不
純物がドープされた多結晶シリコンのような導電物質よ
り構成される。また、図８Ｆに示すように、第１ビット
ライン６２および第２ビットライン６３は活性領域間に
形成される。そして、図９Ｇ、図１３Ｇ、図１７Ｇおよ
び図２１Ｇに示すように、第２キャパシタ３００、３１
０、３２０を形成する工程を行う。
純物がドープされた多結晶シリコンのような導電物質よ
り構成される。また、図８Ｆに示すように、第１ビット
ライン６２および第２ビットライン６３は活性領域間に
形成される。そして、図９Ｇ、図１３Ｇ、図１７Ｇおよ
び図２１Ｇに示すように、第２キャパシタ３００、３１
０、３２０を形成する工程を行う。
【００４６】この工程は、第１および第２ビットライン
６２、６３が形成されている結果物の全面にその表面が
平坦化された第１１絶縁膜６４を形成する第１工程、第
１１絶縁膜６４上に第１２絶縁膜６６、第１３絶縁膜、
第８導電物質層および第１４絶縁膜を順に形成する第２
工程、マスクパターン１６０を利用し、第３パッド５５
上に形成されている物質層を食刻対象物とした食刻工程
を行って、第３パッド５５を露出させる第３接触窓６８
を形成する第３工程、前記第３工程で得られた結果物の
全面に第９導電物質層を形成した後、マスクパターン１
６２を利用し第１２絶縁膜６６上に形成されている物質
層を食刻対象物とした食刻工程を利用して第２ストレー
ジ電極３００を形成する第４工程、第２ストレージ電極
３００の表面に第２誘電体膜３１０を形成する第５工
程、前記第５工程で得られた結果物の全面に第１０導電
物質層を形成して第２プレート電極３２０を形成した
後、その表面を平坦化する第６工程、前記第６工程で得
られた結果物の全面に第１５絶縁膜７０を形成する第７
工程の順に進行される。この際、第１１絶縁膜６４は、
例えば酸化膜のような絶縁物質を約２０００Å〜３００
０Å程度の厚さで蒸着して形成する。第１２絶縁膜６０
は、例えばシリコンナイトライド（ＳｉＮ）を約３００
Å〜５００Å程度の厚さで蒸着して形成する。前記第１
３絶縁膜および前記第１４絶縁膜は、例えば酸化膜のよ
うな絶縁物質を化学気相蒸着法で蒸着して形成する。前
記第８導電物質層および前記第９導電物質層は、例えば
不純物がドープされた多結晶シリコンのような導電物質
を蒸着して形成する。前記第１０導電物質層は、例えば
不純物がドープされた多結晶シリコンのような導電物質
を約２０００Å程度の厚さで蒸着して形成する。第１５
絶縁膜７０は、例えば酸化膜のような絶縁物質より構成
される。
６２、６３が形成されている結果物の全面にその表面が
平坦化された第１１絶縁膜６４を形成する第１工程、第
１１絶縁膜６４上に第１２絶縁膜６６、第１３絶縁膜、
第８導電物質層および第１４絶縁膜を順に形成する第２
工程、マスクパターン１６０を利用し、第３パッド５５
上に形成されている物質層を食刻対象物とした食刻工程
を行って、第３パッド５５を露出させる第３接触窓６８
を形成する第３工程、前記第３工程で得られた結果物の
全面に第９導電物質層を形成した後、マスクパターン１
６２を利用し第１２絶縁膜６６上に形成されている物質
層を食刻対象物とした食刻工程を利用して第２ストレー
ジ電極３００を形成する第４工程、第２ストレージ電極
３００の表面に第２誘電体膜３１０を形成する第５工
程、前記第５工程で得られた結果物の全面に第１０導電
物質層を形成して第２プレート電極３２０を形成した
後、その表面を平坦化する第６工程、前記第６工程で得
られた結果物の全面に第１５絶縁膜７０を形成する第７
工程の順に進行される。この際、第１１絶縁膜６４は、
例えば酸化膜のような絶縁物質を約２０００Å〜３００
０Å程度の厚さで蒸着して形成する。第１２絶縁膜６０
は、例えばシリコンナイトライド（ＳｉＮ）を約３００
Å〜５００Å程度の厚さで蒸着して形成する。前記第１
３絶縁膜および前記第１４絶縁膜は、例えば酸化膜のよ
うな絶縁物質を化学気相蒸着法で蒸着して形成する。前
記第８導電物質層および前記第９導電物質層は、例えば
不純物がドープされた多結晶シリコンのような導電物質
を蒸着して形成する。前記第１０導電物質層は、例えば
不純物がドープされた多結晶シリコンのような導電物質
を約２０００Å程度の厚さで蒸着して形成する。第１５
絶縁膜７０は、例えば酸化膜のような絶縁物質より構成
される。
【００４７】図１７Ｇに示すように、第２ストレージ電
極３００は第３パッド５５を通じて第２ソース４２と接
続し、第２ストレージ電極の最下面には第１ストレージ
電極２００と同様にアンダーカット４００が形成されて
いる。第１２絶縁膜６６は、アンダーカットを形成する
ために前記第１３絶縁膜を取り除く工程において、その
下部の物質層が損なわれることを防止する役割をする。
極３００は第３パッド５５を通じて第２ソース４２と接
続し、第２ストレージ電極の最下面には第１ストレージ
電極２００と同様にアンダーカット４００が形成されて
いる。第１２絶縁膜６６は、アンダーカットを形成する
ために前記第１３絶縁膜を取り除く工程において、その
下部の物質層が損なわれることを防止する役割をする。
【００４８】さらに、図９Ｇに示すように、第２ストレ
ージ電極３００の形成のためのマスクパターン１６２
は、第１ストレージ電極２００の形成のための図７Ｃに
示すマスクパターン１２０とは部分的に重畳されている
ことがわかる。したがって、本発明の第１実施例によれ
ば、第１に、セルトランジスタを基準としてその上部お
よび下部にそれぞれセルキャパシタを形成することによ
り、セルトランジスタの上部または下部にのみセルキャ
パシタを形成する従来例に比してセルキャパシタンスを
２倍以上に向上させることができる。
ージ電極３００の形成のためのマスクパターン１６２
は、第１ストレージ電極２００の形成のための図７Ｃに
示すマスクパターン１２０とは部分的に重畳されている
ことがわかる。したがって、本発明の第１実施例によれ
ば、第１に、セルトランジスタを基準としてその上部お
よび下部にそれぞれセルキャパシタを形成することによ
り、セルトランジスタの上部または下部にのみセルキャ
パシタを形成する従来例に比してセルキャパシタンスを
２倍以上に向上させることができる。
【００４９】第２に、ソースの側面に形成されたスペー
サを利用してストレージ電極とソースとを接続させるの
で、ストレージ電極とソースとの接続を接触窓を通じて
行った従来例に比して、活性領域でのゲート電極が占め
る比を高めることができる。これにより、結果的にトラ
ンジスタのショートチャネル効果を減らすことができ
る。
サを利用してストレージ電極とソースとを接続させるの
で、ストレージ電極とソースとの接続を接触窓を通じて
行った従来例に比して、活性領域でのゲート電極が占め
る比を高めることができる。これにより、結果的にトラ
ンジスタのショートチャネル効果を減らすことができ
る。
【００５０】第３に、各ストレージ電極の最下面にアン
ダーカットを形成するので、電荷の充電／放電が反復さ
れるストレージ電極ではなく、一定な電圧に固定されて
いるプレート電極がセルトランジスタと対向する。この
ため、ストレージ電極の充電／放電によりセルトランジ
スタの特性が不安定になることを防止できる。本発明の
第２および第３実施例による埋没キャパシタを有したＤ
ＲＡＭのレイアウト図を図２２〜図２３に示す。
ダーカットを形成するので、電荷の充電／放電が反復さ
れるストレージ電極ではなく、一定な電圧に固定されて
いるプレート電極がセルトランジスタと対向する。この
ため、ストレージ電極の充電／放電によりセルトランジ
スタの特性が不安定になることを防止できる。本発明の
第２および第３実施例による埋没キャパシタを有したＤ
ＲＡＭのレイアウト図を図２２〜図２３に示す。
【００５１】図６Ａで説明したように、活性絶縁膜パタ
ーンの一面だけでなく、活性絶縁膜パターンの二面（図
２２での斜線で引かれた部分参照）または三面（図２３
での斜線で引かれた部分参照）に第１および第２スペー
サを形成する。図２２および図２３において、図６Ａで
参照した図面符号と同一な図面符号は同一なマスクパタ
ーンを示す。
ーンの一面だけでなく、活性絶縁膜パターンの二面（図
２２での斜線で引かれた部分参照）または三面（図２３
での斜線で引かれた部分参照）に第１および第２スペー
サを形成する。図２２および図２３において、図６Ａで
参照した図面符号と同一な図面符号は同一なマスクパタ
ーンを示す。
【００５２】第２および第３実施例によれば、第１およ
び第２スペーサが第１および第２ストレージ電極と接触
する面積を拡張しうるので、第１および第２ストレージ
電極と第１および第２ソースとの接触特性が第１実施例
よりもさらに良好になる。本発明の第４実施例による埋
没キャパシタを有したＤＲＡＭの製造方法を図２４〜図
２７に示す。この第４実施例は、第１および第２ビット
ラインをパッドを通じてではなく直接トランジスタのド
レインと連結した例である。
び第２スペーサが第１および第２ストレージ電極と接触
する面積を拡張しうるので、第１および第２ストレージ
電極と第１および第２ソースとの接触特性が第１実施例
よりもさらに良好になる。本発明の第４実施例による埋
没キャパシタを有したＤＲＡＭの製造方法を図２４〜図
２７に示す。この第４実施例は、第１および第２ビット
ラインをパッドを通じてではなく直接トランジスタのド
レインと連結した例である。
【００５３】このＤＲＡＭのレイアウト図を図２４に示
す。図面符号１９０は第３パッドを第２ソースと接続さ
せるための接触窓形成のためのマスクパターンであり、
１９２は第３パッド形成のためのマスクパターンであ
り、前記８Ｅ〜図９Ｇで参照した図面符号と同一な図面
符号は同一なマスクパターンを意味する。図２５Ａ〜図
２７Ｃは、それぞれ図２４のＡＡ線、ＢＢ線およびＣＣ
線断面図である。第４実施例による埋没キャパシタを有
したＤＲＡＭの製造方法は、第１実施例において図７
Ｄ、図１１Ｄ、図１５Ｄおよび図１９Ｄで第９絶縁膜５
０を形成する工程まで行った後、第３パッドを第２ソー
スと接続させるための接触窓形成のためのマスクパター
ン１９０を利用して第２ソース４２近傍の前記第９絶縁
膜を食刻対象物とした食刻工程を行って第２ソース４２
を表面に露出する第１工程、前記第１工程で得られた結
果物の全面に第６導電物質層を形成した後、第３パッド
形成のためのマスクパターン１９２を利用し前記第６導
電物質層を食刻対象物とした食刻工程を行って第２スト
レージ電極を第２ソース４２に接続させるための第３パ
ッド５５を形成する第２工程、第１および第２ドレイン
４１、４３上に積層されている物質を取り除いて第１お
よび第２ビットラインを前記第１および第２ドレインに
それぞれ接続させるための接触窓を形成する第３工程の
順に行われる。それ以後の工程は第１実施例と同一であ
る。
す。図面符号１９０は第３パッドを第２ソースと接続さ
せるための接触窓形成のためのマスクパターンであり、
１９２は第３パッド形成のためのマスクパターンであ
り、前記８Ｅ〜図９Ｇで参照した図面符号と同一な図面
符号は同一なマスクパターンを意味する。図２５Ａ〜図
２７Ｃは、それぞれ図２４のＡＡ線、ＢＢ線およびＣＣ
線断面図である。第４実施例による埋没キャパシタを有
したＤＲＡＭの製造方法は、第１実施例において図７
Ｄ、図１１Ｄ、図１５Ｄおよび図１９Ｄで第９絶縁膜５
０を形成する工程まで行った後、第３パッドを第２ソー
スと接続させるための接触窓形成のためのマスクパター
ン１９０を利用して第２ソース４２近傍の前記第９絶縁
膜を食刻対象物とした食刻工程を行って第２ソース４２
を表面に露出する第１工程、前記第１工程で得られた結
果物の全面に第６導電物質層を形成した後、第３パッド
形成のためのマスクパターン１９２を利用し前記第６導
電物質層を食刻対象物とした食刻工程を行って第２スト
レージ電極を第２ソース４２に接続させるための第３パ
ッド５５を形成する第２工程、第１および第２ドレイン
４１、４３上に積層されている物質を取り除いて第１お
よび第２ビットラインを前記第１および第２ドレインに
それぞれ接続させるための接触窓を形成する第３工程の
順に行われる。それ以後の工程は第１実施例と同一であ
る。
【００５４】この際、図２５Ａ〜図２７Ｃで前記６Ａ〜
図２１Ｇで参照した参照符号と同一な図面符号は同一な
部分を示す。
図２１Ｇで参照した参照符号と同一な図面符号は同一な
部分を示す。
【００５５】
【発明の効果】本発明による半導体メモリ装置およびそ
の製造方法によれば、従来に比して２倍以上のセルキャ
パシタンスを得ることができるだけでなく、セルトラン
ジスタの特性を安定させることができ、ショートチャネ
ルの効果を低減することができる。
の製造方法によれば、従来に比して２倍以上のセルキャ
パシタンスを得ることができるだけでなく、セルトラン
ジスタの特性を安定させることができ、ショートチャネ
ルの効果を低減することができる。
【図１】Ａ〜Ｃは、埋没キャパシタを有する従来のＤＲ
ＡＭの製造方法を説明するために示した断面図である。
ＡＭの製造方法を説明するために示した断面図である。
【図２】Ｄ、Ｅは、埋没キャパシタを有する従来のＤＲ
ＡＭの製造方法を説明するために示した断面図である。
ＡＭの製造方法を説明するために示した断面図である。
【図３】Ａは、本発明の第１実施例により製造された上
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
【図４】Ｂは、本発明の第１実施例により製造された上
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
【図５】Ｃは、本発明の第１実施例により製造された上
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
下に分離されたキャパシタを有するＤＲＡＭを示す断面
図である。
【図６】Ａ、Ｂは、本発明の第１実施例によるトランジ
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
【図７】Ｃ、Ｄは、本発明の第１実施例によるトランジ
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
【図８】Ｅ、Ｆは、本発明の第１実施例によるトランジ
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
スタの上下に形成されたキャパシタを有するＤＲＡＭの
工程順レイアウト図である。
【図９】Ｇは、本発明の第１実施例によるトランジスタ
の上下に形成されたキャパシタを有するＤＲＡＭの工程
順レイアウト図である。
の上下に形成されたキャパシタを有するＤＲＡＭの工程
順レイアウト図である。
【図１０】Ａは図６ＡのＩＶ−ＩＶ線断面図であり、Ｂ
は図６ＢのＩＶ−ＩＶ線断面図である。
は図６ＢのＩＶ−ＩＶ線断面図である。
【図１１】Ｃは図７ＣのＩＶ−ＩＶ線断面図であり、Ｄ
は図７ＤのＩＶ−ＩＶ線断面図である。
は図７ＤのＩＶ−ＩＶ線断面図である。
【図１２】Ｅは図８ＥのＩＶ−ＩＶ線断面図であり、Ｆ
は図８ＦのＩＶ−ＩＶ線断面図である。
は図８ＦのＩＶ−ＩＶ線断面図である。
【図１３】Ｇは図９ＧのＩＶ−ＩＶ線断面図である。
【図１４】Ａは図６ＡのＶ−Ｖ線断面図であり、Ｂは図
６ＢのＶ−Ｖ線断面図である。
６ＢのＶ−Ｖ線断面図である。
【図１５】Ｃは図７ＣのＶ−Ｖ線断面図であり、Ｄは図
７ＤのＶ−Ｖ線断面図である。
７ＤのＶ−Ｖ線断面図である。
【図１６】Ｅは図８ＥのＶ−Ｖ線断面図であり、Ｆは図
８ＦのＶ−Ｖ線断面図である。
８ＦのＶ−Ｖ線断面図である。
【図１７】Ｇは図９ＧのＶ−Ｖ線断面図である。
【図１８】Ａは図６ＡのＶＩ−ＶＩ線断面図であり、Ｂ
は図６ＢのＶＩ−ＶＩ線断面図である。
は図６ＢのＶＩ−ＶＩ線断面図である。
【図１９】Ｃは図７ＣのＶＩ−ＶＩ線断面図であり、Ｄ
は図７ＤのＶＩ−ＶＩ線断面図である。
は図７ＤのＶＩ−ＶＩ線断面図である。
【図２０】Ｅは図８ＥのＶＩ−ＶＩ線断面図であり、Ｆ
は図８ＦのＶＩ−ＶＩ線断面図である。
は図８ＦのＶＩ−ＶＩ線断面図である。
【図２１】Ｇは図９ＧのＶＩ−ＶＩ線断面図である。
【図２２】本発明の第２実施例によるトランジスタの上
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
【図２３】本発明の第３実施例によるトランジスタの上
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
【図２４】本発明の第４実施例によるトランジスタの上
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
下に形成されたキャパシタを有するＤＲＡＭのレイアウ
ト図である。
【図２５】Ａは、図２４のＡ−Ａ線断面図である。
【図２６】Ｂは、図２４のＢ−Ｂ線断面図である。
【図２７】Ｃは、図２４のＣ−Ｃ線断面図である。
１０ 第１基板 １３ 第１活性絶縁膜パターン １５ 第２活性絶縁膜パターン ２１ 第１スペーサ ２２ 素子分離領域 ２３ 第２スペーサ ２４ 食刻阻止膜 ３４ 絶縁膜 ３６ 第２基板 ３７ 第１活性領域 ３８ 第２活性領域 ４０ 第１ソース（第１トランジスタ） ４１ 第１ドレイン（第１トランジスタ） ４２ 第２ソース（第２トランジスタ） ４３ 第２ドレイン（第２トランジスタ） ４４ ゲート絶縁膜 ４５ 第１ゲート電極（第１トランジスタ） ４６ 第２ゲート電極（第２トランジスタ） ５２ 絶縁膜 ５３ 第１パッド ５４ 第２パッド ５５ 第３パッド ５８ 層間絶縁膜 ６２ 第１ビットライン ６３ 第２ビットライン ６４ 層間絶縁膜 ６６ 食刻阻止膜 ７０ 素子保護膜 ２００ 第１ストレージ電極（下部ストレージ電
極、第１キャパシタ） ２１０ 第１誘電体膜（第１キャパシタ） ２２０ 第１プレート電極（第１キャパシタ） ３００ 第２ストレージ電極（上部ストレージ電
極、第２キャパシタ） ２１０ 第２誘電体膜（第２キャパシタ） ２２０ 第２プレート電極（第２キャパシタ） ４００ アンダーカット
極、第１キャパシタ） ２１０ 第１誘電体膜（第１キャパシタ） ２２０ 第１プレート電極（第１キャパシタ） ３００ 第２ストレージ電極（上部ストレージ電
極、第２キャパシタ） ２１０ 第２誘電体膜（第２キャパシタ） ２２０ 第２プレート電極（第２キャパシタ） ４００ アンダーカット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 7735−4Ｍ Ｈ０１Ｌ 27/10 ６７１ Ｃ 9056−4Ｍ 29/78 ６１３ Ｂ
Claims (16)
- 【請求項１】 トランジスタの上下に形成されたキャパ
シタを有する半導体メモリ装置であって、 第１レベルに形成された第１トランジスタおよび第２ト
ランジスタと、 前記第１トランジスタと連結され前記第１レベルの下部
に形成された下部ストレージ電極と、 第２トランジスタと連結され前記第１レベルの上部に形
成された上部ストレージ電極と、 を含むことを特徴とする半導体メモリ装置。 - 【請求項２】 前記トランジスタはシリコンオンインシ
ュレータ（ＳＯＩ）構造であることを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項３】 前記ストレージ電極は、前記第１トラン
ジスタおよび前記第２トランジスタのソース側面に形成
されたスペーサを通じて前記トランジスタと連結される
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】 前記上部ストレージ電極と前記下部スト
レージ電極とは、相互にずれておりかつ部分的に重畳さ
れる形態で形成されたことを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項５】 前記ストレージ電極と前記トランジスタ
との間にアンダーカットが形成されたことを特徴とする
請求項１記載の半導体メモリ装置。 - 【請求項６】 トランジスタの上下に形成されたキャパ
シタを有する半導体メモリ装置であって、 相互隔離された第１活性領域および第２活性領域と、 前記第１活性領域の縁部にソースが形成された第１トラ
ンジスタおよび前記第２活性領域の縁部にソースが形成
された第２トランジスタと、 前記第１トランジスタの前記ソースの側面に形成された
第１スペーサおよび前記第２トランジスタの前記ソース
の側面に形成された第２スペーサと、 前記第１スペーサと連結された下部ストレージ電極およ
び前記第２スペーサと連結された上部ストレージ電極
と、 を含むことを特徴とする半導体メモリ装置。 - 【請求項７】 前記トランジスタはシリコンオンインシ
ュレータ構造であることを特徴とする請求項６記載の半
導体メモリ装置。 - 【請求項８】 前記ストレージ電極と前記トランジスタ
との間にアンダーカットが形成されたことを特徴とする
請求項７記載の半導体メモリ装置。 - 【請求項９】 前記ストレージ電極は、パッドを通じて
前記スペーサと連結されていることを特徴とする請求項
８記載の半導体メモリ装置。 - 【請求項１０】 前記トランジスタを構成するドレイン
と連結されるビットラインは、前記活性領域間に位置す
ることを特徴とする請求項９記載の半導体メモリ装置。 - 【請求項１１】 前記ビットラインはパッドを通じて前
記ドレインと連結されていることを特徴とする請求項１
０記載の半導体メモリ装置。 - 【請求項１２】 トランジスタの上下に形成されたキャ
パシタを有する半導体メモリ装置の製造方法であって、 第１基板上に絶縁膜を形成した後、これを食刻マスクと
して前記第１基板を食刻することにより、相互隔離され
突出された第１活性領域および第２活性領域を形成する
第１工程と、 前記第１活性領域および前記第２活性領域の側壁にスペ
ーサを形成する第２工程と、 前記トランジスタのソースが形成される領域の側壁に形
成されている前記スペーサのみ残して前記第１活性領域
に接する第１スペーサおよび前記第２活性領域に接する
第２スペーサを形成する第３工程と、 前記第３工程で得られた結果物の全面に絶縁物質を塗布
した後エッチバックして前記第１活性領域または前記第
２活性領域間にのみ前記絶縁物質をのこす第４工程と、 前記第４工程で得られた結果物上に前記第１スペーサと
連結される第１ストレージ電極、第１誘電体膜および第
１プレート電極より構成された第１キャパシタを形成す
る第５工程と、 前記第１プレート電極の表面を平坦化する第６工程と、 前記第１プレート電極上に絶縁膜を形成した後に第２基
板を接着する第７工程と、 前記第７工程で得られた結果物をを裏返した後、前記第
１スペーサおよび前記第２スペーサが露出されるように
前記第１基板をエッチバックして前記第１活性領域と前
記第２活性領域のみ残す第８工程と、 前記第１活性領域および前記第２活性領域上に第１トラ
ンジスタおよび第２トランジスタをそれぞれ形成する第
９工程と、 前記第９工程で得られた結果物上に前記第２スペーサと
連結される第２ストレージ電極、第２誘電体膜および第
２プレート電極より構成された第２キャパシタを形成す
る第１０工程と、 を含むことを特徴とする半導体メモリ装置の製造方法。 - 【請求項１３】 前記第９工程以後に、前記第２スペー
サおよび前記トランジスタのドレインと接続する第１パ
ッドおよび第２パッドをそれぞれ形成する工程がさらに
追加されることを特徴とする請求項１２記載の半導体メ
モリ装置の製造方法。 - 【請求項１４】 第１パッドおよび第２パッドを形成す
る前記工程以後に、前記第２パッドと接続し前記活性領
域間に位置するビットラインを形成する工程をさらに追
加することを特徴とする請求項１３記載の半導体メモリ
装置の製造方法。 - 【請求項１５】 前記第９工程以後に、前記第２スペー
サと接続する第１パッドを形成する工程がさらに追加さ
れることを特徴とする請求項１２記載の半導体メモリ装
置の製造方法。 - 【請求項１６】 前記第４工程および前記第９工程以後
に、前記第４工程および前記第９工程で得られた結果物
の全面に絶縁層を形成する工程をさらに追加し、この絶
縁層はストレージ電極を完成した後に取り除くことを特
徴とする請求項１２記載の半導体メモリ装置の製造方
法。
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