JPH0846182A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0846182A
JPH0846182A JP7162304A JP16230495A JPH0846182A JP H0846182 A JPH0846182 A JP H0846182A JP 7162304 A JP7162304 A JP 7162304A JP 16230495 A JP16230495 A JP 16230495A JP H0846182 A JPH0846182 A JP H0846182A
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layer
etching
manufacturing
semiconductor device
semiconductor
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JP7162304A
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Peter M Frijlink
ミカエル フレイリンク ペテル
Michel Iost
イオスト ミシェル
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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    • H10D62/221—Channel regions of field-effect devices of FETs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/97—Specified etch stop material

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
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Abstract

(57)【要約】 【目的】 エッチング深さを簡単且つ正確にする。 【構成】 基板１上に、アルミニウム含有量が零でない
半導体化合物より成り、ショットキーゲート接点８を入
れる第１の中央ゲート凹所５２，４２を形成すべき活性
層１３，１４と、アルミニウムが含有されていない半導
体キャップ層４と、ゲート用の孔５１が設けられたマス
ク層１００とを有する積層体を形成し、弗素を含む第１
エッチング化合物を用いて前記活性層の上側面２２まで
前記のキャップ層４中に行なわれ、この活性層の上側面
上にふっ化アルミニウムのエッチングストッパ層３を自
動的に形成する第１の選択性エッチング工程を行ない、
次に前記エッチングストッパ層３を除去し、第２のエッ
チング剤を用いて前記第１の中央ゲート凹所が完成され
るまで前記活性層中に行なわれる第２の非選択性エッチ
ング工程を行ない、底部が下側の活性層１３，１４の上
側面２２より成る第２のゲート凹所の側面６４を形成す
るために、前記第１のエッチング化合物を用いてキャッ
プ層４中で横方向に第３の選択性エッチング工程を行な
う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、埋込チャネル電界効果
トランジスタを有する半導体装置の製造方法に関するも
のである。
【０００２】本発明は特に、高電子移動度トランジスタ
（ＨＥＭＴ）を有する集積半導体装置の形成に適用され
る。
【０００３】
【従来の技術】２段ゲート凹所の形成工程を有する埋込
チャネル電界効果トランジスタの製造方法は特開昭６１
−８９６８１号明細書に開示されており既知である。
【０００４】この既知の方法は特定の電界効果トランジ
スタを形成するために少なくとも以下の処理、すなわ
ち、 − 半導体層（基板）とソース及びドレインオーム接点
とを形成する処理と、 − 第１のマスク層が純粋な誘電体層すなわちスペーサ
層であり、第２のマスク層がホトレジスト層である２つ
の重畳されたマスク層を形成する工程と、 − 前記のマスク層中に後に形成されるゲートに対応す
る寸法の孔をエッチング形成する処理と、 − ホトレジスト層中の孔の寸法により規定される横方
向寸法を有する第１の中央凹所を下側半導体材料中に第
１の深さまでエッチング形成する処理と、 − ホトレジスト層の下側で側方に向って拡大した孔を
第１スペーサ層中に規定するために第１スペーサ層を横
方向エッチングする処理と、 − 下側半導体材料をエッチングする処理であって、 ・第１の中央凹所を前記の第１の深さよりも深い第２の
深さまで新たにエッチングする処理と、 ・スペーサ層中に拡大形成された孔の横方向寸法により
規定された横方向寸法を有するとともに、半導体材料の
表面と第１の中央凹所の底部との間の中間深さを有する
第２の周辺凹所をエッチング形成する処理とを含む処理
と、 − 誘電体スペーサ層及び下側半導体材料中で行なう後
のエッチング工程を誘電体材料に対するものと半導体材
料に対するものとの選択性の化学エッチング剤により行
なう処理とを具えている。
【０００５】これらの種々の処理の結果、トランジスタ
は、横方向寸法が小さく底部のレベル位置が深い、ゲー
ト接点金属を入れる第１の中央凹所と、横方向寸法が大
きく底部のレベル位置が半導体材料の表面のレベル位置
と第１の中央凹所の底部のレベル位置との間の中間の深
さにある第２の周辺凹所とを有する２つのレベル位置に
埋込チャネルを呈する。
【０００６】前記の特開昭６１−８９６８１号明細書に
開示された技術から明らかなように、既知の方法を満足
に実行するには２つの誘電体層（スペーサ層及びホトレ
ジスト層）が必要であり、ゲート接点を入れ従ってトラ
ンジスタチャネルの実行深さを規定する第１の中央凹所
の最終レベル位置は２回の順次の化学エッチング工程、
すなわち第１の深さまでの第１のエッチング工程と、第
２の深さまでの第２の繰返しエッチング工程とにより得
られる。
【０００７】
【発明が解決しようとする課題】このように、埋込チャ
ネル電界効果トランジスタを２レベル位置で形成する
と、製造上の問題を生ぜしめる。
【０００８】第１の製造上の問題は、実際には完全に同
じ数千個のトランジスタを大きな寸法（少なくとも７ｃ
ｍ）の１つの基板上に同時に形成する必要があるという
事実にある。エッチング深さを所望の値に調整する手段
が設けられていない場合には、一方では、エッチングさ
れる深さが不正確になるとともにその再現性が悪くな
り、他方では、これらの深さが基板の中央及び外側領域
で異なってしまう。その結果、電気特性がばらばらなト
ランジスタが製造されてしまい、有効な製造品が少なく
なる。
【０００９】又、既知の方法の欠点は、第１の中央凹所
を２回の順次のエッチング工程で形成するに当って、こ
れらエッチング工程の各々の正確な深さを調整する手段
又はエッチングを正確な所望の深さで自動的に停止させ
る手段を設けていないということにある。従って、これ
ら２回の順次のエッチング工程によって得られる深さが
不正確になり、且つその再現性が悪くなる。更に、基板
の全表面上に形成されるトランジスタの特性はばらばら
になる。
【００１０】第２の製造上の問題は、集積回路の設計者
は現在、既知の方法により得られるトランジスタよりも
一層複雑な構造のトランジスタを得ることを目的として
いるという事実にある。それにもかかわらず、経済的な
理由で、これらの複雑なトランジスタを可能な限り少数
の工程で製造する必要がある。
【００１１】既知の方法の欠点は２つのマスク層を用い
ることにある。これら２つのマスク層のうち、ホトレジ
スト層は金属ゲート接点の製造後で処理の終了時にリフ
トオフ技術により除去され、一方、スペーサ層は保護層
として残される。しかし、このように残存するスペーサ
層により充分な保護を行なわない。その理由は、このス
ペーサ層はゲート領域を保護していないという欠点を有
している為である。その結果、集積回路の製造者が追加
の有効な保護層（この層は説明されていない）を設ける
必要がある場合には、このスペーサ層は最終段階で無用
なものとなってしまう。従って、スペーサ層の形成は既
知の方法を不所望に長びかせる。
【００１２】既知の方法によって得られるものよりも一
層複雑なトランジスタを実現することに関する他の製造
上の問題は、２段凹所のエッチング中に順次の層の半導
体材料が異なる場合に、埋込チャネルをこの２段ゲート
凹所でいかに実現するかを開示していないという事実に
ある。
【００１３】この問題に対する解決策を前述した他の問
題をも考慮して見い出す必要がある。すなわち、エッチ
ング深さを良好に制御でき、良好な再現性とし、基板の
全処理表面に亘ってほぼ同一にできる方法を提供する必
要があり、この方法をできるだけ少ない工程で達成しう
るようにする必要がある。
【００１４】従って、本発明の目的は、既知の方法の欠
点を回避し、上述した問題を解決し、性能を改善した電
界効果トランジスタを実現する方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明は、埋込チャネル
電界効果トランジスタを有する半導体装置を製造するに
当り、少なくとも、 − 基板上に、 ・アルミニウム（Ａｌ）含有量が零でない半導体化合物
より成り、ショットキーゲート接点を入れる第１の中央
ゲート凹所を形成すべき活性層と、 ・アルミニウム（Ａｌ）が含有されていない半導体材料
より成り、トランジスタのソース及びドレインオーム接
点を設けるべきキャップ層と、 ・ゲート用の孔が設けられたマスク層とをこの順序で有
する積層体を形成し、 − 前記のゲート用の孔に関する自己整合により、前記
の第１の中央ゲート凹所を設けるためのエッチング工程
であって、 ・ふっ素（Ｆ）の第１エッチング化合物を用いて前記の
ゲート用の孔を経て前記の活性層の上側面まで前記のキ
ャップ層中に行なわれ、前記の第１のエッチング化合物
のふっ素（Ｆ）と前記の活性層の半導体化合物のアルミ
ニウム（Ａｌ）との反応によりこの活性層の上側面上に
ふっ化アルミニウム（ＡｌＦ3 ）のエッチングストッパ
層を自動的に形成する第１の選択性エッチング工程であ
って、その後にふっ化アルミニウム（ＡｌＦ3 ）の前記
のエッチングストッパ層を除去する必要のある当該第１
の選択性エッチング工程と、 ・第２のエッチング剤を用いて前記の第１の中央ゲート
凹所が完成されるまで前記のゲート用の孔を経て前記の
活性層中に行なわれる第２の非選択性エッチング工程と
をこの順序で有するエッチング工程を行なうことを特徴
とする。
【００１６】本発明方法によれば、いわゆるキャップ層
を形成することによりソース及びドレインのアクセス抵
抗を減少せしめることができるという利点が得られる。
【００１７】又、本発明方法によれば、チャネルの上側
層としてアルミニウム化合物の層を形成することにより
チャネル層中にヘテロ構造を形成でき、従って高電子移
動度トランジスタ（ＨＥＭＴ）を形成できるという他の
利点も得られる。
【００１８】本発明方法により得られる更に他の利点
は、エッチングストッパ層がエッチング工程前の半導体
層の形成中ではなく、これらのエッチング工程のうちの
１つのエッチング工程中にこの進行中のエッチング工程
を停止させるために形成されるものであり、このように
形成されたこのエッチングストッパ層は顕著な特性、す
なわち、 − このエッチングストッパ層は前記のエッチング工程
中活性層の上側面である再現可能な位置に且つ実際に集
積半導体装置が設けられる基板の全処理表面に亘って自
動的に形成され、 − このエッチングストッパ層は集積半導体装置が設け
られる基板の全処理表面に亘る再現可能な基準として作
用するこの層のレベル位置で前記の進行中のエッチング
工程を自動的に停止させ、 − このエッチングストッパ層は進行中のエッチング工
程を停止させるのに充分に厚い厚さに形成され、 − このエッチングストッパ層は処理を長びかせたり既
に形成された表面に悪影響を及ぼしたりすることなく、
容易に除去するのに充分に薄い厚さ、代表的に単分子層
の１〜２倍の厚さ（０．３〜０．６ｎｍ）に形成される
という特性を有するということである。
【００１９】本発明方法によれば、使用するエッチング
ストッパ層が処理の途中で除去されるという更に他の利
点が得られる。この利点は、エッチングストッパ層が完
成トランジスタにおいてはもはや存在しないという事実
にあり、従って、形成されたトランジスタの性能は、エ
ッチングストッパ層が最終状態で残存しているトランジ
スタと相違して、寄生層により悪影響を受けない。実
際、トランジスタに現在用いられているサブミクロン寸
法を考慮すると、いかなる不必要な素子が小さな寸法で
あっても動作に妨害を及ぼすこと明らかである。例え
ば、処理の終了時に、あるエッチングストッパ層が残存
すると、寄生抵抗を導入するとともにトラッピング効果
を生ぜしめるということが知られており、アクセス抵抗
を減少せしめうる組成の、あるエッチングストッパ層は
耐電圧性がなく、特に現在のサブミクロン寸法のトラン
ジスタを破壊せしめるということも知られている。
【００２０】本発明方法により得られる更に他の利点
は、２段ゲート凹所の中央部分の底部のレベル位置が、
エッチングストッパ層により良好に規定されたレベル位
置から出発する１回のエッチング工程で実現されるとい
うことである。従って、活性層の厚さを規定するのに極
めて重要なこの底部レベル位置は良好に調整しうるエッ
チング工程により得られ、従ってこの底部レベル位置自
体良好に規定される。実際、エッチングストッパ層が除
去された瞬時からは、非選択性エッチング工程でエッチ
ング除去すべき材料の厚さは極めて薄く、従って、この
ような薄いエッチング深さで生じるおそれのある誤差は
極めてわずかにすぎない。エンハンスメント型及びデプ
レション型トランジスタを遮断させたり導通させたりす
るのに重要なこれらトランジスタのチャネルの厚さは極
めて薄いということが分っている為、前記の中央部分の
底部のレベル位置的精度はより一層重要なことである。
チャネルの最終厚さが少しでも不正確であると、完成ト
ランジスタの性能が著しく変化する。本発明によるトラ
ンジスタの性能は大表面積に亘って分布させた数千個の
トランジスタに対し確実に極めて良好で、信頼性に豊み
且つ製造処理の途中で再現性に豊むようになる。
【００２１】本発明方法の好適例では、前記の第１の中
央ゲート凹所よりも浅く横方向寸法の大きな第２のゲー
ト凹所を形成するために、 − 前記の第２の非選択性エッチング工程の後に、 ・底部が下側の活性層の上側面より成る第２のゲート凹
所の側面を形成するために、ふっ素（Ｆ）の第１のエッ
チング化合物を用いてキャップ層中で横方向のみに行な
う第３の選択性エッチング工程を有する後続のエッチン
グ工程を行なう。
【００２２】この好適例では、この方法によって得られ
るトランジスタはアクセス抵抗に悪影響を及ぼすことな
く改善されたブレークダウン電圧を呈するようになる。
この目的を達成するのに用いる方法は特に簡単であり、
従って工業的な規模で用いて有利である。更に、第２の
周辺ゲート凹所を形成する工程は精度が極めて重要な第
１の中央ゲート凹所に悪影響を及ぼさない。
【００２３】
【実施例】本発明は、基板上に少なくとも埋込チャネル
トランジスタを有する半導体装置の製造方法に関するも
のである。
【００２４】本発明の方法の適用に当って、本発明を高
電子移動度トランジスタ（以後ＨＥＭＴと略記する）の
製造につき説明する。
【００２５】ＨＥＭＴの特性自体は、デジタルであろう
がアナログであろうがあらゆる技術における集積回路の
当業者にとって既知であり、従ってその説明は省略す
る。
【００２６】図１を参照するに、ＨＥＭＴは一般に、基
板１上に形成された活性層の積層体を有し、この積層体
の中には少なくとも、 − わずかにドーピングされた、禁止帯幅の狭い第１材
料より成る第１層１０と、 − ｎ++型に多量にドーピングされた、禁止帯幅の広い
第２材料より成り、第１層１０とでその界面２０にヘテ
ロ構造を形成する第２（活性）層１３と、 − ｎ++型に多量にドーピングされた、キャップ層と称
する第３層４と、 − このキャップ層の表面上に金属−半導体合金により
設けられ、トランジスタの電気的なソース及びドレイン
接点を構成する２つのオーム接点パッド５Ａ及び５Ｂ
と、 − 第２（活性）層１３の材料上に直接堆積され、ショ
ットキーバリヤを形成する金属ゲートパッド８とがあ
る。
【００２７】このショットキーバリヤは活性層１３の底
部から極めて正確な距離の位置、すなわち層１３及び１
０より成るヘテロ構造の界面２０から極めて正確な距離
の位置にあるようにする必要がある。
【００２８】図１を参照するに、ゲート接点パッド８を
第１凹所４２，５２内に配置し、この第１凹所の底部４
２をヘテロ構造の界面２０から正確な距離の位置に位置
させることにより、トランジスタの動作及び性能が良好
になる。この距離は活性層１３の有効厚さを表わす。こ
の厚さがトランジスタの動作、すなわちそのピンチオフ
電圧を決定する。このトランジスタは例えばエンハンス
メント型、すなわちノーマルオフ型とするか、或いはデ
プレッション型、すなわちノーマルオン型とすることが
できる。
【００２９】トランジスタを実際に形成するには、製造
効率の問題があることに注意すべきである。トランジス
タの性能が、処理される半導体ウェファの全表面に亘っ
て均一である、すなわち予め決定した特性範囲内にある
と、製造効率が良好であるとみなされる。この性能は特
に、ウェファの一方の縁部から他方の縁部まで（一般に
７．６ｃｍ＝３インチの直径にまたがって）且つウェフ
ァ同志で均一にする必要がある。
【００３０】本例では、エンハンスメント型の電界効果
トランジスタのゲート接点パッド８とヘテロ構造の界面
２０との間の距離を２０ｎｍ程度とし、この距離は５０
ｎｍ程度の厚さの上側の活性層１３にチャネルを凹所形
成により形成することにより得られる。このトランジス
タは２００ｍＶ及び７００ｍＶ間で動作し、そのピンチ
オフ電圧は３５０ｍＶ程度となる。ゲート凹所の底部位
置のいかなる誤差によってもピンチオフ電圧に誤差を導
入する。例えば、ゲート接点パッド８と界面２０との間
の距離に結晶半導体材料の単分子層１つ（１単分子層は
０．３ｎｍ程度の厚さを有する）の高さに等しい誤差が
あると、ピンチオフ電圧に２２ｍＶの誤差が生じる。チ
ャネル層の最終厚さはヘテロ構造の界面２０に対するゲ
ート凹所の底部の位置によって決定される為、上述した
ように動作範囲の狭いエンハンスメント型トランジスタ
においてゲート凹所の底部の位置誤差が単分子層数個分
になると、このトランジスタの電気特性が著しく変化し
てしまう。
【００３１】従って、本発明による方法では、ゲート接
点パッド８を入れる凹所、すなわち第１又は中凹ゲート
凹所の底部４２を極めて正確に位置決めする工程を導入
する。本発明による方法の利点は、この位置決めを現在
技術の既知の方法よりも著しく正確に達成でき、一般に
は結晶半導体材料の単分子層数個分以下の許容誤差範囲
を越えることなくこの位置決めを達成しうるということ
である。更に、この位置決めは正確であるばかりではな
く、処理するウェファの全表面に亘って均一にもなる。
【００３２】電界効果トランジスタは更に、一方では充
分に高いブレークダウン電圧を呈するとともに他方では
充分に低いアクセス抵抗を呈する必要がある。
【００３３】埋込チャネルを２つの異なるレベル（２段
凹所）で形成する二重ゲート凹所構造を以って電界効果
トランジスタを形成することにより、ブレークダウン電
圧の値を改善しうるということを確かめた。
【００３４】従って、図１において、ＨＥＭＴは第２ゲ
ート凹所２２，６４をも有し、その底部２２はゲート接
点パッド８を入れる第１ゲート凹所４２，５２の底部４
２のレベルとは異なるレベルの位置にある。この第２凹
所の底部２２はヘテロ構造１３／１０の界面２０から一
層離れた距離の位置にある。換言すれば、第１ゲート凹
所４２，５２は第２ゲート凹所２２，６４よりも深い。
【００３５】更に、第１ゲート凹所はゲート接点パッド
８の金属からそれほど離れていない側面を有し、一方、
第２ゲート凹所はこのゲート接点パッド８から一層離れ
た側面６４を有する。すなわち、第２ゲート凹所の横方
向寸法は大きくなっている。
【００３６】第２ゲート凹所が存在する為にゲート−ソ
ース抵抗が不所望に増大するのを回避するために、この
第２ゲート凹所の寸法に関し折衷策を講じる必要がある
ことを確かめた。実際、一方では、ゲート接点パッド８
と半導体材料の側縁との間の距離はアクセス抵抗を小さ
くするために短かくする必要があり、他方では、この距
離は高電圧レベルでのブレークダウンを回避するために
充分に長くする必要がある。
【００３７】従って、本発明による方法では、第１ゲー
ト凹所の側面５２と、第２ゲート凹所の底部２２と、第
２ゲート凹所の側面６４との極めて正確な位置決めを実
現する工程を導入する。
【００３８】従って、本発明の方法によれば、第１及び
第２ゲート凹所を極めて正確に位置決めでき、２段凹所
構造の寸法に関する所望の折衷策が得られ、アクセス抵
抗の著しい増大をともなうことなく可能な最大のブレー
クダウン電圧が得られるとともに、これらの寸法を処理
するウェファの全表面領域に亘って均一にするようにす
る。
【００３９】図１では、ＨＥＭＴの構造がキャップ層４
を有するようにするのが有利である。このキャップ層４
の第１の機能は本発明の方法によって形成するトランジ
スタのソース及びドレイン抵抗を減少させることにあ
る。ｎ++型に多量にドーピングしたこの層４は実際に、
ソース及びドレインのオーム接点パッド５Ａ及び５Ｂの
下側に位置する領域中の半導体材料の導電率を増大させ
る。
【００４０】このキャップ層４の他の機能はソース及び
ドレインのオーム接点パッドの下に位置する領域をチャ
ネル領域から離間させることである。前者の領域はオー
ム接点パッド５Ａ及び５Ｂを構成する金属−半導体合金
を形成する共晶溶融中に機械的及び電気的に悪影響を受
ける。
【００４１】キャップ層４が存在するトランジスタ構造
において、２段ゲート凹所を所望精度で形成する本発明
方法を図２〜７につき以下に説明する。
【００４２】本発明方法では、このトランジスタ構造に
おいてエッチング処理を実行するも、これらエッチング
処理にはゲート接点のマスク孔に対する自己整合を含
む。
【００４３】従って、本発明方法によれば、例えばホト
レジストより成る１つの通常のマスク層を用い、従来の
ように２つのマスク層を用いない。
【００４４】図２に示すように、本発明方法では半導体
材料層の積層体を形成し、この形成には少なくとも、 − 半絶縁性の砒化ガリウムの基板１の形成と、 − 故意にドーピングされず、禁止帯幅の狭い砒化ガリ
ウム層１０を１００〜１０００ｎｍ、好ましくは４００
ｎｍの厚さに成長させることと、 − 例えばシリコン（Ｓｉ）のようなドーパントで１０
18ｃｍ-3以上の量で多量にｎ++型にドーピングされ、禁
止帯幅がその下側の層１０よりも広くされ、アルミニウ
ム（Ａｌ）含有量が２２％程度とされた砒化ガリウムア
ルミニウム（ＧａＡｌＡｓ）の層１３を２０〜８０ｎ
ｍ、好ましくは５０ｎｍの厚さに成長させることとが含
まれる。これらの層はエピタキシアル成長により半絶縁
性基板上に形成しうる。
【００４５】図８に示す変形例では、この積層体の処理
には、基板１から出発する、 − 故意にドーピングされず、バッファ層と称され、厚
さが前記の例の層１０と同じ砒化ガリウム（ＧａＡｓ）
層１０の成長と、 − インジウム濃度が２２％程度で、故意にドーピング
されておらず、厚さが０〜３０ｎｍ、好ましくは１０ｎ
ｍで、チャネル層と称する砒化インジウムガリウム（Ｇ
ａＩｎＡｓ）の層１１の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で、故意に
ドーピングされておらず、厚さが０〜５ｎｍ、好ましく
は３ｎｍであり、砒化ガリウムアルミニウム（ＧａＡｌ
Ａｓ）のスペーサ層１２の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で、１０18
ｃｍ-3よりも高いドーピングレートで多量にｎ++型にド
ーピングされ、厚さが０．３ｎｍ（結晶単分子層１つの
厚さ）〜４０ｎｍ、好ましくは２５ｎｍであり、キャリ
ヤ供給層と称する砒化ガリウムアルミニウム（ＧａＡｌ
Ａｓ）層１５の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で、故意に
ドーピングされておらず、厚さが１０〜４０ｎｍ、好ま
しくは２５ｎｍであり、ショットキー層と称する砒化ガ
リウムアルミニウム（ＧａＡｌＡｓ）層１４の成長と、
１０18ｃｍ-3よりも高いドーピングレートで多量にｎ++
型にドーピングされ、厚さが５〜１００ｎｍ好ましくは
５０ｎｍである砒化ガリウム（ＧａＡｓ）のキャップ層
４の成長とを含みうる。
【００４６】この層システムでは、チャネル層１１を形
成する砒化インジウムガリウム（ＧａＩｎＡｓ）材料の
禁止帯幅は狭く、順次の、ドーピングされないスペーサ
層１２、多量にドーピングされたキャリヤ供給層１５及
びショットキー層１４を形成する砒化ガリウムアルミニ
ウム（ＧａＡｌＡｓ）の禁止帯幅は広い。これらの条件
の下では、禁止帯幅の異なるスペーサ及びチャネル層１
２，１１の界面に２次元電子ガスが形成される。この構
造を有するＨＥＭＴは仮像(pseudomorph) 高電子移動度
トランジスタと称して知られており、現在前述した簡単
構造のＨＥＭＴよりも良好な性能を有する。その理由
は、材料の禁止帯幅間の差が仮像構造において大きくな
る為である。
【００４７】それにもかかわらず、２段ゲート凹所が積
層体の上側部分に形成され、 − アルミニウム含有量が零でない半導体材料より成り
（アルミニウム含有量が零でないとは、例えば半導体化
合物の式中でアルミニウム（Ａｌ）濃度が０．１となる
ようにすることができ、このような少量の濃度で本発明
を実施するのに充分である）、凹所内にショットキー接
点が形成される上側層１３又は１４と、 − アルミニウムを含まない半導体材料より成るキャッ
プ層４とを少なくとも有しているいかなるトランジスタ
の製造にも本発明の方法を適用しうる。
【００４８】半導体材料の積層体を例えばエピタキシア
ル成長により、好ましくは当業者にとって既知の技術、
例えば分子線エピタキシ（ＭＢＥ）又は金属有機化学蒸
着（ＭＯＣＶＤ）を用いて形成した後のトランジスタの
製造処理は − 当業者にとって既知のいずれかの方法によりソース
及びドレインオーム接点パッド５Ｄ及び５Ｅを形成する
工程を有する。
【００４９】次に２段ゲート凹所を形成する方法を実行
する。この方法は本発明によれば特に、 − 図２に示すように、後のゲート接点パット８のため
に規定するミクロン又はサブミクロン単位とすることの
できる孔５１をあけたホトレジストマスク１００を形成
する工程（本発明の方法で後に形成すべきすべての孔は
このゲート用の孔５１に対して自己整合され、このゲー
ト用の孔５１はキャップ層４の上側面２４を露出し、マ
スク１００には当業者にとって既知のいずれかの方法、
例えば電子ビームによりミクロン又はサブミクロン寸法
のゲート用の孔を正確に設ける）と、 − 図３に示すように、側面５４を有する孔を、アルミ
ニウム（Ａｌ）元素を含む半導体材料より成る下側の層
１３又は１４（層１３又は１４は形成するトランジスタ
がＨＥＭＴであるか仮像ＨＥＭＴであるかによる）の上
側面２２までキャップ層４中にエッチングする工程（こ
のエッチング工程は少なくともふっ素（Ｆ）を含む例え
ば塩素（Ｃｌ）との活性化合物より成るプラズマを用い
た反応性イオンエッチング（ＲＩＥ）法により行ない、
使用するプラズマは例えばＣＣｌ2Ｆ2 を含むか或いは
ＳｉＣｌ4 及びＳＦ6 の混合物を含むようにするのが好
ましく、これらの条件の下では、本例の場合砒化ガリウ
ム（ＧａＡｓ）より成るキャップ層４の材料のエッチン
グが本例の場合砒化ガリウムアルミニウム（ＧａＡｌＡ
ｓ）より成る下側の層１３又は１４の材料に対して選択
性となる）とを有する。
【００５０】本発明による方法では、エッチング剤中に
存在するふっ素元素（Ｆ）と前記の下側層１３又は１４
の材料（ＧａＡｌＡｓ）中に存在するアルミニウム元素
（Ａｌ）との反応によりふっ化アルミニウム（Ａｌ
Ｆ3 ）のストッパ層３が系統的に形成されるために上述
したエッチング工程が下側層１３又は１４の上側面２２
の位置レベルで自動的に停止される。このストッパ層の
自然の厚さは通常単分子層の１倍又は２倍、すなわち
０．３〜０．６ｎｍである。
【００５１】本発明による方法は更に、 − 図４に示すように、基板１を単に水に浸す洗浄処理
により、前の工程で系統的に形成されたふっ化アルミニ
ウム（ＡｌＦ3 ）のストッパ層３を除去する工程（この
工程により砒化ガリウムアルミニウム（ＧａＡｌＡｓ）
より成る下側層１３又は１４の材料の表面３２を露出さ
せ、ストッパ層３はこれが極めて薄肉である為にこの簡
単な方法で除去しうる）と、 − 図５に示すように、前記の第１の中央ゲート凹所５
２，４２をホトレジスト層１００中の孔５１及びキャッ
プ層４中の孔５４を経てエッチングする工程とを有す
る。
【００５２】このエッチング工程はＣｌ2 又はＢＣｌ3
のような、ふっ素のないエッチング剤を有するプラズマ
を用いた反応性イオンエッチング（ＲＩＥ）により行な
うことができる。
【００５３】有利な変更例では、このエッチング工程
を、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4 とＨ2Ｏ2 とＨ2 Ｏとを
３：１：２０の相対比率とした混合物により湿潤状態で
行なうことができる。この場合、得られるエッチング面
が清浄でエッチング処理により悪影響を受けないという
利点が得られる。
【００５４】上述したいずれかの方法により行なうこの
エッチング工程によれば、エッチングされた層１３又は
１４の上側面２２に対する第１のゲート凹所の底部４２
の位置決めを正確にしうる。その理由は、この上側面２
２がストッパ層３により規定されており、ゲートに対す
る第１の中央凹所をエッチングする際の開始レベルに対
する基準として作用する為であるとともに、この工程で
エッチング除去すべき厚さは常に薄い為である。エッチ
ング除去すべきこの厚さは活性層がヘテロ構造の界面に
対して５０ｎｍの厚さを有する場合デプレション型トラ
ンジスタを得るためには６ｎｍ程度であり、エンハンス
メント型トランジスタを得るためには１５ｎｍ程度であ
る。
【００５５】このエッチングは正確に位置する面２２か
ら開始され、第１の凹所の底部４２を得るための全エッ
チング処理は１回の工程で連続的に行なわれる為、この
ようなエッチング工程が半導体材料の単分子層の多くと
も数個分の所要精度でいかに行なわれるかは当業者にと
って既知のことである。
【００５６】エッチングレートは高精度の度合に対する
既知のエッチング剤濃度の関数であり、エッチングされ
る深さはエッチングレートとエッチング時間との関数と
なる。
【００５７】エッチング除去すべき厚さは薄い（６〜１
５ｎｍ）である為、ウェファの一端から他端まででエッ
チングされる厚さに生じるおそれのある誤差は小さく、
ウェファの全体のトランジスタの精度は予期する精度範
囲に入る。エッチング深さの関数であるパラメータを確
認するために、エッチング処理中に電気的な検査を行な
うことができる。
【００５８】これに対し従来では、第１の凹所の底部の
位置決めは正確でなかった。その理由は、この位置決め
が中間でのエッチングの再開をともなう２工程で行なわ
れている為である。
【００５９】本発明の他の利点は、ゲート用の孔と一致
する表面のストッパ層３が除去されるということであ
る。完成トランジスタにはエッチングストッパ層の除去
されない部分が存在しない。エッチングストッパ層が残
存すると、これにより寄生抵抗又はトラッピング効果を
有するウェル（井戸）を生ぜしめるか、ブレークダウン
を生ぜしめるおそれがある。
【００６０】本発明による方法は更に、 − 図６に示すように、側面６４と上側面２２より成る
底部とを有する第２のゲート凹所を形成するエッチング
工程を有する。このエッチング工程は、ＧａＡｌＡｓの
下側層１３又は１４に対するＧａＡｓのキャップ層４の
選択エッチングを可能にするＣＣｌ2 Ｆ2 のような又は
ＳｉＣｌ4 とＳＦ6 との混合物のようなエッチング剤を
用いて、第１のＲＩＥ工程のプラズマによる反応性イオ
ンエッチング（ＲＩＥ）によりキャップ層４中に行な
う。このエッチングは選択性である為、このエッチング
はキャップ層４中で横方向にのみ進行する。この第２の
ゲート凹所の横方向寸法を極めて正確に得るためにいか
にこのエッチング処理をエッチングレート及びエッチン
グ時間により制御するかは当業者に既知であり、この第
２のゲート凹所の深さは、エッチングが下側層１３又は
１４の上側面２２を越えて進行しない為に正確に規定さ
れる。このエッチング工程中第１の中央ゲート凹所は深
められないこと明らかである。凹所５２，４２のエッチ
ングをＲＩＥによって行なった場合には、この乾式エッ
チング工程中に生じたひずみや欠陥をＨ3ＰＯ4 又はＨ
3 ＮＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの３：１：２０の割合の
混合物により極めて少数の単分子層に亘って除去する湿
式処理を行なうことができる。或いはまた加熱処理を行
なってこれらのひずみを除去することができる。
【００６１】本発明による方法は更に、図７に示すよう
に、金属層８，８０の堆積工程を有する。この堆積はゲ
ート用の孔５１を通してこの孔５１の精度で行ない第１
の中央凹所の底部４２と接触する金属ゲート接点パッド
８を形成する。この堆積はホトレジスト層１００の表面
にも行ない、このホトレジスト層１００は後に、ゲート
接点パッド８に必要としない金属層の部分（８０）に沿
って行なわれる既知のリフトオフ法により除去する。
【図面の簡単な説明】
【図１】２段ゲート凹所を有する本発明による埋込チャ
ネル電界効果トランジスタを示す断面図である。
【図２】図１のトランジスタを形成する一製造工程を示
す断面図である。
【図３】同じくその他の製造工程を示す断面図である。
【図４】同じくその更に他の製造工程を示す断面図であ
る。
【図５】同じくその更に他の製造工程を示す断面図であ
る。
【図６】同じくその更に他の製造工程を示す断面図であ
る。
【図７】同じくその更に他の製造工程を示す断面図であ
る。
【図８】仮像ＨＥＭＴを形成するのに有利な半導体層の
積層体を示す断面図である。
【符号の説明】
１ 基板 ３ ストッパ層 ４ 第３層（キャップ層） ５Ａ，５Ｂ オーム接点パッド ８ 金属ゲート接点パッド １０ 第１層 １２ スペーサ層 １３ 第２層（活性層）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 21/306 29/872 Ｈ０１Ｌ 21/306 Ｆ 29/48 Ｍ 9171−4Ｍ 29/80 Ｆ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 埋込チャネル電界効果トランジスタを有
    する半導体装置を製造するに当り、少なくとも、 − 基板（１）上に、 ・アルミニウム（Ａｌ）含有量が零でない半導体化合物
    より成り、ショットキーゲート接点（８）を入れる第１
    の中央ゲート凹所（５２，４２）を形成すべき活性層
    （１３，１４）と、 ・アルミニウム（Ａｌ）が含有されていない半導体材料
    より成り、トランジスタのソース及びドレインオーム接
    点（５Ａ，５Ｂ）を設けるべきキャップ層（４）と、 ・ゲート用の孔（５１）が設けられたマスク層（１０
    ０）とをこの順序で有する積層体を形成し、 − 前記のゲート用の孔に関する自己整合により、前記
    の第１の中央ゲート凹所を設けるためのエッチング工程
    であって、 ・ふっ素（Ｆ）の第１エッチング化合物を用いて前記の
    ゲート用の孔（５１）を経て前記の活性層（１３，１
    ４）の上側面（２２）まで前記のキャップ層（４）中に
    行なわれ、前記の第１のエッチング化合物のふっ素
    （Ｆ）と前記の活性層の半導体化合物のアルミニウム
    （Ａｌ）との反応によりこの活性層の上側面上にふっ化
    アルミニウム（ＡｌＦ3 ）のエッチングストッパ層
    （３）を自動的に形成する第１の選択性エッチング工程
    であって、その後にふっ化アルミニウム（ＡｌＦ3 ）の
    前記のエッチングストッパ層（３）を除去する必要のあ
    る当該第１の選択性エッチング工程と、 ・第２のエッチング剤を用いて前記の第１の中央ゲート
    凹所（５２，４２）が完成されるまで前記のゲート用の
    孔（５１）を経て前記の活性層（１３，１４）中に行な
    われる第２の非選択性エッチング工程とをこの順序で有
    するエッチング工程を行なうことを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、前記の第１の中央ゲート凹所よりも浅く横方
    向寸法の大きな第２のゲート凹所（６４，２２）を形成
    するために、 − 前記の第２の非選択性エッチング工程の後に、 ・底部が下側の活性層（１３，１４）の上側面（２２）
    より成る第２のゲート凹所の側面（６４）を形成するた
    めに、ふっ素（Ｆ）の第１のエッチング化合物を用いて
    キャップ層（４）中で横方向のみに行なう第３の選択性
    エッチング工程を有する後続のエッチング工程を行なう
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１又は２に記載の半導体装置の製
    造方法において、前記の第１の選択性エッチング工程
    を、又存在する場合には前記の第２の選択性エッチング
    工程をも、ＣＣｌ2 Ｆ2 とするか或いはＳｉＣｌ4 とＳ
    Ｆ6 との混合物とすることのできるふっ素化合物を有す
    るプラズマによる反応性イオンエッチングにより行なう
    ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の半
    導体装置の製造方法において、前記の第２の非選択性エ
    ッチング工程を、Ｃｌ2 又はＢＣｌ3 を有するようにし
    うる、ふっ素のない化合物を有するプラズマによる反応
    性イオンエッチングにより行なうことを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    において、前記の反応性イオンエッチングによりエッチ
    ングされた表面から表面ひずみ及び欠陥を除去するため
    に、前記の３つのエッチング工程後にＨ3 ＰＯ4 又はＨ
    3 ＮＯ4 と、Ｈ2 Ｏ2 と、Ｈ2 Ｏとの３：１：２０の比
    率の混合物による最終処理を行なうことを特徴とする半
    導体装置の製造方法。
  6. 【請求項６】 請求項１〜３のいずれか一項に記載の半
    導体装置の製造方法において、前記の第２の非選択性エ
    ッチング工程を、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4と、Ｈ2 Ｏ
    2 と、Ｈ2 Ｏとの３：１：２０の比率の混合物のよう
    な、ふっ素のないエッチング剤を用いた湿式エッチング
    により行なうことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項２〜６のいずれか一項に記載の半
    導体装置の製造方法において、ふっ化アルミニウムのエ
    ッチングストッパ層（３）の除去を水（Ｈ2Ｏ）中での
    洗浄により行なうことを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 請求項１〜５のいずれか一項に記載の半
    導体装置の製造方法において、高電子移動度電界効果ト
    ランジスタを形成するために、基板（１）から出発する
    半導体層の積層体が少なくとも、 − 禁止帯幅の狭い半導体化合物の第１層（１０）と、 − アルミニウム含有量が零でなく、禁止帯幅が広く、
    前記の第１層（１０）とでヘテロ構造を形成するように
    多量にドーピングされた半導体化合物より成る第２層
    （１３）であって、この第２層中にショットキーゲート
    接点（８）を入れるための第１のゲート凹所（５２，４
    ２）が形成され、この第１のゲート凹所の底部（４２）
    と前記のヘテロ構造の界面（２０）との間の距離が、エ
    ンハンスメント型又はデプレション型トランジスタのよ
    うな、所定の値のピンチオフ電圧を有するトランジスタ
    を得るために厳密に制御されている当該第２層（１３）
    と、 − オーム接点を設けるために多量にドーピングされた
    キャップ層（４）とをこの順序で有するようにすること
    を特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項１〜７のいずれか一項に記載の半
    導体装置の製造方法において、仮像高電子移動度電界効
    果トランジスタを形成するために、基板から出発する半
    導体層の積層体が、 − 故意にドーピングされておらず、禁止帯幅が狭い半
    導体化合物より成るバッファ層（１０）と、 − 故意にドーピングされておらず、禁止帯幅が狭い半
    導体化合物より成るチャネル層（１１）と、 − 故意にドーピングされておらず、禁止帯幅が広い半
    導体化合物より成り、禁止帯幅が狭い下側層とでヘテロ
    構造を形成するスペーサ層（１２）と、 − 多量にドーピングされており、禁止帯幅が広い半導
    体化合物より成るキャリヤ供給層（１５）と、 − 故意にドーピングされておらず、アルミニウム含有
    量が零でなく、禁止帯幅が広いショットキー層（１４）
    であって、このショットキー層中に、ショットキーゲー
    ト接点（８）を入れるための第１のゲート凹所（５２，
    ４２）が形成され、この第１のゲート凹所の底部とヘテ
    ロ構造の界面（２０）との間の距離が、デプレション型
    又はエンハンスメント型トランジスタのような、所定の
    値のピンチオフ電圧を有するトランジスタを得るために
    厳密に制御されている当該ショットキー層（１４）と、 − ソース及びドレインオーム接点を設けるための、多
    量にドーピングされたキャップ層（４）とを有するよう
    にすることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項８又は９に記載の半導体装置の
    製造方法において、禁止帯幅が狭い半導体化合物を砒化
    ガリウム（ＧａＡｓ）又は砒化インジウムガリウム（Ｇ
    ａＩｎＡｓ）とし、禁止帯幅が広い半導体化合物を砒化
    ガリウムインジウムとし、基板及びキャップ層を砒化ガ
    リウム（ＧａＡｓ）から形成することを特徴とする半導
    体装置の製造方法。
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