JPH0878391A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH0878391A JPH0878391A JP6208634A JP20863494A JPH0878391A JP H0878391 A JPH0878391 A JP H0878391A JP 6208634 A JP6208634 A JP 6208634A JP 20863494 A JP20863494 A JP 20863494A JP H0878391 A JPH0878391 A JP H0878391A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000001312 dry etching Methods 0.000 title claims description 14
- 238000005530 etching Methods 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 13
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 239000000460 chlorine Substances 0.000 description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- -1 chlorine ions Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 基板へのエッチングダメージを低減しつつ、
サイドエッチング量を高精度に制御する。 【構成】 基板上にサイドエッチング導入層４を設ける
ことにより、イオンによるサイドエッチング導入層４へ
の異方性エッチングが行われている間にエミッタ層５に
ラジカルやガスによる等方性エッチングが行われてサイ
ドエッチングが導入される。オーバーエッチングにより
サイドエッチングを導入する場合と比べてサイドエッチ
ング量を高精度に制御できる。
サイドエッチング量を高精度に制御する。 【構成】 基板上にサイドエッチング導入層４を設ける
ことにより、イオンによるサイドエッチング導入層４へ
の異方性エッチングが行われている間にエミッタ層５に
ラジカルやガスによる等方性エッチングが行われてサイ
ドエッチングが導入される。オーバーエッチングにより
サイドエッチングを導入する場合と比べてサイドエッチ
ング量を高精度に制御できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路等の製造
時に用いられるドライエッチング方法に関し、さらに詳
しくは異方性エッチング時におけるサイドエッチング量
を高い精度で制御する方法に関するものである。
時に用いられるドライエッチング方法に関し、さらに詳
しくは異方性エッチング時におけるサイドエッチング量
を高い精度で制御する方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の製造時においては能動
素子やスルーホールの構造によりサイドエッチングを導
入する必要がしばしば発生する。このような場合、ウェ
ットエッチングやガスエッチング、または中性ラジカル
によるエッチングなどの等方的なエッチングが広く使わ
れている。しかし、例えば等方性エッチングにより高さ
１μm のメサを形成する場合には、サイドエッチング量
もメサの高さと同じ１μm 程度となり、微細なパターン
の加工ができない。また、サイドエッチング量はメサの
高さにより一意に決まるのでその制御も不可能である。
素子やスルーホールの構造によりサイドエッチングを導
入する必要がしばしば発生する。このような場合、ウェ
ットエッチングやガスエッチング、または中性ラジカル
によるエッチングなどの等方的なエッチングが広く使わ
れている。しかし、例えば等方性エッチングにより高さ
１μm のメサを形成する場合には、サイドエッチング量
もメサの高さと同じ１μm 程度となり、微細なパターン
の加工ができない。また、サイドエッチング量はメサの
高さにより一意に決まるのでその制御も不可能である。
【０００３】サイドエッチング量を制御するための一般
的な方法としてオーバーエッチングを用いる方法があ
る。図４にこの方法によるメサエッチングを示す。ま
ず、図４（ａ）に示すように、基板１上に被エッチング
材２を堆積し、フォトレジスト３によりパターンニング
し、これをドライエッチングによりエッチングする。こ
のときエッチングプラズマ中には被エッチング材２を基
板１に対し選択的にエッチングでき、かつ異方的なエッ
チングが可能なイオン成分と等方的エッチングが可能な
中性ラジカルなどが共存する条件を用いる。被エッチン
グ材のエッチングが終了すると基板１が露出するが、さ
らにエッチングを続行すると、プラズマ中のイオンによ
る異方性エッチングは停止するが、ラジカル等による異
方性エッチングによるエッチングは進行し、図４（ｂ）
に示すように、サイドエッチングが導入される。
的な方法としてオーバーエッチングを用いる方法があ
る。図４にこの方法によるメサエッチングを示す。ま
ず、図４（ａ）に示すように、基板１上に被エッチング
材２を堆積し、フォトレジスト３によりパターンニング
し、これをドライエッチングによりエッチングする。こ
のときエッチングプラズマ中には被エッチング材２を基
板１に対し選択的にエッチングでき、かつ異方的なエッ
チングが可能なイオン成分と等方的エッチングが可能な
中性ラジカルなどが共存する条件を用いる。被エッチン
グ材のエッチングが終了すると基板１が露出するが、さ
らにエッチングを続行すると、プラズマ中のイオンによ
る異方性エッチングは停止するが、ラジカル等による異
方性エッチングによるエッチングは進行し、図４（ｂ）
に示すように、サイドエッチングが導入される。
【０００４】
【発明が解決しようとする課題】この従来のドライエッ
チング方法では、サイドエッチング量はオーバーエッチ
ング時間により決まるが、エッチングレートのばらつき
等により、被エッチング材の異方性エッチングの終点検
出が困難な場合にはオーバーエッチング時間の制御が難
しく、サイドエッチング量のばらつきをもたらすという
問題が発生する。また、オーバーエッチングの間、基板
にはイオンが照射され続けるので、基板にはエッチング
ダメージが及ぶという問題も同時に発生する。
チング方法では、サイドエッチング量はオーバーエッチ
ング時間により決まるが、エッチングレートのばらつき
等により、被エッチング材の異方性エッチングの終点検
出が困難な場合にはオーバーエッチング時間の制御が難
しく、サイドエッチング量のばらつきをもたらすという
問題が発生する。また、オーバーエッチングの間、基板
にはイオンが照射され続けるので、基板にはエッチング
ダメージが及ぶという問題も同時に発生する。
【０００５】本発明の目的は、基板へのエッチングダメ
ージを低減しつつ、サイドエッチング量を高精度に制御
し得るドライエッチング方法を提供することにある。
ージを低減しつつ、サイドエッチング量を高精度に制御
し得るドライエッチング方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のドライエッチン
グ方法は、基板上にサイドエッチング導入層および前記
サイドエッチング導入層と同種のプラズマによるエッチ
ングか可能で、かつエッチング速度が大きい物質からな
る薄膜を順次堆積して形成する工程と、前記薄膜と前記
サイドエッチング導入層とを異方的にエッチングするイ
オンと等方的にエッチングするラジカルの両者が存在す
るプラズマ中でドライエッチングを行う工程とを含んで
構成される。
グ方法は、基板上にサイドエッチング導入層および前記
サイドエッチング導入層と同種のプラズマによるエッチ
ングか可能で、かつエッチング速度が大きい物質からな
る薄膜を順次堆積して形成する工程と、前記薄膜と前記
サイドエッチング導入層とを異方的にエッチングするイ
オンと等方的にエッチングするラジカルの両者が存在す
るプラズマ中でドライエッチングを行う工程とを含んで
構成される。
【０００７】
【作用】本発明においては、基板上にサイドエッチング
導入層を設けることにより、イオンによるサイドエッチ
ング導入層への異方性エッチングが行われている間に、
サイドエッチング導入層の上部にある被エッチング層に
ラジカル等による異方性エッチングが行われてサイドエ
ッチングが導入される。サイドエッチングの量は、サイ
ドエッチング導入層への異方性エッチングが行われる時
間によって決まるので、サイドエッチング導入層の厚さ
を変化させることによりサイドエッチング量を高精度に
制御することが可能となる。
導入層を設けることにより、イオンによるサイドエッチ
ング導入層への異方性エッチングが行われている間に、
サイドエッチング導入層の上部にある被エッチング層に
ラジカル等による異方性エッチングが行われてサイドエ
ッチングが導入される。サイドエッチングの量は、サイ
ドエッチング導入層への異方性エッチングが行われる時
間によって決まるので、サイドエッチング導入層の厚さ
を変化させることによりサイドエッチング量を高精度に
制御することが可能となる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１に本発明の一実施例として、エミッタトップ型
のＧａＡｓ系ヘテロ接合型バイポーラトランジスタにつ
いて、そのベース電極形成までの製造工程順の断面図を
示す。
る。図１に本発明の一実施例として、エミッタトップ型
のＧａＡｓ系ヘテロ接合型バイポーラトランジスタにつ
いて、そのベース電極形成までの製造工程順の断面図を
示す。
【０００９】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上にエピタキシャル成長法により順次成
長したｎ型ＧａＡｓコレクタ層２、ｐ型ＧａＡｓベース
層３、ｎ型ＩｎＧａＡｓサイドエッチング導入層４、ｎ
型ＡｌＧａＡｓエミッタ層５の不要部分をプロトンイオ
ン注入により高抵抗化する。ここがプロトンイオン注入
ダメージ層６である。次に、基板上の全面に高融点金属
たとえばＷＳｉ膜をスパッタ法により成膜し、フォトレ
ジストをマスクとしてＳＦ6 ガスを用いた反応性イオン
エッチング（ＲＩＥ）によりパターンニングしてエミッ
タ電極７を形成する。
ＧａＡｓ基板１上にエピタキシャル成長法により順次成
長したｎ型ＧａＡｓコレクタ層２、ｐ型ＧａＡｓベース
層３、ｎ型ＩｎＧａＡｓサイドエッチング導入層４、ｎ
型ＡｌＧａＡｓエミッタ層５の不要部分をプロトンイオ
ン注入により高抵抗化する。ここがプロトンイオン注入
ダメージ層６である。次に、基板上の全面に高融点金属
たとえばＷＳｉ膜をスパッタ法により成膜し、フォトレ
ジストをマスクとしてＳＦ6 ガスを用いた反応性イオン
エッチング（ＲＩＥ）によりパターンニングしてエミッ
タ電極７を形成する。
【００１０】次に、図１（ｂ）に示すように、前記エミ
ッタ電極７をマスクとしてエミッタ層５を塩素プラズマ
による反応性イオンビームエッチングによりエッチング
してサイドエッチング導入層４を露出させる。この時、
プラズマ中には異方性エッチングを行う塩素イオンの成
分と、等方的にエッチングを行うラジカルや塩素ガスの
両者が存在するが、ＡｌＧａＡｓに対しては塩素イオン
による異方性エッチングのエッチング速度はラジカル等
によるサイドエッチングのエッチング速度に比べて大き
いので、この工程時におけるサイドエッチング量は無視
できる。
ッタ電極７をマスクとしてエミッタ層５を塩素プラズマ
による反応性イオンビームエッチングによりエッチング
してサイドエッチング導入層４を露出させる。この時、
プラズマ中には異方性エッチングを行う塩素イオンの成
分と、等方的にエッチングを行うラジカルや塩素ガスの
両者が存在するが、ＡｌＧａＡｓに対しては塩素イオン
による異方性エッチングのエッチング速度はラジカル等
によるサイドエッチングのエッチング速度に比べて大き
いので、この工程時におけるサイドエッチング量は無視
できる。
【００１１】その後、図１（ｃ）に示すように、引き続
き同一のマスクにより、サイドエッチング導入層４を塩
素プラズマによる反応性イオンビームエッチングにより
エッチングする。この場合、ＩｎＧａＡｓに対する異方
性エッチングのエッチング速度はＡｌＧａＡｓのそれに
対して極めて遅く、一般には１０分の１以下である。し
たがって、ＩｎＧａＡｓサイドエッチング導入層をエッ
チングする間にＡｌＧａＡｓエミッタ層はラジカルやガ
スによりサイドエッチングされる。エッチングが進行
し、ＧａＡｓベース層が表出したところでエッチングは
終了し、エミッタメサが形成される。
き同一のマスクにより、サイドエッチング導入層４を塩
素プラズマによる反応性イオンビームエッチングにより
エッチングする。この場合、ＩｎＧａＡｓに対する異方
性エッチングのエッチング速度はＡｌＧａＡｓのそれに
対して極めて遅く、一般には１０分の１以下である。し
たがって、ＩｎＧａＡｓサイドエッチング導入層をエッ
チングする間にＡｌＧａＡｓエミッタ層はラジカルやガ
スによりサイドエッチングされる。エッチングが進行
し、ＧａＡｓベース層が表出したところでエッチングは
終了し、エミッタメサが形成される。
【００１２】次に、図１（ｄ）に示すように、基板上の
全面にＡｕ系合金たとえばＡｕＭｎを真空蒸着法により
成膜し、フォトレジスト膜マスクとしてイオンミリング
法によりパターンニングを行い、ベース電極８を形成す
る。このときに、先に導入したエミッタ層へのサイドエ
ッチングによってＡｕＭｎ薄膜によるエミッタ電極とベ
ース電極間の短絡を回避し、またエミッタメサに対して
ベース電極が自己整合的に形成されている。
全面にＡｕ系合金たとえばＡｕＭｎを真空蒸着法により
成膜し、フォトレジスト膜マスクとしてイオンミリング
法によりパターンニングを行い、ベース電極８を形成す
る。このときに、先に導入したエミッタ層へのサイドエ
ッチングによってＡｕＭｎ薄膜によるエミッタ電極とベ
ース電極間の短絡を回避し、またエミッタメサに対して
ベース電極が自己整合的に形成されている。
【００１３】このように本実施例では、サイドエッチン
グ導入層としてＩｎＧａＡｓ層４を設けることによりエ
ミッタ電極とベース電極間の短絡防止とベース電極のエ
ミッタメサに対する自己整合形成のために必要な、Ａｌ
ＧａＡｓエミッタ層５へのサイドエッチングを高精度に
制御することができるので、エミッタメサの高均一形成
が可能となり、素子特性のばらつきを抑えることができ
る。
グ導入層としてＩｎＧａＡｓ層４を設けることによりエ
ミッタ電極とベース電極間の短絡防止とベース電極のエ
ミッタメサに対する自己整合形成のために必要な、Ａｌ
ＧａＡｓエミッタ層５へのサイドエッチングを高精度に
制御することができるので、エミッタメサの高均一形成
が可能となり、素子特性のばらつきを抑えることができ
る。
【００１４】これに対し従来例では、塩素プラズマによ
りＧａＡｓベース層もエッチングされるので、ドライエ
ッチングにより実施例に示したような構造の素子を製作
することは不可能である。また、エミッタ層をｎ型Ａｌ
ＧａＡｓ、ベース層をｐ型ＩｎＧａＡｓとすればベース
層が露出した段階でエッチングはほぼ停止し、オーバー
エッチングすることによってエミッタ層にサイドエッチ
ングを導入することは可能ではあるが、この場合にもベ
ース層の表出を検出するのは困難であり、オーバーエッ
チングの開始時間を厳密に知ることが難しいため、サイ
ドエッチング量の高精度な制御は不可能であり、素子特
性のばらつきが避けられない。
りＧａＡｓベース層もエッチングされるので、ドライエ
ッチングにより実施例に示したような構造の素子を製作
することは不可能である。また、エミッタ層をｎ型Ａｌ
ＧａＡｓ、ベース層をｐ型ＩｎＧａＡｓとすればベース
層が露出した段階でエッチングはほぼ停止し、オーバー
エッチングすることによってエミッタ層にサイドエッチ
ングを導入することは可能ではあるが、この場合にもベ
ース層の表出を検出するのは困難であり、オーバーエッ
チングの開始時間を厳密に知ることが難しいため、サイ
ドエッチング量の高精度な制御は不可能であり、素子特
性のばらつきが避けられない。
【００１５】なお、本実施例について、エッチングガス
としては塩素以外にも三酸化ホウ素（ＢＣｌ3 ）や四塩
化炭素（ＣＣｌ4 ）や塩化水素（ＨＣｌ）などの塩素化
合物でも良く、サイドエッチング導入層としてはＩｎＡ
ｌＧａＡｓやＩｎＧａＰなどＩｎを含む材料のいずれか
またはこれらを組み合わせて形成した積層膜でもよい。
また、図２に示した請求項２の発明の一実施例としてエ
ミッタトップ型ＧａＡｓ系バイポーラトランジスタの製
作工程のように、サイドエッチング導入層の位置がエミ
ッタ・ベース界面から数１０nm程度である場合にも同様
の効果が得られる。この場合には、エミッタメサの周囲
には空乏化した表面保護層（ガードリング）が同時に形
成されることになる。
としては塩素以外にも三酸化ホウ素（ＢＣｌ3 ）や四塩
化炭素（ＣＣｌ4 ）や塩化水素（ＨＣｌ）などの塩素化
合物でも良く、サイドエッチング導入層としてはＩｎＡ
ｌＧａＡｓやＩｎＧａＰなどＩｎを含む材料のいずれか
またはこれらを組み合わせて形成した積層膜でもよい。
また、図２に示した請求項２の発明の一実施例としてエ
ミッタトップ型ＧａＡｓ系バイポーラトランジスタの製
作工程のように、サイドエッチング導入層の位置がエミ
ッタ・ベース界面から数１０nm程度である場合にも同様
の効果が得られる。この場合には、エミッタメサの周囲
には空乏化した表面保護層（ガードリング）が同時に形
成されることになる。
【００１６】また、エッチングガスとしてＣＣｌ
2 Ｆ2 、およびＣｌ2 とＳＦ6 の混合ガスなどを用いれ
ば、被エッチング材薄膜がＧａＡｓの場合にサイドエッ
チング導入層としてＡｌＧａＡｓなどＡｌを含む化合物
を用いることが可能である。図３にサイドエッチング導
入層（兼エミッタ層）としてＡｌＧａＡｓを用いた構成
のヘテロ接合型バイポーラトランジスタの、ベース電極
までを形成した後の断面図を示す。
2 Ｆ2 、およびＣｌ2 とＳＦ6 の混合ガスなどを用いれ
ば、被エッチング材薄膜がＧａＡｓの場合にサイドエッ
チング導入層としてＡｌＧａＡｓなどＡｌを含む化合物
を用いることが可能である。図３にサイドエッチング導
入層（兼エミッタ層）としてＡｌＧａＡｓを用いた構成
のヘテロ接合型バイポーラトランジスタの、ベース電極
までを形成した後の断面図を示す。
【００１７】以上の実施例において、サイドエッチング
量を高精度に制御でき、かつ基板へのエッチングダメー
ジを低減できる。
量を高精度に制御でき、かつ基板へのエッチングダメー
ジを低減できる。
【００１８】
【発明の効果】以上説明したように本発明は、基板と被
エッチング材薄膜の間にサイドエッチング導入層を設け
ることにより、イオンによるサイドエッチング導入層へ
の異方性エッチングが行われている間に、サイドエッチ
ング導入層の上部にある被エッチング層にラジカル等に
よる等方性エッチングが行われサイドエッチングが導入
される。サイドエッチングの量は、サイドエッチング導
入層への異方性エッチングが行われる時間によって決ま
るので、サイドエッチング導入層の厚さを変化させるこ
とによりサイドエッチング量を高精度に制御することが
可能となる。
エッチング材薄膜の間にサイドエッチング導入層を設け
ることにより、イオンによるサイドエッチング導入層へ
の異方性エッチングが行われている間に、サイドエッチ
ング導入層の上部にある被エッチング層にラジカル等に
よる等方性エッチングが行われサイドエッチングが導入
される。サイドエッチングの量は、サイドエッチング導
入層への異方性エッチングが行われる時間によって決ま
るので、サイドエッチング導入層の厚さを変化させるこ
とによりサイドエッチング量を高精度に制御することが
可能となる。
【図１】本発明の請求項１の発明の一実施例を説明する
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合型バイ
ポーラトランジスタの、ベース電極形成までの製造工程
順断面図。
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合型バイ
ポーラトランジスタの、ベース電極形成までの製造工程
順断面図。
【図２】本発明の請求項２の発明の一実施例を説明する
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合型バイ
ポーラトランジスタの、ベース電極終了後の断面図。
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合型バイ
ポーラトランジスタの、ベース電極終了後の断面図。
【図３】本発明の請求項３の発明の一実施例を説明する
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合バイポ
ーラトランジスタの、ベース電極形成終了後の断面図。
ためのエミッタトップ型のＧａＡｓ系ヘテロ接合バイポ
ーラトランジスタの、ベース電極形成終了後の断面図。
【図４】従来のドライエッチング方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
１ 基板 ２ ｎ型ＧａＡｓコレクタ層 ３ ｐ型ＧａＡｓベース層 ４ ｎ型ＩｎＧａＡｓサイドエッチング導入層 ５ ｎ型ＡｌＧａＡｓエミッタ層 ６ プロトンイオン注入ダメージ層 ７ エミッタ電極 ８ ベース電極 ９ エミッタ上に堆積したＡｕＭｎ １０ 空乏化した表面保護層（ガードリング） １１ ｎ型ＧａＡｓエミッタキャップ層 １２ ｎ型ＡｌＧａＡｓサイドエッチング導入層（エミ
ッタ層）
ッタ層）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72
Claims (5)
- 【請求項１】基板上にエッチング速度の低いサイドエッ
チング導入層および前記サイドエッチング導入層と同種
のプラズマによるエッチングが可能で、かつエッチング
速度が大きい物質からなる薄膜を順次堆積して形成する
工程と、前記薄膜と前記サイドエッチング導入層とを異
方的にエッチングするイオンと等方的にエッチングする
ラジカルの両者が存在するプラズマ中でドライエッチン
グを行う工程とを含むことを特徴とするドライエッチン
グ方法。 - 【請求項２】基板上にサイドエッチング導入層を形成す
る前に前記薄膜と同種の物質からなる薄膜を堆積して形
成する工程を含むことを特徴とする請求項１記載のドラ
イエッチング方法。 - 【請求項３】薄膜がＧａＡｓ膜、ＡｌＧａＡｓ膜のいず
れかまたはこれらを組み合わせて形成した積層構造から
なり、サイドエッチング導入層がＩｎを含む化合物薄膜
からなる請求項１または請求項２記載のドライエッチン
グ方法。 - 【請求項４】薄膜がＧａＡｓ膜からなり、サイドエッチ
ング導入層がＡｌを含む化合物薄膜からなる請求項１ま
たは請求項２記載のドライエッチング方法。 - 【請求項５】サイドエッチング導入層がＳｉＯ2 または
窒素を含むＳｉＯ2 からなる請求項１または請求項２記
載のドライエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208634A JP2953958B2 (ja) | 1994-09-01 | 1994-09-01 | ドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208634A JP2953958B2 (ja) | 1994-09-01 | 1994-09-01 | ドライエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878391A true JPH0878391A (ja) | 1996-03-22 |
| JP2953958B2 JP2953958B2 (ja) | 1999-09-27 |
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ID=16559487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208634A Expired - Fee Related JP2953958B2 (ja) | 1994-09-01 | 1994-09-01 | ドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953958B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147122A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6252934A (ja) * | 1985-08-31 | 1987-03-07 | Nippon Gakki Seizo Kk | 選択マスク形成法 |
| JPH0846182A (ja) * | 1994-06-29 | 1996-02-16 | Philips Electron Nv | 半導体装置の製造方法 |
-
1994
- 1994-09-01 JP JP6208634A patent/JP2953958B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147122A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6252934A (ja) * | 1985-08-31 | 1987-03-07 | Nippon Gakki Seizo Kk | 選択マスク形成法 |
| JPH0846182A (ja) * | 1994-06-29 | 1996-02-16 | Philips Electron Nv | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953958B2 (ja) | 1999-09-27 |
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