JPH0846208A - 薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法 - Google Patents
薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法Info
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- JPH0846208A JPH0846208A JP19628094A JP19628094A JPH0846208A JP H0846208 A JPH0846208 A JP H0846208A JP 19628094 A JP19628094 A JP 19628094A JP 19628094 A JP19628094 A JP 19628094A JP H0846208 A JPH0846208 A JP H0846208A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタのオフリーク電流を小さ
く、オン抵抗を低く、安定且つバラツキ少とし、それを
用いることにより半導体記憶装置を高密度化・大容量化
・高速化する。 【構成】 多結晶シリコンによって形成される薄膜トラ
ンジスタ１０４の少なくとも活性要素を固相成長した連
続する結晶構造を有する単一の結晶粒の内部に存在させ
る。単一の結晶粒は、例えば非晶質膜中に発生した単一
の結晶核を種とする固相成長によって形成する。
く、オン抵抗を低く、安定且つバラツキ少とし、それを
用いることにより半導体記憶装置を高密度化・大容量化
・高速化する。 【構成】 多結晶シリコンによって形成される薄膜トラ
ンジスタ１０４の少なくとも活性要素を固相成長した連
続する結晶構造を有する単一の結晶粒の内部に存在させ
る。単一の結晶粒は、例えば非晶質膜中に発生した単一
の結晶核を種とする固相成長によって形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に係り、特に不揮発性のランダムアクセス
メモリ（ＳＲＡＭ）としての半導体記憶装置およびその
製造方法に関する。
その製造方法に係り、特に不揮発性のランダムアクセス
メモリ（ＳＲＡＭ）としての半導体記憶装置およびその
製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭの高集積化を目指して、多結晶
シリコン（ｐｏｌｙ−Ｓｉ）によるＰＭＯＳ型の薄膜ト
ランジスタ（ＴＦＴ）を負荷抵抗素子とするフリップフ
ロップ回路を用いてメモリセルを構成する技術が開発さ
れている。負荷ＭＯＳ−ＴＦＴとしての好ましい特性の
代表的な項目はＴＦＴのオフ時のリーク電流が小さく、
オン時には低抵抗値が安定且つ少ないバラツキで得られ
ることである。しかし、ｐｏｌｙ−Ｓｉ薄膜を用いるが
故に、その実現が困難になっている点は否めない。これ
らの特性改善は、半導体固体記憶装置の高密度化・大容
量化・高速化にとって重要な技術的課題の一つである。
シリコン（ｐｏｌｙ−Ｓｉ）によるＰＭＯＳ型の薄膜ト
ランジスタ（ＴＦＴ）を負荷抵抗素子とするフリップフ
ロップ回路を用いてメモリセルを構成する技術が開発さ
れている。負荷ＭＯＳ−ＴＦＴとしての好ましい特性の
代表的な項目はＴＦＴのオフ時のリーク電流が小さく、
オン時には低抵抗値が安定且つ少ないバラツキで得られ
ることである。しかし、ｐｏｌｙ−Ｓｉ薄膜を用いるが
故に、その実現が困難になっている点は否めない。これ
らの特性改善は、半導体固体記憶装置の高密度化・大容
量化・高速化にとって重要な技術的課題の一つである。
【０００３】ｐｏｌｙ−ＳｉによるＴＦＴの第一の問題
点は、オフリーク電流にある。ｐｏｌｙ−Ｓｉ薄膜に
は、高い欠陥準位密度の存在する結晶粒間の界面（粒
界）が含まれるために、オフ時のリーク電流を低く抑え
ることは容易ではない。一般的には絶対値の抑制を目指
して、チャネル部の薄層化を進める傾向にあるが、その
ままでは、今度は、素子全体の抵抗が上昇してしまい、
十分なオン電流が得られなくなる。そこで、ソース・ド
レイン部のみを厚膜化或いは多層化することによって、
抵抗上昇をいくらかでも軽減する手法が提案されている
（例えば特開平６−３７２８３参照）。しかしこの手法
は、ＴＦＴ構造を複雑化すると同時にメモリセルサイズ
の膨張を招く。したがって、望ましくは、チャネル部に
おけるリーク電流密度そのものを低減する抜本的な解決
策が求められているのである。
点は、オフリーク電流にある。ｐｏｌｙ−Ｓｉ薄膜に
は、高い欠陥準位密度の存在する結晶粒間の界面（粒
界）が含まれるために、オフ時のリーク電流を低く抑え
ることは容易ではない。一般的には絶対値の抑制を目指
して、チャネル部の薄層化を進める傾向にあるが、その
ままでは、今度は、素子全体の抵抗が上昇してしまい、
十分なオン電流が得られなくなる。そこで、ソース・ド
レイン部のみを厚膜化或いは多層化することによって、
抵抗上昇をいくらかでも軽減する手法が提案されている
（例えば特開平６−３７２８３参照）。しかしこの手法
は、ＴＦＴ構造を複雑化すると同時にメモリセルサイズ
の膨張を招く。したがって、望ましくは、チャネル部に
おけるリーク電流密度そのものを低減する抜本的な解決
策が求められているのである。
【０００４】第二の問題点は、抵抗値の温度安定性にあ
る。ｐｏｌｙ−Ｓｉでは、粒界による電荷のトラップが
災いして活性化エネルギーが大きいために、抵抗値の温
度依存性が決して小さくない。この問題は、メモリセル
がより高集積化されるにつれ深刻化する。解決策とし
て、薄膜に炭素などのイオン注入を施す手法が提案され
ている（例えば特開平２−５８２６０参照）が、このよ
うな不純物の導入は前述のリーク電流の観点からは好ま
しくない。
る。ｐｏｌｙ−Ｓｉでは、粒界による電荷のトラップが
災いして活性化エネルギーが大きいために、抵抗値の温
度依存性が決して小さくない。この問題は、メモリセル
がより高集積化されるにつれ深刻化する。解決策とし
て、薄膜に炭素などのイオン注入を施す手法が提案され
ている（例えば特開平２−５８２６０参照）が、このよ
うな不純物の導入は前述のリーク電流の観点からは好ま
しくない。
【０００５】本発明者等の考察によれば、上述の二つの
問題は、何れも粒界の存在に起因すると同時に、その空
間的な密度に依存する。すなわち、結晶粒径を拡大し粒
界密度を低減すれば問題の影響は緩和される。しかし、
多結晶膜は、ランダムな位置における自発的核形成とそ
の成長という過程で形成されるために、結晶粒径を拡大
すべく成長速度に対して核形成頻度を抑制すると、結晶
粒径に大きな分布が生じ、結果として、粒界密度の空間
的な分布を顕著にする。したがって、単に平均的な結晶
粒径を拡大するだけでは、ＴＦＴ特性のバラツキがかえ
って増大することになってしまうのである。そして、以
上の考察からの論理的帰結として、最も理想的には、粒
界が存在しない薄膜を用いることが出来れば望ましいこ
とになる。
問題は、何れも粒界の存在に起因すると同時に、その空
間的な密度に依存する。すなわち、結晶粒径を拡大し粒
界密度を低減すれば問題の影響は緩和される。しかし、
多結晶膜は、ランダムな位置における自発的核形成とそ
の成長という過程で形成されるために、結晶粒径を拡大
すべく成長速度に対して核形成頻度を抑制すると、結晶
粒径に大きな分布が生じ、結果として、粒界密度の空間
的な分布を顕著にする。したがって、単に平均的な結晶
粒径を拡大するだけでは、ＴＦＴ特性のバラツキがかえ
って増大することになってしまうのである。そして、以
上の考察からの論理的帰結として、最も理想的には、粒
界が存在しない薄膜を用いることが出来れば望ましいこ
とになる。
【０００６】
【発明が解決しようとする課題】本発明は、オフリーク
電流が小さく、オン時には低抵抗値で安定且つバラツキ
の少ない薄膜トランジスタ、それを用いた高密度・大容
量・高速な半導体記憶装置およびその製造方法を提供す
ることを目的とする。
電流が小さく、オン時には低抵抗値で安定且つバラツキ
の少ない薄膜トランジスタ、それを用いた高密度・大容
量・高速な半導体記憶装置およびその製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の薄膜トランジスタは、多結晶シリコンによ
って形成されるが、少なくともその活性要素が、固相成
長した連続する結晶構造を有する単一の結晶粒の内部に
存在することを特徴とする。活性要素とは例えばＭＯＳ
トランジスタにおけるチャンネルである。また、本発明
の半導体記憶装置は、メモリセルを構成する薄膜トラン
ジスタのうち少なくとも一部の薄膜トランジスタの活性
要素が、固相成長した連続する結晶構造を有する単一の
結晶粒の内部に存在することを特徴とする。このような
単一の結晶粒は、例えば非晶質膜中に発生した単一の結
晶核を種とする固相成長によって形成することができ
る。本発明の好ましい実施例において、前記メモリセル
は負荷ＰＭＯＳトランジスタ、駆動用ＮＭＯＳトランジ
スタおよび転送用ＮＭＯＳトランジスタを有するフリッ
プフロップ回路を具備し、前記連続した結晶構造を有す
る単一の結晶粒の内部に活性要素が存在する必要のある
薄膜トランジスタは前記のトランジスタのうち負荷ＰＭ
ＯＳトランジスタである。そして、前記活性要素は前記
負荷ＰＭＯＳトランジスタのチャネルである。前記負荷
ＰＭＯＳトランジスタは、前記駆動用ＮＭＯＳトランジ
スタまたは転送用ＮＭＯＳトランジスタの上層に積層さ
れており、前記負荷ＰＭＯＳトランジスタの下層に設け
られたＮＭＯＳトランジスタは、単結晶シリコン基板中
に形成されたバルクトランジスタである。前記駆動用Ｎ
ＭＯＳトランジスタが前記負荷ＰＭＯＳトランジスタの
下層に設けられた場合、前記駆動用ＮＭＯＳトランジス
タのドレインは前記転送用ＮＭＯＳトランジスタのソー
スを兼ねる。
め、本発明の薄膜トランジスタは、多結晶シリコンによ
って形成されるが、少なくともその活性要素が、固相成
長した連続する結晶構造を有する単一の結晶粒の内部に
存在することを特徴とする。活性要素とは例えばＭＯＳ
トランジスタにおけるチャンネルである。また、本発明
の半導体記憶装置は、メモリセルを構成する薄膜トラン
ジスタのうち少なくとも一部の薄膜トランジスタの活性
要素が、固相成長した連続する結晶構造を有する単一の
結晶粒の内部に存在することを特徴とする。このような
単一の結晶粒は、例えば非晶質膜中に発生した単一の結
晶核を種とする固相成長によって形成することができ
る。本発明の好ましい実施例において、前記メモリセル
は負荷ＰＭＯＳトランジスタ、駆動用ＮＭＯＳトランジ
スタおよび転送用ＮＭＯＳトランジスタを有するフリッ
プフロップ回路を具備し、前記連続した結晶構造を有す
る単一の結晶粒の内部に活性要素が存在する必要のある
薄膜トランジスタは前記のトランジスタのうち負荷ＰＭ
ＯＳトランジスタである。そして、前記活性要素は前記
負荷ＰＭＯＳトランジスタのチャネルである。前記負荷
ＰＭＯＳトランジスタは、前記駆動用ＮＭＯＳトランジ
スタまたは転送用ＮＭＯＳトランジスタの上層に積層さ
れており、前記負荷ＰＭＯＳトランジスタの下層に設け
られたＮＭＯＳトランジスタは、単結晶シリコン基板中
に形成されたバルクトランジスタである。前記駆動用Ｎ
ＭＯＳトランジスタが前記負荷ＰＭＯＳトランジスタの
下層に設けられた場合、前記駆動用ＮＭＯＳトランジス
タのドレインは前記転送用ＮＭＯＳトランジスタのソー
スを兼ねる。
【０００８】本発明の半導体記憶装置の製造方法のう
ち、固相結晶化において、非晶質シリコン（ａ−Ｓｉ）
膜の所望の位置に選択的に結晶核を発生させこれを固相
成長させる方法としては、ａ−Ｓｉ膜の固相結晶化にお
いて、ａ−Ｓｉ膜の一部に局所的なイオン注入を施した
後に熱処理する工程により、ａ−Ｓｉ膜の所望の位置に
選択的に結晶核を発生させこれを固相成長させる手法、
或いは、ａ−Ｓｉ膜の固相結晶化において、ａ−Ｓｉ膜
の一部に局所的にエネルギー線を与えることにより、ａ
−Ｓｉ膜の所望の位置に選択的に結晶膜を発生させこれ
を固相成長させる手法等を適用することができる。
ち、固相結晶化において、非晶質シリコン（ａ−Ｓｉ）
膜の所望の位置に選択的に結晶核を発生させこれを固相
成長させる方法としては、ａ−Ｓｉ膜の固相結晶化にお
いて、ａ−Ｓｉ膜の一部に局所的なイオン注入を施した
後に熱処理する工程により、ａ−Ｓｉ膜の所望の位置に
選択的に結晶核を発生させこれを固相成長させる手法、
或いは、ａ−Ｓｉ膜の固相結晶化において、ａ−Ｓｉ膜
の一部に局所的にエネルギー線を与えることにより、ａ
−Ｓｉ膜の所望の位置に選択的に結晶膜を発生させこれ
を固相成長させる手法等を適用することができる。
【０００９】
【作用および効果】本発明では、薄膜トランジスタの少
なくとも活性要素を、固相成長した連続する結晶構造を
有する単一の結晶粒の内部に存在させている。これによ
り、本発明の薄膜トランジスタは、活性要素が前述した
理想状態に形成され、結晶粒界の影響が排除されて、オ
フリーク電流が小さく、オン抵抗が低抵抗値で安定且つ
バラツキの少ないものとなる。そして、これを負荷抵抗
素子に用いることによって、ＳＲＡＭ等の半導体記憶装
置を高密度・大容量・高速化することができる。
なくとも活性要素を、固相成長した連続する結晶構造を
有する単一の結晶粒の内部に存在させている。これによ
り、本発明の薄膜トランジスタは、活性要素が前述した
理想状態に形成され、結晶粒界の影響が排除されて、オ
フリーク電流が小さく、オン抵抗が低抵抗値で安定且つ
バラツキの少ないものとなる。そして、これを負荷抵抗
素子に用いることによって、ＳＲＡＭ等の半導体記憶装
置を高密度・大容量・高速化することができる。
【００１０】
【実施例】以下、本発明による半導体記憶装置について
図を用いて説明する。実施例１ 図１は、本発明の一実施例に係るＳＲＡＭにおける一つ
のメモリセル素子の構成を示す等価回路図である。図
中、フリップフロップ回路は、駆動用のＮＭＯＳトラン
ジスタ１０１，１０２と負荷抵抗用のＰＭＯＳトランジ
スタ１０３，１０４で構成されており、データ転送用の
ＮＭＯＳトランジスタ１０５，１０６と併せて一つのメ
モリセルをなしている。ＮＭＯＳトランジスタ１０１，
１０２のソース部は共に接地線１０７に接続され、ＰＭ
ＯＳトランジスタ１０３，１０４のソース部は共に電源
線１０８に接続される。そして、ＮＭＯＳトランジスタ
１０５，１０６のゲート電極は共にワード線１０９に接
続され、何れか一方のソースもしくはドレイン部がビッ
ト線１１０，１１１に接続されている。６個あるトラン
ジスタのうち、ＮＭＯＳトランジスタ１０１，１０２，
１０５，１０６は、例えばその活性領域がシリコン単結
晶ウェハ中に形成されるバルクＭＯＳであってもよい
し、ｐｏｌｙ−Ｓｉ薄膜によるＴＦＴでもよい。一方、
ＰＭＯＳトランジスタ１０３，１０４は、ＮＭＯＳトラ
ンジスタ１０１，１０２の上層に、層間絶縁膜を介して
積層されたＴＦＴである。
図を用いて説明する。実施例１ 図１は、本発明の一実施例に係るＳＲＡＭにおける一つ
のメモリセル素子の構成を示す等価回路図である。図
中、フリップフロップ回路は、駆動用のＮＭＯＳトラン
ジスタ１０１，１０２と負荷抵抗用のＰＭＯＳトランジ
スタ１０３，１０４で構成されており、データ転送用の
ＮＭＯＳトランジスタ１０５，１０６と併せて一つのメ
モリセルをなしている。ＮＭＯＳトランジスタ１０１，
１０２のソース部は共に接地線１０７に接続され、ＰＭ
ＯＳトランジスタ１０３，１０４のソース部は共に電源
線１０８に接続される。そして、ＮＭＯＳトランジスタ
１０５，１０６のゲート電極は共にワード線１０９に接
続され、何れか一方のソースもしくはドレイン部がビッ
ト線１１０，１１１に接続されている。６個あるトラン
ジスタのうち、ＮＭＯＳトランジスタ１０１，１０２，
１０５，１０６は、例えばその活性領域がシリコン単結
晶ウェハ中に形成されるバルクＭＯＳであってもよい
し、ｐｏｌｙ−Ｓｉ薄膜によるＴＦＴでもよい。一方、
ＰＭＯＳトランジスタ１０３，１０４は、ＮＭＯＳトラ
ンジスタ１０１，１０２の上層に、層間絶縁膜を介して
積層されたＴＦＴである。
【００１１】図１に示すとおり、等価回路としては通常
のＳＲＡＭメモリセルと変わるところはない。本実施例
によるＳＲＡＭの特徴は、負荷抵抗用のＰＭＯＳトラン
ジスタ１０３，１０４の少なくともチャネル領域が、結
晶構造の連続した単一結晶粒中に収まっており、結晶粒
界を含まない点にある。この特徴により、ＰＭＯＳトラ
ンジスタ１０３，１０４に、オフリーク電流が小さく、
オン時には低抵抗値で安定であり、且つ全てのメモリセ
ルに亙ってバラツキの少ないＴＦＴを用いることが可能
となる。
のＳＲＡＭメモリセルと変わるところはない。本実施例
によるＳＲＡＭの特徴は、負荷抵抗用のＰＭＯＳトラン
ジスタ１０３，１０４の少なくともチャネル領域が、結
晶構造の連続した単一結晶粒中に収まっており、結晶粒
界を含まない点にある。この特徴により、ＰＭＯＳトラ
ンジスタ１０３，１０４に、オフリーク電流が小さく、
オン時には低抵抗値で安定であり、且つ全てのメモリセ
ルに亙ってバラツキの少ないＴＦＴを用いることが可能
となる。
【００１２】ＴＦＴのチャネル領域を単一の結晶粒の内
部に形成するには、ＴＦＴのチャネル領域が占めること
になる空間に、必要なサイズの結晶粒を配さねばならな
い。これは、例えばａ−Ｓｉ膜の空間的な所望の位置に
人工的に結晶核を発生させ、選択的に固相成長させるこ
とにより、可能である。結晶核の発生位置の制御方法と
しては、例えば、固相成長に先立ってシリコンイオン注
入を施す手法（例えばＨ．Ｋｕｍｏｍｉ ｅｔ ａ
ｌ．， Ｍａｔ． Ｒｅｓ． Ｓｏｃ． Ｓｙｍｐ．
Ｐｒｏｃ． Ｖｏｌ． ２０２， ６４５（１９９１）
参照）等が挙げられるが、必ずしもこれに限ったもので
はない。
部に形成するには、ＴＦＴのチャネル領域が占めること
になる空間に、必要なサイズの結晶粒を配さねばならな
い。これは、例えばａ−Ｓｉ膜の空間的な所望の位置に
人工的に結晶核を発生させ、選択的に固相成長させるこ
とにより、可能である。結晶核の発生位置の制御方法と
しては、例えば、固相成長に先立ってシリコンイオン注
入を施す手法（例えばＨ．Ｋｕｍｏｍｉ ｅｔ ａ
ｌ．， Ｍａｔ． Ｒｅｓ． Ｓｏｃ． Ｓｙｍｐ．
Ｐｒｏｃ． Ｖｏｌ． ２０２， ６４５（１９９１）
参照）等が挙げられるが、必ずしもこれに限ったもので
はない。
【００１３】図２は、形成されたメモリセルの平面図で
ある。ここで、各部位に付けられた番号の下二桁が図１
の等価回路図に付されている番号の下二桁に一致する要
素は、図１の等価回路図に表わされた部品に対応する
か、もしくはその部品を構成している。また、番号の末
尾に付与されているアルファベットは、その部位がＭＯ
Ｓトランジスタの構成要素であること示し、ｓ，ｃ，
ｄ，ｇはそれぞれソース、チャネル、ドレインおよびゲ
ートを表わしている。更に、二点鎖線で表わされた部位
は、それが単結晶シリコン中に形成されている素子の要
素であることを示し、順次、一点鎖線、鎖線、実線の順
で上方に積層される部位であることを表わしている。
ある。ここで、各部位に付けられた番号の下二桁が図１
の等価回路図に付されている番号の下二桁に一致する要
素は、図１の等価回路図に表わされた部品に対応する
か、もしくはその部品を構成している。また、番号の末
尾に付与されているアルファベットは、その部位がＭＯ
Ｓトランジスタの構成要素であること示し、ｓ，ｃ，
ｄ，ｇはそれぞれソース、チャネル、ドレインおよびゲ
ートを表わしている。更に、二点鎖線で表わされた部位
は、それが単結晶シリコン中に形成されている素子の要
素であることを示し、順次、一点鎖線、鎖線、実線の順
で上方に積層される部位であることを表わしている。
【００１４】図２において、図１の駆動用ＮＭＯＳトラ
ンジスタ１０１は、単結晶シリコン中に形成されたソー
ス２０１ｓおよびドレイン２０１ｄと、単結晶シリコン
上層にｐｏｌｙ−Ｓｉで形成されたゲート電極２０１ｇ
から構成されている。同様に、駆動用ＮＭＯＳトランジ
スタ１０２は、メモリセルの中心に対して駆動用ＮＭＯ
Ｓトランジスタ１０１と点対称位置に、ソース２０２ｓ
以下の部位から構成されている。駆動用ＮＭＯＳトラン
ジスタ１０１のドレイン２０１ｄは転送用ＮＭＯＳトラ
ンジスタ１０５のソース２０５ｓを兼ねている。その転
送用ＮＭＯＳトランジスタ１０５は、単結晶シリコン中
に形成されたソース２０５ｓおよびドレイン２０５ｄ
と、単結晶シリコン層上にｐｏｌｙ−Ｓｉで形成された
ゲート電極２０５ｇから構成されている。同様に、転送
用ＮＭＯＳトランジスタ１０６は、メモリセルの中心に
対して転送用ＮＭＯＳトランジスタ１０５と点対称位置
に、ドレイン２０６ｄおよびゲート電極２０６ｇ以下の
部位から構成されている。以上は、全てバルクＭＯＳト
ランジスタの構成要素であり、積層素子群の第一層をな
している。
ンジスタ１０１は、単結晶シリコン中に形成されたソー
ス２０１ｓおよびドレイン２０１ｄと、単結晶シリコン
上層にｐｏｌｙ−Ｓｉで形成されたゲート電極２０１ｇ
から構成されている。同様に、駆動用ＮＭＯＳトランジ
スタ１０２は、メモリセルの中心に対して駆動用ＮＭＯ
Ｓトランジスタ１０１と点対称位置に、ソース２０２ｓ
以下の部位から構成されている。駆動用ＮＭＯＳトラン
ジスタ１０１のドレイン２０１ｄは転送用ＮＭＯＳトラ
ンジスタ１０５のソース２０５ｓを兼ねている。その転
送用ＮＭＯＳトランジスタ１０５は、単結晶シリコン中
に形成されたソース２０５ｓおよびドレイン２０５ｄ
と、単結晶シリコン層上にｐｏｌｙ−Ｓｉで形成された
ゲート電極２０５ｇから構成されている。同様に、転送
用ＮＭＯＳトランジスタ１０６は、メモリセルの中心に
対して転送用ＮＭＯＳトランジスタ１０５と点対称位置
に、ドレイン２０６ｄおよびゲート電極２０６ｇ以下の
部位から構成されている。以上は、全てバルクＭＯＳト
ランジスタの構成要素であり、積層素子群の第一層をな
している。
【００１５】図中には記していないが、それら積層素子
群第一層上には絶縁膜を介して接地線となるｐｏｌｙ−
Ｓｉ膜が設けられている。ただし、このｐｏｌｙ−Ｓｉ
膜は、たとえばプラグ２１３，２１４のように上層と第
一層を結線する位置では省かれている。そして接地線ｐ
ｏｌｙ−Ｓｉ膜は、駆動用ＮＭＯＳトランジスタ１０１
および１０２のソース２０１ｓおよび２０２ｓと結線プ
ラグ２０７およびこれと点対称で対応する位置にあるプ
ラグで導通している。
群第一層上には絶縁膜を介して接地線となるｐｏｌｙ−
Ｓｉ膜が設けられている。ただし、このｐｏｌｙ−Ｓｉ
膜は、たとえばプラグ２１３，２１４のように上層と第
一層を結線する位置では省かれている。そして接地線ｐ
ｏｌｙ−Ｓｉ膜は、駆動用ＮＭＯＳトランジスタ１０１
および１０２のソース２０１ｓおよび２０２ｓと結線プ
ラグ２０７およびこれと点対称で対応する位置にあるプ
ラグで導通している。
【００１６】接地線ｐｏｌｙ−Ｓｉ膜上には、再び絶縁
層が設けられている。そして、この絶縁層は駆動用ＮＭ
ＯＳトランジスタ１０１，１０２のゲート電極２０１
ｇ，２０２ｇ表面と、ドレイン２０１ｄ，２０２ｄの表
面の一部が露出する開口を有している。これら開口を埋
めながら、多結晶シリコン（ｐｏｌｙ−Ｓｉ）島２０３
ｇ，２０４ｇが設けられている。したがって、ｐｏｌｙ
−Ｓｉ島２０３ｇは、駆動用ＮＭＯＳトランジスタ１０
１のゲート電極２０１ｇならびに転送用ＮＭＯＳトラン
ジスタ１０６のソース２０６ｓと導通し、一方、ｐｏｌ
ｙ−Ｓｉ島２０４ｇは、駆動用ＮＭＯＳトランジスタ１
０２のゲート電極２０２ｇならびに転送用ＮＭＯＳトラ
ンジスタ１０５のソース２０５ｓと導通する。
層が設けられている。そして、この絶縁層は駆動用ＮＭ
ＯＳトランジスタ１０１，１０２のゲート電極２０１
ｇ，２０２ｇ表面と、ドレイン２０１ｄ，２０２ｄの表
面の一部が露出する開口を有している。これら開口を埋
めながら、多結晶シリコン（ｐｏｌｙ−Ｓｉ）島２０３
ｇ，２０４ｇが設けられている。したがって、ｐｏｌｙ
−Ｓｉ島２０３ｇは、駆動用ＮＭＯＳトランジスタ１０
１のゲート電極２０１ｇならびに転送用ＮＭＯＳトラン
ジスタ１０６のソース２０６ｓと導通し、一方、ｐｏｌ
ｙ−Ｓｉ島２０４ｇは、駆動用ＮＭＯＳトランジスタ１
０２のゲート電極２０２ｇならびに転送用ＮＭＯＳトラ
ンジスタ１０５のソース２０５ｓと導通する。
【００１７】ｐｏｌｙ−Ｓｉ島２０３ｇ，２０４ｇ上に
は、絶縁層が設けられている。この絶縁層は領域２１２
ならびにこれと点対称位置に対応する領域で開口されて
いる。この上層に、Ｐ型のｐｏｌｙ−Ｓｉ線２０８が配
されている。ただし、領域２０４ｃとこれと双対する領
域は、真性か或いは低濃度のｎ型の、連続した結晶構造
を有する単一の結晶粒であり、その内部に結晶粒界を含
まない。ｐｏｌｙ−Ｓｉ線２０８に連続する領域２０４
ｃをチャネル、その両側をソースとドレイン、下層にあ
るｐｏｌｙ−Ｓｉ島２０４ｇをゲート電極として、負荷
抵抗用ＰＭＯＳトランジスタ１０４が構成されている。
双対するＰＭＯＳトランジスタ１０３も同様に構成され
ている。負荷抵抗用ＰＭＯＳトランジスタ１０４のソー
スは、そのまま電源線２０８に結線されており、ドレイ
ンは、領域２１２において、下層のｐｏｌｙ−Ｓｉ島す
なわち負荷抵抗用ＰＭＯＳトランジスタ１０３のゲート
電極２０３ｇに結線されている。双対する負荷抵抗用Ｐ
ＭＯＳトランジスタ１０３のソースとドレインも同様で
ある。
は、絶縁層が設けられている。この絶縁層は領域２１２
ならびにこれと点対称位置に対応する領域で開口されて
いる。この上層に、Ｐ型のｐｏｌｙ−Ｓｉ線２０８が配
されている。ただし、領域２０４ｃとこれと双対する領
域は、真性か或いは低濃度のｎ型の、連続した結晶構造
を有する単一の結晶粒であり、その内部に結晶粒界を含
まない。ｐｏｌｙ−Ｓｉ線２０８に連続する領域２０４
ｃをチャネル、その両側をソースとドレイン、下層にあ
るｐｏｌｙ−Ｓｉ島２０４ｇをゲート電極として、負荷
抵抗用ＰＭＯＳトランジスタ１０４が構成されている。
双対するＰＭＯＳトランジスタ１０３も同様に構成され
ている。負荷抵抗用ＰＭＯＳトランジスタ１０４のソー
スは、そのまま電源線２０８に結線されており、ドレイ
ンは、領域２１２において、下層のｐｏｌｙ−Ｓｉ島す
なわち負荷抵抗用ＰＭＯＳトランジスタ１０３のゲート
電極２０３ｇに結線されている。双対する負荷抵抗用Ｐ
ＭＯＳトランジスタ１０３のソースとドレインも同様で
ある。
【００１８】これら電源線２０８および負荷抵抗用ＰＭ
ＯＳトランジスタ１０３，１０４上には、再び絶縁膜が
設けられており、その上に、金属材料によって、ワード
線２０９およびビット線２１０，２１１が配線されてい
る。ワード線２０９は、プラグ２１４によって転送用Ｎ
ＭＯＳトランジスタ１０５，１０６のゲート電極２０５
ｇ，２０６ｇと結線されている。ビット線２１０，２１
１は、プラグ２１３とその双対要素によって、それぞれ
転送用ＮＭＯＳトランジスタ１０５，１０６のドレイン
２０５ｄ，２０６ｄと結線されている。以上の空間的配
置で、図１に示したメモリセルが構成されている。
ＯＳトランジスタ１０３，１０４上には、再び絶縁膜が
設けられており、その上に、金属材料によって、ワード
線２０９およびビット線２１０，２１１が配線されてい
る。ワード線２０９は、プラグ２１４によって転送用Ｎ
ＭＯＳトランジスタ１０５，１０６のゲート電極２０５
ｇ，２０６ｇと結線されている。ビット線２１０，２１
１は、プラグ２１３とその双対要素によって、それぞれ
転送用ＮＭＯＳトランジスタ１０５，１０６のドレイン
２０５ｄ，２０６ｄと結線されている。以上の空間的配
置で、図１に示したメモリセルが構成されている。
【００１９】以下に、図３を用いて、図２に示したメモ
リセルの製造工程を説明する。ここで、図３の断面図群
は、図２における横断線２００におけるものである。ま
た、各部位に付けられた番号の下二桁が、図１，２に付
されている番号の下二桁に一致する要素は、そこに表わ
された部品に対応するか、もしくは、その部品を構成し
ている。
リセルの製造工程を説明する。ここで、図３の断面図群
は、図２における横断線２００におけるものである。ま
た、各部位に付けられた番号の下二桁が、図１，２に付
されている番号の下二桁に一致する要素は、そこに表わ
された部品に対応するか、もしくは、その部品を構成し
ている。
【００２０】はじめに、（１００）方位ｐ型シリコン単
結晶ウェハ上に、ＣＶＤエピタキシャル法でＮウェル層
およびＰウェル層３００を順次積層した。次に、シリコ
ン表面を１００ｎｍ程酸化してゲート絶縁膜を形成して
から、ｐｏｌｙ−Ｓｉによるゲート電極３０２ｇ，３０
６ｇを形成した。次に、燐のイオン注入と活性化によっ
て、ｎ+ 領域３０２ｓ，３０２ｄ（３０６ｓ），３０６
ｄを形成した。ここで、ｎ+ 領域３０２ｓおよび３０２
ｄからなるソースおよびドレイン部とゲート電極３０２
ｇによって、駆動用ＮＭＯＳトランジスタ１０２（３０
２）が形成された。また、ｎ+ 領域３０６ｓおよび３０
６ｄからなるソースおよびドレイン部とゲート電極３０
６ｇによって、転送用ＮＭＯＳトランジスタ１０６（３
０６）が形成された。（図３（ａ））。次に、ＣＶＤ法
によってＳｉＯ2 膜による絶縁膜３１５を堆積し、更
に、ｎ型のｐｏｌｙ−Ｓｉ膜３０７を堆積し、このｐｏ
ｌｙ−Ｓｉ膜３０７にゲート電極３０２ｇならびにドレ
イン３０２ｄの表面が露出する開口を設けた。次に、再
び絶縁膜を堆積し、これにもゲート電極３０２ｇならび
にドレイン３０２ｄの表面が露出する開口を設けた（図
３（ａ））。
結晶ウェハ上に、ＣＶＤエピタキシャル法でＮウェル層
およびＰウェル層３００を順次積層した。次に、シリコ
ン表面を１００ｎｍ程酸化してゲート絶縁膜を形成して
から、ｐｏｌｙ−Ｓｉによるゲート電極３０２ｇ，３０
６ｇを形成した。次に、燐のイオン注入と活性化によっ
て、ｎ+ 領域３０２ｓ，３０２ｄ（３０６ｓ），３０６
ｄを形成した。ここで、ｎ+ 領域３０２ｓおよび３０２
ｄからなるソースおよびドレイン部とゲート電極３０２
ｇによって、駆動用ＮＭＯＳトランジスタ１０２（３０
２）が形成された。また、ｎ+ 領域３０６ｓおよび３０
６ｄからなるソースおよびドレイン部とゲート電極３０
６ｇによって、転送用ＮＭＯＳトランジスタ１０６（３
０６）が形成された。（図３（ａ））。次に、ＣＶＤ法
によってＳｉＯ2 膜による絶縁膜３１５を堆積し、更
に、ｎ型のｐｏｌｙ−Ｓｉ膜３０７を堆積し、このｐｏ
ｌｙ−Ｓｉ膜３０７にゲート電極３０２ｇならびにドレ
イン３０２ｄの表面が露出する開口を設けた。次に、再
び絶縁膜を堆積し、これにもゲート電極３０２ｇならび
にドレイン３０２ｄの表面が露出する開口を設けた（図
３（ａ））。
【００２１】次に、燐を導入しながらｎ型のｐｏｌｙ−
Ｓｉ膜を堆積し、これをパターニングしてｐｏｌｙ−Ｓ
ｉ領域３０４ｇ，３０３ｇを設けた。これらはそれぞ
れ、負荷抵抗用ＰＭＯＳトランジスタ１０４，１０３の
ゲート電極２０４ｇ，２０３ｇに対応するものである。
ゲート電極３０４ｇは駆動用バルクＮＭＯＳトランジス
タ３０２のゲート電極３０２ｇと導通し、また、ゲート
電極３０３ｇはドレイン部３０２ｄに導通している。こ
の後、ＣＶＤ法で、ゲート酸化膜３１６を堆積し、ゲー
ト電極３０３ｇ上には開口を設けた（図３（ｂ））。
Ｓｉ膜を堆積し、これをパターニングしてｐｏｌｙ−Ｓ
ｉ領域３０４ｇ，３０３ｇを設けた。これらはそれぞ
れ、負荷抵抗用ＰＭＯＳトランジスタ１０４，１０３の
ゲート電極２０４ｇ，２０３ｇに対応するものである。
ゲート電極３０４ｇは駆動用バルクＮＭＯＳトランジス
タ３０２のゲート電極３０２ｇと導通し、また、ゲート
電極３０３ｇはドレイン部３０２ｄに導通している。こ
の後、ＣＶＤ法で、ゲート酸化膜３１６を堆積し、ゲー
ト電極３０３ｇ上には開口を設けた（図３（ｂ））。
【００２２】次に、ジシランガスを用いたＬＰＣＶＤ法
で、２５ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、マスク材
３１８を設けた後に、２０ｋｅＶに加速されたボロンイ
オン３１９を５×１０14ｃｍ-2のドーズで注入した（図
３（ｃ））。
で、２５ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、マスク材
３１８を設けた後に、２０ｋｅＶに加速されたボロンイ
オン３１９を５×１０14ｃｍ-2のドーズで注入した（図
３（ｃ））。
【００２３】そして、これを窒素雰囲気中６００℃で熱
処理すると、マスク材３１８によってマスクされていた
領域に優先的に単一の結晶核３２０が発生し固相成長し
た（図３（ｄ））。
処理すると、マスク材３１８によってマスクされていた
領域に優先的に単一の結晶核３２０が発生し固相成長し
た（図３（ｄ））。
【００２４】その結果、少なくともマスクされていた領
域は、結晶構造の連続する単一の結晶核３０４ｃとな
り、それ以外の領域では粒界位置のランダムな多結晶膜
３２１となった。そこで、この結晶化膜を、図２の２０
８で示す形状にパターンニングした後に、絶縁層３２２
を堆積した。これにより、ｐｏｌｙ−Ｓｉからなるゲー
ト電極３０４ｇと、ＳｉＯ2 膜からなるゲート酸化膜３
１６、単一の結晶粒からなるチャネル３０４ｃ、そして
ｐ+ ｐｏｌｙ−Ｓｉ領域３２１および３２６をソースお
よびドレイン部とする、負荷抵抗用ＰＭＯＳトランジス
タ１０４が形成された（図３（ｅ））。
域は、結晶構造の連続する単一の結晶核３０４ｃとな
り、それ以外の領域では粒界位置のランダムな多結晶膜
３２１となった。そこで、この結晶化膜を、図２の２０
８で示す形状にパターンニングした後に、絶縁層３２２
を堆積した。これにより、ｐｏｌｙ−Ｓｉからなるゲー
ト電極３０４ｇと、ＳｉＯ2 膜からなるゲート酸化膜３
１６、単一の結晶粒からなるチャネル３０４ｃ、そして
ｐ+ ｐｏｌｙ−Ｓｉ領域３２１および３２６をソースお
よびドレイン部とする、負荷抵抗用ＰＭＯＳトランジス
タ１０４が形成された（図３（ｅ））。
【００２５】最後に、図３の断面には表われないが、プ
ラグ２０７，２１３，２１４の領域に開口を設けアルミ
とシリコンからなるプラグ金属を埋め込み、更に、ワー
ド線３０９およびビット線２１０，２１１の配線を行な
った後に、パッシベーション層３２３を堆積した。
ラグ２０７，２１３，２１４の領域に開口を設けアルミ
とシリコンからなるプラグ金属を埋め込み、更に、ワー
ド線３０９およびビット線２１０，２１１の配線を行な
った後に、パッシベーション層３２３を堆積した。
【００２６】以上の工程によって、負荷抵抗用ＰＭＯＳ
トランジスタのチャネル部が結晶構造の連続する単一の
結晶粒の内部に存在する、図２に示したＳＲＡＭ型の半
導体記憶装置を形成した。
トランジスタのチャネル部が結晶構造の連続する単一の
結晶粒の内部に存在する、図２に示したＳＲＡＭ型の半
導体記憶装置を形成した。
【００２７】実施例２ 本発明の第２実施例を図４を用いて説明する。第２実施
例によるＳＲＡＭメモリセルの構成は、第１実施例のそ
れと変わらない。ａ−Ｓｉ膜３１７の所定の位置に単一
の結晶粒３０４ｃを配する手法のみが異なる。
例によるＳＲＡＭメモリセルの構成は、第１実施例のそ
れと変わらない。ａ−Ｓｉ膜３１７の所定の位置に単一
の結晶粒３０４ｃを配する手法のみが異なる。
【００２８】第１実施例において、図３（ｂ）に示され
るゲート酸化膜３１６を堆積しゲート電極３０３ｇ上に
は開口を設ける工程までは、同様に工程を進めた。
るゲート酸化膜３１６を堆積しゲート電極３０３ｇ上に
は開口を設ける工程までは、同様に工程を進めた。
【００２９】次に、シランガスを用いたＬＰＣＶＤ法
で、４０ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、シリコン
イオン３２４を加速エネルギー３５ｋｅＶ、１×１０14
ｃｍ-2のドーズで注入した（図４）。この後は第１実施
例と同じ工程に戻り、ドーズマスク材３１８を設けた後
に、３０ｋｅＶに加速されたボロンイオン３１９を５×
１０14ｃｍ-2のドーズで注入した（図３（ｃ））。以
下、第１実施例の工程をなぞることにより、同様のＳＲ
ＡＭ型の半導体記憶装置を形成した。
で、４０ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、シリコン
イオン３２４を加速エネルギー３５ｋｅＶ、１×１０14
ｃｍ-2のドーズで注入した（図４）。この後は第１実施
例と同じ工程に戻り、ドーズマスク材３１８を設けた後
に、３０ｋｅＶに加速されたボロンイオン３１９を５×
１０14ｃｍ-2のドーズで注入した（図３（ｃ））。以
下、第１実施例の工程をなぞることにより、同様のＳＲ
ＡＭ型の半導体記憶装置を形成した。
【００３０】実施例３ 本発明の第３実施例を図５を用いて説明する。第３実施
例によるＳＲＡＭメモリセルの構成も、第１実施例のそ
れと変わらない。ａ−Ｓｉ膜３１７の所定の位置に単一
の結晶粒３０４ｃを配する手法のみが異なる。
例によるＳＲＡＭメモリセルの構成も、第１実施例のそ
れと変わらない。ａ−Ｓｉ膜３１７の所定の位置に単一
の結晶粒３０４ｃを配する手法のみが異なる。
【００３１】第１実施例において、図３（ｂ）に示され
るゲート酸化膜３１６を堆積しゲート電極３０３ｇ上に
は開口を設ける工程までは、同様に工程を進めた。
るゲート酸化膜３１６を堆積しゲート電極３０３ｇ上に
は開口を設ける工程までは、同様に工程を進めた。
【００３２】次にジシランガスを用いたＬＰＣＶＤ法
で、３０ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、続いて、
ＣＶＤ法で５００ｎｍ厚のＳｉＯ2 膜３１８を堆積し、
一部に開口を設けた。そして、基板全体を５００℃に保
ちつつ、基板上方から１０Ｗｃｍ-2のパワー密度のキセ
ノンランプを照射したところ、ＳｉＯ2 膜３１８の開口
部に単一の結晶核３２０が優先的に発生し固相成長した
（図５）。結果的に、開口部は連続した結晶構造を有す
る単一の結晶粒によって占められ、それ以外の部分では
ランダムな多結晶となった。そこで、この後は図３
（ｅ）を用いて説明した第１実施例のパターニング以降
の工程をなぞることにより、同様のＳＲＡＭ型の半導体
記憶装置を形成した。
で、３０ｎｍ厚のａ−Ｓｉ膜３１７を堆積し、続いて、
ＣＶＤ法で５００ｎｍ厚のＳｉＯ2 膜３１８を堆積し、
一部に開口を設けた。そして、基板全体を５００℃に保
ちつつ、基板上方から１０Ｗｃｍ-2のパワー密度のキセ
ノンランプを照射したところ、ＳｉＯ2 膜３１８の開口
部に単一の結晶核３２０が優先的に発生し固相成長した
（図５）。結果的に、開口部は連続した結晶構造を有す
る単一の結晶粒によって占められ、それ以外の部分では
ランダムな多結晶となった。そこで、この後は図３
（ｅ）を用いて説明した第１実施例のパターニング以降
の工程をなぞることにより、同様のＳＲＡＭ型の半導体
記憶装置を形成した。
【００３３】上述のように、固相結晶化において、非晶
質シリコン（ａ−Ｓｉ）膜の所望の位置に選択的に結晶
核を発生させこれを固相成長させる手法を用いて、少な
くともチャネル部を結晶構造の連続した単一の結晶流の
内部に配することによって結晶粒界の影響を排除し、オ
フリーク電流が小さく、オン時には低抵抗値で安定且つ
バラツキの少ないＰＭＯＳ−ＴＦＴを提供することがで
きる。そして、これを負荷抵抗素子に用いることによっ
て、高密度・大容量・高速なＳＲＡＭを提供することが
できる。
質シリコン（ａ−Ｓｉ）膜の所望の位置に選択的に結晶
核を発生させこれを固相成長させる手法を用いて、少な
くともチャネル部を結晶構造の連続した単一の結晶流の
内部に配することによって結晶粒界の影響を排除し、オ
フリーク電流が小さく、オン時には低抵抗値で安定且つ
バラツキの少ないＰＭＯＳ−ＴＦＴを提供することがで
きる。そして、これを負荷抵抗素子に用いることによっ
て、高密度・大容量・高速なＳＲＡＭを提供することが
できる。
【００３４】また、ａ−Ｓｉ膜の固相結晶化において、
ａ−Ｓｉ膜の一部に局所的なイオン注入を施した後に熱
処理する工程により、ａ−Ｓｉ膜の所望の位置に選択的
に結晶核を発生させこれを固相成長させる具体的な手法
を提供し、ひいてはオフリーク電流が小さく、オン時に
は低抵抗値で安定且つバラツキの少ないＰＭＯＳ−ＴＦ
Ｔを負荷抵抗素子に用いることによって、高密度・大容
量・高速なＳＲＡＭを提供することができる。
ａ−Ｓｉ膜の一部に局所的なイオン注入を施した後に熱
処理する工程により、ａ−Ｓｉ膜の所望の位置に選択的
に結晶核を発生させこれを固相成長させる具体的な手法
を提供し、ひいてはオフリーク電流が小さく、オン時に
は低抵抗値で安定且つバラツキの少ないＰＭＯＳ−ＴＦ
Ｔを負荷抵抗素子に用いることによって、高密度・大容
量・高速なＳＲＡＭを提供することができる。
【００３５】或いは、ａ−Ｓｉ膜の固相結晶化におい
て、ａ−Ｓｉ膜の一部に局所的にエネルギー線を与える
ことにより、ａ−Ｓｉ膜の所望の位置に選択的に結晶核
を発生させ、これを固相成長させる具体的な手法を提供
し、ひいてはオフリーク電流が小さく、オン時には低抵
抗値で安定且つバラツキの少ないＰＭＯＳ−ＴＦＴを負
荷抵抗素子に用いることによって、高密度・大容量・高
速なＳＲＡＭを提供することができる。
て、ａ−Ｓｉ膜の一部に局所的にエネルギー線を与える
ことにより、ａ−Ｓｉ膜の所望の位置に選択的に結晶核
を発生させ、これを固相成長させる具体的な手法を提供
し、ひいてはオフリーク電流が小さく、オン時には低抵
抗値で安定且つバラツキの少ないＰＭＯＳ−ＴＦＴを負
荷抵抗素子に用いることによって、高密度・大容量・高
速なＳＲＡＭを提供することができる。
【図１】 本発明の一実施例に係る半導体記憶装置の素
子構成を示す回路図である。
子構成を示す回路図である。
【図２】 図１の装置における一つのメモリセルの構造
を示す平面図である。
を示す平面図である。
【図３（ａ）〜（ｅ）】 図１の装置を製造するための
各工程ごとの、図２中横断線２００に沿った断面のうち
Ｐウェルより上方の断面図である。
各工程ごとの、図２中横断線２００に沿った断面のうち
Ｐウェルより上方の断面図である。
【図４】 本発明の第２実施例の製造工程の一部を示
す、図２中横断線２００に沿った断面のうちＰウェルよ
り上方の断面図である。
す、図２中横断線２００に沿った断面のうちＰウェルよ
り上方の断面図である。
【図５】 本発明の第３実施例の製造工程の一部を示
す、図２中横断線２００に沿った断面のうちＰウェルよ
り上方の断面図である。
す、図２中横断線２００に沿った断面のうちＰウェルよ
り上方の断面図である。
１０１，１０２：駆動用ＮＭＯＳトランジスタ、１０
３，１０４：負荷抵抗用ＰＭＯＳトランジスタ、１０
５，１０６：転送用ＮＭＯＳトランジスタ、１０７：接
地線、１０８：電源線、１０９：ワード線、１１０，１
１１：ビット線、２０４ｃ，３０４ｃ：チャネル。
３，１０４：負荷抵抗用ＰＭＯＳトランジスタ、１０
５，１０６：転送用ＮＭＯＳトランジスタ、１０７：接
地線、１０８：電源線、１０９：ワード線、１１０，１
１１：ビット線、２０４ｃ，３０４ｃ：チャネル。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ
Claims (12)
- 【請求項０１】 多結晶シリコンによって形成される薄
膜トランジスタであって、少なくともその活性要素が、
固相成長した連続する結晶構造を有する単一の結晶粒の
内部に存在することを特徴とする薄膜トランジスタ。 - 【請求項０２】 前記薄膜トランジスタがＭＯＳトラン
ジスタであり、前記活性要素が該ＭＯＳトランジスタの
チャネルであることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項０３】 メモリセル中に薄膜トランジスタを有
する半導体記憶装置であって、少なくとも一部の薄膜ト
ランジスタの活性要素が、固相成長した連続する結晶構
造を有する単一の結晶粒の内部に存在することを特徴と
する半導体記憶装置。 - 【請求項０４】 前記単一の結晶粒が、非晶質膜中に発
生した単一の結晶核を種とする固相成長によって形成さ
れていることを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項０５】 前記メモリセルが負荷ＰＭＯＳトラン
ジスタ、駆動用ＮＭＯＳトランジスタおよび転送用ＮＭ
ＯＳトランジスタを有するフリップフロップ回路を具備
するものであり、前記連続した結晶構造を有する単一の
結晶粒の内部に活性要素が存在する薄膜トランジスタが
前記負荷ＰＭＯＳトランジスタであることを特徴とする
請求項３または４記載の半導体記憶装置。 - 【請求項０６】 前記活性要素が前記負荷ＰＭＯＳトラ
ンジスタのチャネルであることを特徴とする請求項５記
載の半導体記憶装置。 - 【請求項０７】 前記負荷ＰＭＯＳトランジスタが、前
記駆動用ＮＭＯＳトランジスタまたは転送用ＮＭＯＳト
ランジスタの上層に積層されていることを特徴とする請
求項５または６記載の半導体記憶装置。 - 【請求項０８】 前記負荷ＰＭＯＳトランジスタを上層
に設けられた前記駆動用ＮＭＯＳトランジスタまたは転
送用ＮＭＯＳトランジスタが、単結晶シリコン基板中に
形成されたバルクトランジスタであることを特徴とする
請求項７に記載の半導体記憶装置。 - 【請求項０９】 前記負荷ＰＭＯＳトランジスタが前記
駆動用ＮＭＯＳトランジスタの上層に設けられており、
該駆動用ＮＭＯＳトランジスタのドレインが前記転送用
ＮＭＯＳトランジスタのソースを兼ねていることを特徴
とする請求項７または８記載の半導体記憶装置。 - 【請求項１０】 単結晶シリコン表面にＰウェル層を形
成する工程と、 一方のトランジスタのソースと他方のトランジスタのド
レインを共用するＮＭＯＳトランジスタ対を形成する工
程と、 第１の絶縁層を堆積する工程と、 接地電極たる多結晶シリコン層を堆積する工程と、 第２の絶縁層を堆積する工程と、 該ＮＭＯＳトランジスタ対の一方のゲート電極と該ＮＭ
ＯＳトランジスタ対に共用されるｎ＋領域表面が露出す
る開口を設ける工程と、 該開口を埋める多結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を島状に分離する工程と、 第３の絶縁膜を堆積する工程と、 該絶縁膜に前記ＮＭＯＳトランジスタ対に共用されるｎ
＋領域と導通する多結晶シリコン島の表面が露出する開
口を設ける工程と、 非晶質シリコン膜を堆積する工程と、 前記ＮＭＯＳトランジスタのゲート電極に導通する多結
晶シリコン島の直上にマスク材を設ける工程と、 イオン注入を施す工程と、 該マスク材を除去する工程と、 該非晶質シリコン膜を融点以下の温度で熱処理し結晶化
させる工程と、 該結晶化膜を線状に分離する工程と、 下層に埋め込まれた前記ＮＭＯＳトランジスタ対の共用
されない一つのソース領域と接地電極たる多結晶シリコ
ン層を導通させる配線プラグを設ける工程と、 前記ＮＭＯＳトランジスタ対の結晶化膜と導通しないゲ
ート電極に導通する配線プラグと金属配線を施す工程
と、 前記ＮＭＯＳトランジスタ対の接地電極たる多結晶シリ
コン層を導通しないドレインに導通する配線プラグと金
属配線を施す工程と、 第４の絶縁層を堆積する工程を含み、且つこれらの工程
を順次行なうことを特徴とする、請求項３〜９のいずれ
かに記載の半導体記憶装置の製造方法。 - 【請求項１１】 前記ＮＭＯＳトランジスタのゲート電
極に導通する多結晶シリコン島の直上にマスク材を設け
る工程の前に、前記イオン注入とは別のイオン注入を施
す工程を行なうことを特徴とする請求項１１記載の製造
方法。 - 【請求項１２】 単結晶シリコン表面にＰウェル層を形
成する工程と、 一方のトランジスタのソースと他方のトランジスタのド
レインを共用するＮＭＯＳトランジスタ対を形成する工
程と、 第１の絶縁層を堆積する工程と、 接地電極たる多結晶シリコン層を堆積する工程と、 第２の絶縁層を堆積する工程と、 該ＮＭＯＳトランジスタ対の一方のゲート電極と該ＮＭ
ＯＳトランジスタ対に共用されるｎ＋領域表面が露出す
る開口を設ける工程と、 該開口を埋める多結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を島状に分離する工程と、 第３の絶縁膜を堆積する工程と、 該絶縁膜に前記ＮＭＯＳトランジスタ対に共用されるｎ
＋領域と導通する多結晶シリコン島の表面が露出する開
口を設ける工程と、 非晶質シリコン膜を堆積する工程と、 前記ＮＭＯＳトランジスタのゲート電極に導通する多結
晶シリコン島の直上にマスク材を設ける工程と、 エネルギー線を照射し該非晶質シリコン膜を結晶化させ
る工程と、 該マスク材を除去する工程と、 該結晶化膜を線状に分離する工程と、 下層に埋め込まれた前記ＮＭＯＳトランジスタ対の共用
されない一つのソース領域と接地電極たる多結晶シリコ
ン層を導通させる配線プラグを設ける工程と、 前記ＮＭＯＳトランジスタ対の結晶化膜と導通しないゲ
ート電極に導通する配線プラグと金属配線を施す工程
と、 前記ＮＭＯＳトランジスタ対の接地電極たる多結晶シリ
コン層を導通しないドレインに導通する配線プラグと金
属配線を施す工程と、 第４の絶縁層を堆積する工程を含み、且つこれらの工程
を順次行なうことを特徴とする、請求項３〜９のいずれ
かに記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19628094A JPH0846208A (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19628094A JPH0846208A (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846208A true JPH0846208A (ja) | 1996-02-16 |
Family
ID=16355182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19628094A Pending JPH0846208A (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ、それを用いた半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091519B2 (en) | 1996-02-23 | 2006-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film, semiconductor device and manufacturing method thereof |
-
1994
- 1994-07-29 JP JP19628094A patent/JPH0846208A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091519B2 (en) | 1996-02-23 | 2006-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film, semiconductor device and manufacturing method thereof |
| US7372073B2 (en) | 1996-02-23 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film, semiconductor device and manufacturing method thereof |
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