JPH0846440A - プレディストーション線形化回路 - Google Patents
プレディストーション線形化回路Info
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- JPH0846440A JPH0846440A JP7145901A JP14590195A JPH0846440A JP H0846440 A JPH0846440 A JP H0846440A JP 7145901 A JP7145901 A JP 7145901A JP 14590195 A JP14590195 A JP 14590195A JP H0846440 A JPH0846440 A JP H0846440A
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- H04B1/62—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio
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- H—ELECTRICITY
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Abstract
(57)【要約】
【目的】 多数の搬送波を必要とする衛星送信等に使用
される電力増幅器を飽和特性の近くで作動可能とし、そ
の効率及び機能性を改善する。 【構成】 線形化回路の入力端となる入力端子と少なく
とも１つが所定の歪み特性を有する第１及び第２平行ス
テージにそれぞれ信号を与える第１及び第２出力端子と
を備える分割回路（ＤＩＶ）と、第１及び第２入力端子
で第１及び第２ステージから提供される信号を受け取
り、線形化回路の出力端となる合成出力端子を有する合
成回路（ＣＯＭ）とを備えるプレディストーション線形
化回路において、前記第１及び第２のステージがそれぞ
れ大きさの異なる第１トランジスタ（Ｔ１）及び第２ト
ランジスタ（Ｔ２）を備え、これらのトランジスタにお
ける非線形特性の相違に基づき、線形化回路の同じ入力
電圧に対して第１ステージが第２ステージよりも高い非
線形特性を示すことを特徴とするプレディストーション
線形化回路。
される電力増幅器を飽和特性の近くで作動可能とし、そ
の効率及び機能性を改善する。 【構成】 線形化回路の入力端となる入力端子と少なく
とも１つが所定の歪み特性を有する第１及び第２平行ス
テージにそれぞれ信号を与える第１及び第２出力端子と
を備える分割回路（ＤＩＶ）と、第１及び第２入力端子
で第１及び第２ステージから提供される信号を受け取
り、線形化回路の出力端となる合成出力端子を有する合
成回路（ＣＯＭ）とを備えるプレディストーション線形
化回路において、前記第１及び第２のステージがそれぞ
れ大きさの異なる第１トランジスタ（Ｔ１）及び第２ト
ランジスタ（Ｔ２）を備え、これらのトランジスタにお
ける非線形特性の相違に基づき、線形化回路の同じ入力
電圧に対して第１ステージが第２ステージよりも高い非
線形特性を示すことを特徴とするプレディストーション
線形化回路。
Description
【０００１】
【産業上の利用分野】本発明は、プレディストーション
線形化回路に関するものであり、線形化回路の入力端子
となる入力端子及びそれぞれ第１及び第２平行ステージ
への出力のための第１及び第２出力端子を備えこれらス
テージの少なくとも一方が所定の歪み特性を有する分割
回路と、前記第１及び第２ステージから送られる信号を
各々受け取る第１及び第２入力端子並びに線形化回路の
出力端子となる合成出力端子を備える合成回路とを備え
るプレディストーション線形化回路に関するものであ
る。
線形化回路に関するものであり、線形化回路の入力端子
となる入力端子及びそれぞれ第１及び第２平行ステージ
への出力のための第１及び第２出力端子を備えこれらス
テージの少なくとも一方が所定の歪み特性を有する分割
回路と、前記第１及び第２ステージから送られる信号を
各々受け取る第１及び第２入力端子並びに線形化回路の
出力端子となる合成出力端子を備える合成回路とを備え
るプレディストーション線形化回路に関するものであ
る。
【０００２】
【従来の技術及びその問題点】このような回路はブリッ
ジ型の回路として既に知られており、適応性が大きく、
高歪み状態での回路の作動を避けることができる。
ジ型の回路として既に知られており、適応性が大きく、
高歪み状態での回路の作動を避けることができる。
【０００３】単純なブリッジ回路においては、信号を電
力分割器を用いて互いに位相が９０度又は１８０度異な
る２つの成分に分割する。その後、信号の一方は第１ス
テージを構成する線形分岐路によって処理され、他方の
信号は第２ステージを構成する非線形分岐路によって処
理される。信号の位相及び振幅は線形分岐路においては
変化しない。しかし、位相及び振幅は非線形回路におい
ては変化する。２つの信号はその後、合成回路におい
て、例えば減衰器及び位相シフト回路により得られる、
適切な振幅及び位相に組み合わされる。該合成回路は、
通常は入力信号の分割に使用する回路と同じタイプであ
る。処理された結果、線形化回路の入力信号は利得の伸
び及び位相遅れ又は位相進みを持つことができ、線形化
されるべき送信機の利得及び位相の変化を補うことがで
きる。
力分割器を用いて互いに位相が９０度又は１８０度異な
る２つの成分に分割する。その後、信号の一方は第１ス
テージを構成する線形分岐路によって処理され、他方の
信号は第２ステージを構成する非線形分岐路によって処
理される。信号の位相及び振幅は線形分岐路においては
変化しない。しかし、位相及び振幅は非線形回路におい
ては変化する。２つの信号はその後、合成回路におい
て、例えば減衰器及び位相シフト回路により得られる、
適切な振幅及び位相に組み合わされる。該合成回路は、
通常は入力信号の分割に使用する回路と同じタイプであ
る。処理された結果、線形化回路の入力信号は利得の伸
び及び位相遅れ又は位相進みを持つことができ、線形化
されるべき送信機の利得及び位相の変化を補うことがで
きる。
【０００４】このようなプレディストーション線形化回
路は特に複数の搬送波を必要とする衛星送信に使用する
ことができる。本発明の目的は、このような送信に使用
される電力増幅器を飽和特性の近くで作動させることを
可能とし、その効率及び機能性を改善することにある。
このような考え方は、例えばフィルターを伴った１／４
位相シフトキーイング（ＱＰＳＫ）即ち９０度位相シフ
トのような、非連続的（non-constant)包絡線を伴う信
号を増幅する送信機にも同様に適用できる。
路は特に複数の搬送波を必要とする衛星送信に使用する
ことができる。本発明の目的は、このような送信に使用
される電力増幅器を飽和特性の近くで作動させることを
可能とし、その効率及び機能性を改善することにある。
このような考え方は、例えばフィルターを伴った１／４
位相シフトキーイング（ＱＰＳＫ）即ち９０度位相シフ
トのような、非連続的（non-constant)包絡線を伴う信
号を増幅する送信機にも同様に適用できる。
【０００５】プレディストーション線形化回路は、その
効率、単純さ、低損失のため、また出力信号の減衰を生
じない点から他のタイプの線形化回路に優先して使用さ
れる。
効率、単純さ、低損失のため、また出力信号の減衰を生
じない点から他のタイプの線形化回路に優先して使用さ
れる。
【０００６】また、プレディストーション線形化回路
は、線形性を増加させ同時に異なる増幅ユニット間に要
求される位相及び利得のトラッキングを減少させるため
に、分散型アンテナシステム（アレイアンテナ、マルチ
ポートシステム等）においても利用できる。
は、線形性を増加させ同時に異なる増幅ユニット間に要
求される位相及び利得のトラッキングを減少させるため
に、分散型アンテナシステム（アレイアンテナ、マルチ
ポートシステム等）においても利用できる。
【０００７】プレディストーション線形化回路は、一般
的には通信チャネルの増幅器と進行波管の増幅器との間
に配置されるか、或いは、集積化された電力増幅器に直
接集積化して増幅器のモジュールとする。その機能は、
歪みを補償するために、送信機の振幅及び位相特性を補
うような振幅及び位相特性を提供することにある。
的には通信チャネルの増幅器と進行波管の増幅器との間
に配置されるか、或いは、集積化された電力増幅器に直
接集積化して増幅器のモジュールとする。その機能は、
歪みを補償するために、送信機の振幅及び位相特性を補
うような振幅及び位相特性を提供することにある。
【０００８】この線形化回路によって達成される結果
は、十分な線形性を維持しつつ、送信機を飽和領域にか
なり近いところで作動させることができるということで
ある。
は、十分な線形性を維持しつつ、送信機を飽和領域にか
なり近いところで作動させることができるということで
ある。
【０００９】
【発明が解決しようとする課題】ブリッジ回路型の従来
の線形化回路は一般に単なる接続、位相シフト回路、及
び／又は、可変減衰器若しくは増幅器により構成される
線形性分岐路を備える。非線形性分岐路は、ＰＩＮダイ
オード又はショットキーダイオード又はシングルゲート
若しくはダブルゲートのＭＥＳＦＥＴタイプの電解効果
トランジスタのような、歪みを導入する素子を備える。
の線形化回路は一般に単なる接続、位相シフト回路、及
び／又は、可変減衰器若しくは増幅器により構成される
線形性分岐路を備える。非線形性分岐路は、ＰＩＮダイ
オード又はショットキーダイオード又はシングルゲート
若しくはダブルゲートのＭＥＳＦＥＴタイプの電解効果
トランジスタのような、歪みを導入する素子を備える。
【００１０】線形化回路の重要なパラメータの１つは、
ブリッジの振幅比、即ち、２つの分岐路の出力信号の比
である。理想的には、この比はできるだけ０dBに近い方
がよい。
ブリッジの振幅比、即ち、２つの分岐路の出力信号の比
である。理想的には、この比はできるだけ０dBに近い方
がよい。
【００１１】
【課題を解決するための手段】本発明は、構造が単純で
あり、信号の減衰を招くことなくブリッジの振幅比を安
定に維持できるプレディストーション線形化回路に関す
る。
あり、信号の減衰を招くことなくブリッジの振幅比を安
定に維持できるプレディストーション線形化回路に関す
る。
【００１２】本発明の基本は、異なる非線形特性を持つ
トランジスタの特性を２つの分岐路に用いるということ
にある。特に本発明は、マイクロ波モノリシック集積回
路（ＭＭＩＣ）に異なる大きさのＭＥＳＦＥＴを作るこ
とができるということに基づいている。
トランジスタの特性を２つの分岐路に用いるということ
にある。特に本発明は、マイクロ波モノリシック集積回
路（ＭＭＩＣ）に異なる大きさのＭＥＳＦＥＴを作るこ
とができるということに基づいている。
【００１３】本発明に係る線形化回路は、第１及び第２
ステージがそれぞれ大きさのことなる第１及び第２トラ
ンジスタを備えている。それぞれの大きさが異なるため
トランジスタの非線形特性は異なり、線形化回路の入力
端子おける同じ電圧に対して第１ステージは第２ステー
ジよりも大きな非線形特性を示す。
ステージがそれぞれ大きさのことなる第１及び第２トラ
ンジスタを備えている。それぞれの大きさが異なるため
トランジスタの非線形特性は異なり、線形化回路の入力
端子おける同じ電圧に対して第１ステージは第２ステー
ジよりも大きな非線形特性を示す。
【００１４】望ましい実施例においては、第１及び第２
トランジスタは電解効果トランジスタ、特にＭＥＳＦＥ
Ｔタイプの電解効果トランジスタでありそれぞれ第１及
び第２ゲートを備え、その幅は、１以外の所定の比であ
り、例えば、２から１０の範囲であり、好ましくは４で
ある。好ましくは、前記ＭＥＳＦＥＴのそれぞれは、分
離したゲートバイアス及びドレインバイアスを持ってお
り、従って、それらの歪み特性をより正確に調整するこ
とができる。
トランジスタは電解効果トランジスタ、特にＭＥＳＦＥ
Ｔタイプの電解効果トランジスタでありそれぞれ第１及
び第２ゲートを備え、その幅は、１以外の所定の比であ
り、例えば、２から１０の範囲であり、好ましくは４で
ある。好ましくは、前記ＭＥＳＦＥＴのそれぞれは、分
離したゲートバイアス及びドレインバイアスを持ってお
り、従って、それらの歪み特性をより正確に調整するこ
とができる。
【００１５】分割回路及び合成回路が１００Ωの公称イ
ンピーダンスを有していれば、有利である。このため
に、分割回路及び合成回路は、直列の分岐路を持つこと
ができ、該分岐路は、分割回路の出力端及び合成回路の
入力端を構成するように連続して直列に備えられた第
１、第２及び第３のコンデンサと、第１端子を第２コン
デンサの第１端子に接続された第１インダクタと、第１
端子を第２コンデンサの第２端子に接続された第２イン
ダクタと、第１インダクタ及び第２インダクタの各第２
端子間に接続された第４コンデンサと第２コンデンサの
第２端子及び一般には接地されている電源端子の間に接
続された抵抗とを備えている。第１インダクタの第２端
子は、分割回路の入力端及び合成回路の出力端を構成す
る。
ンピーダンスを有していれば、有利である。このため
に、分割回路及び合成回路は、直列の分岐路を持つこと
ができ、該分岐路は、分割回路の出力端及び合成回路の
入力端を構成するように連続して直列に備えられた第
１、第２及び第３のコンデンサと、第１端子を第２コン
デンサの第１端子に接続された第１インダクタと、第１
端子を第２コンデンサの第２端子に接続された第２イン
ダクタと、第１インダクタ及び第２インダクタの各第２
端子間に接続された第４コンデンサと第２コンデンサの
第２端子及び一般には接地されている電源端子の間に接
続された抵抗とを備えている。第１インダクタの第２端
子は、分割回路の入力端及び合成回路の出力端を構成す
る。
【００１６】第１ステージは例えば遅延回路のような位
相シフト手段を有していてもよい。分割回路、合成回
路、第１及び第２ステージは、好ましくはＭＭＩＣ技術
の第１回路基盤上に配置され、遅延回路はＭＩＣ技術
（マイクロ波集積回路）の第２回路基盤上に配置され
る。
相シフト手段を有していてもよい。分割回路、合成回
路、第１及び第２ステージは、好ましくはＭＭＩＣ技術
の第１回路基盤上に配置され、遅延回路はＭＩＣ技術
（マイクロ波集積回路）の第２回路基盤上に配置され
る。
【００１７】
【実施例】図１に示す従来技術における歪み線形化回路
は、単純なブリッジタイプである。この場合、入力信号
Ｖｉは分割回路ＤＩＶによって位相が９０度若しくは１
８０度異なる２つの信号に分割される。これらの信号の
うちの１つは非線形回路である第１分岐路Ｂ１のステー
ジで処理され、他方の信号は線形回路である第２分岐路
を構成する第２のステージによって処理される。線形回
路においては、信号の振幅及び位相は変調されない。非
線形回路においては、信号の振幅及び位相は変調され
る。その後、Ｖ１、Ｖ２で示す２つの回路の２つの出力
信号は所望の振幅及び位相で合成回路ＣＯＭに送られ
る。合成回路ＣＯＭは一般的には、分割回路ＤＩＶと同
じであるが入出力信号の取り扱いが逆となる。第１分岐
路Ｂ１は位相シフト回路ＤＥＰＨ（及び可能であれば減
衰器）を備え、信号ｖ１について所望の振幅及び位相を
得ることができる。送信機の入力として適用される歪み
線形化回路の出力信号Ｖ０は、歪みを補償するように送
信機の利得特性及び位相特性と相補的な利得特性及び位
相特性を有する。
は、単純なブリッジタイプである。この場合、入力信号
Ｖｉは分割回路ＤＩＶによって位相が９０度若しくは１
８０度異なる２つの信号に分割される。これらの信号の
うちの１つは非線形回路である第１分岐路Ｂ１のステー
ジで処理され、他方の信号は線形回路である第２分岐路
を構成する第２のステージによって処理される。線形回
路においては、信号の振幅及び位相は変調されない。非
線形回路においては、信号の振幅及び位相は変調され
る。その後、Ｖ１、Ｖ２で示す２つの回路の２つの出力
信号は所望の振幅及び位相で合成回路ＣＯＭに送られ
る。合成回路ＣＯＭは一般的には、分割回路ＤＩＶと同
じであるが入出力信号の取り扱いが逆となる。第１分岐
路Ｂ１は位相シフト回路ＤＥＰＨ（及び可能であれば減
衰器）を備え、信号ｖ１について所望の振幅及び位相を
得ることができる。送信機の入力として適用される歪み
線形化回路の出力信号Ｖ０は、歪みを補償するように送
信機の利得特性及び位相特性と相補的な利得特性及び位
相特性を有する。
【００１８】歪みに対するこのような補償は図２におい
て示され、ベクトルＶ２は線形分岐路Ｂ２の出力端にお
いてその振幅が２倍され、非線形分岐路Ｂ１の出力端の
ベクトルＶ１は例えば３０度の進相で与えられるととも
に、非線形特性による通信レベルの圧縮のために振幅に
例えば１．５のような２未満の係数を掛けて出力され
る。信号Ｖ１、Ｖ２の位相及び振幅が正確に調整された
場合は、ブリッジ回路の出力信号Ｖ０を表すベクトルは
位相進み及び振幅の増加（レベルの拡大）が得られる。
ここで重要なことは、線形化の能率の点からは、線形分
岐路及び非線形分岐路の出力における線形ベクトル及び
非線形ベクトルの振幅、即ち信号Ｖ１及びＶ２の振幅
は、上述のように近似した程度にすべき点である。２つ
の信号の振幅比、いわゆるブリッジの振幅比は、一般的
には０dBから−４dBの範囲とされる。
て示され、ベクトルＶ２は線形分岐路Ｂ２の出力端にお
いてその振幅が２倍され、非線形分岐路Ｂ１の出力端の
ベクトルＶ１は例えば３０度の進相で与えられるととも
に、非線形特性による通信レベルの圧縮のために振幅に
例えば１．５のような２未満の係数を掛けて出力され
る。信号Ｖ１、Ｖ２の位相及び振幅が正確に調整された
場合は、ブリッジ回路の出力信号Ｖ０を表すベクトルは
位相進み及び振幅の増加（レベルの拡大）が得られる。
ここで重要なことは、線形化の能率の点からは、線形分
岐路及び非線形分岐路の出力における線形ベクトル及び
非線形ベクトルの振幅、即ち信号Ｖ１及びＶ２の振幅
は、上述のように近似した程度にすべき点である。２つ
の信号の振幅比、いわゆるブリッジの振幅比は、一般的
には０dBから−４dBの範囲とされる。
【００１９】図４において、本発明に係る線形回路は、
分割回路ＤＩＶ及び合成回路ＣＯＭを備える図１に示す
ような一般的なタイプのものである。ここで、分割回路
ＤＩＶ及び合成回路ＣＯＭは、図３に示される公知のタ
イプのものであってもよく、同様に本明細書において後
述されるような公称インピーダンス１００Ωに対応する
タイプのものであってもよい。
分割回路ＤＩＶ及び合成回路ＣＯＭを備える図１に示す
ような一般的なタイプのものである。ここで、分割回路
ＤＩＶ及び合成回路ＣＯＭは、図３に示される公知のタ
イプのものであってもよく、同様に本明細書において後
述されるような公称インピーダンス１００Ωに対応する
タイプのものであってもよい。
【００２０】２つの分岐路Ｂ１及びＢ２はそれぞれＭＥ
ＳＦＥＴタイプの電解効果トランジスタＴ１及びＴ２を
備え、ソースホロワとして接続されている。トランジス
タＴ１及びＴ２のゲートＧはそれぞれ直列インダクタＬ
３及びＬ９を介して分割回路ＤＩＶの出力端に接続され
ており、ドレインＤはそれぞれのインダクタＬ６及びＬ
１２を介して合成回路ＣＯＭのそれぞれの入力端に接続
されている。各々のトランジスタＴ１及びＴ２はゲート
バイアス回路を備えている。即ち、分岐路Ｂ１用のゲー
ト端子電圧ＶＧ１を調整するために直列インダクタＬ４
及びアースへの分路コンデンサＣ４が接続され、分岐路
Ｂ２用のゲート端子電圧ＶＧ２を調整するために直列イ
ンダクタＬ１０及びアースへの分路コンデンサＣ１２が
接続されている。同様に、トランジスタＴ１及びＴ２の
ドレインに対するバイアスのために同じ様な回路が設け
られている。即ち、分岐路Ｂ１のトランジスタＴ１のド
レイン端子電圧ＶＤ１を調節するためにインダクタＬ５
及びコンデンサＣ６が接続され、分岐路Ｂ２のトランジ
スタＴ２のドレイン端子電圧ＶＤ２を調節するためにイ
ンダクタＬ５及びコンデンサＣ６が接続されている。さ
らに、抵抗及びコンデンサがドレイン、ゲート間のフィ
ードバックのために直列に接続されている。即ち、トラ
ンジスタＴ１のためにＲ２及びＣ５が接続され、トラン
ジスタＴ２のためにＲ４及びＣ１３が接続されている。
ＳＦＥＴタイプの電解効果トランジスタＴ１及びＴ２を
備え、ソースホロワとして接続されている。トランジス
タＴ１及びＴ２のゲートＧはそれぞれ直列インダクタＬ
３及びＬ９を介して分割回路ＤＩＶの出力端に接続され
ており、ドレインＤはそれぞれのインダクタＬ６及びＬ
１２を介して合成回路ＣＯＭのそれぞれの入力端に接続
されている。各々のトランジスタＴ１及びＴ２はゲート
バイアス回路を備えている。即ち、分岐路Ｂ１用のゲー
ト端子電圧ＶＧ１を調整するために直列インダクタＬ４
及びアースへの分路コンデンサＣ４が接続され、分岐路
Ｂ２用のゲート端子電圧ＶＧ２を調整するために直列イ
ンダクタＬ１０及びアースへの分路コンデンサＣ１２が
接続されている。同様に、トランジスタＴ１及びＴ２の
ドレインに対するバイアスのために同じ様な回路が設け
られている。即ち、分岐路Ｂ１のトランジスタＴ１のド
レイン端子電圧ＶＤ１を調節するためにインダクタＬ５
及びコンデンサＣ６が接続され、分岐路Ｂ２のトランジ
スタＴ２のドレイン端子電圧ＶＤ２を調節するためにイ
ンダクタＬ５及びコンデンサＣ６が接続されている。さ
らに、抵抗及びコンデンサがドレイン、ゲート間のフィ
ードバックのために直列に接続されている。即ち、トラ
ンジスタＴ１のためにＲ２及びＣ５が接続され、トラン
ジスタＴ２のためにＲ４及びＣ１３が接続されている。
【００２１】トランジスタＴ１とＴ２はゲートの幅が異
なるＭＥＳＦＥＴであり、ゲートの幅は非線形分岐路Ｂ
１のトランジスタＴ１の方が小さい。
なるＭＥＳＦＥＴであり、ゲートの幅は非線形分岐路Ｂ
１のトランジスタＴ１の方が小さい。
【００２２】本発明は、マイクロ波モノリシックＩＣ技
術により可能とされる技術、即ち、個々の素子（トラン
ジスタ、インダクタ、コンデンサ、抵抗等）を必要な大
きさにする技術の１つを使用している。
術により可能とされる技術、即ち、個々の素子（トラン
ジスタ、インダクタ、コンデンサ、抵抗等）を必要な大
きさにする技術の１つを使用している。
【００２３】ＭＥＳＦＥＴの場合、この大きさ決めは、
ゲートの幅ＧWの決定によって行われる。ＭＥＳＦＥＴ
においては、出力電力Ｐ0は線形方程式 Ｐ0＝ＫＧW によってゲートの幅ＧW（mm単位で表現）と直接関連付
けられる。
ゲートの幅ＧWの決定によって行われる。ＭＥＳＦＥＴ
においては、出力電力Ｐ0は線形方程式 Ｐ0＝ＫＧW によってゲートの幅ＧW（mm単位で表現）と直接関連付
けられる。
【００２４】定数Ｋ（Ｗ／mm単位）は電力密度であり、
その値は適用するマイクロ波モノリシックＩＣ（ＭＭＩ
Ｃ）技術によって決まる。またＫの値は操作する周波数
の関数としてはほとんど変化しない。Ｋの値は１０ＧＨ
ｚ周辺の電力ＭＭＩＣ技法に対しては実質的に０．５Ｗ
／mmであり、低ノイズの方法又は一般的使用方法に対し
ては０．２Ｗ／mm若しくはそれ以下の値となる。
その値は適用するマイクロ波モノリシックＩＣ（ＭＭＩ
Ｃ）技術によって決まる。またＫの値は操作する周波数
の関数としてはほとんど変化しない。Ｋの値は１０ＧＨ
ｚ周辺の電力ＭＭＩＣ技法に対しては実質的に０．５Ｗ
／mmであり、低ノイズの方法又は一般的使用方法に対し
ては０．２Ｗ／mm若しくはそれ以下の値となる。
【００２５】本発明に係るプレディストーションブリッ
ジ回路においては、大きさの異なるトランジスタＴ１及
びＴ２は分岐路Ｂ１及びＢ２において作動し、非線形分
岐路Ｂ１の小さい方のトランジスタＴ１及び線形回路Ｂ
２の大きい方のトランジスタＴ２を使用することによ
り、入力電力値の特定の範囲に対して、トランジスタＴ
２を線形領域で作動させ大きい方のトランジスタＴ１を
非線形領域で作動させることができる。線形領域からの
逸脱が、例えば１dBのような、所定の相対値より小さい
圧縮に相当する場合には、トランジスタは線形領域にあ
るものと見なせる。
ジ回路においては、大きさの異なるトランジスタＴ１及
びＴ２は分岐路Ｂ１及びＢ２において作動し、非線形分
岐路Ｂ１の小さい方のトランジスタＴ１及び線形回路Ｂ
２の大きい方のトランジスタＴ２を使用することによ
り、入力電力値の特定の範囲に対して、トランジスタＴ
２を線形領域で作動させ大きい方のトランジスタＴ１を
非線形領域で作動させることができる。線形領域からの
逸脱が、例えば１dBのような、所定の相対値より小さい
圧縮に相当する場合には、トランジスタは線形領域にあ
るものと見なせる。
【００２６】例えば、トランジスタＴ１のゲート幅Ｇ1
がトランジスタＴ２のゲート幅Ｇ2の４分の１である場
合には、出力電力の出力特性は１dBの圧縮を示し、トラ
ンジスタＴ２のそれよりもおよそ６dB低いものとなる。
がトランジスタＴ２のゲート幅Ｇ2の４分の１である場
合には、出力電力の出力特性は１dBの圧縮を示し、トラ
ンジスタＴ２のそれよりもおよそ６dB低いものとなる。
【００２７】ゲート幅の比がさらに大きくなれば、線形
化回路が補償を行うことができる入力電力領域がさらに
広がるが、連続的により多くの電力を消費する回路とな
ってしまう。補償が可能な入力電力は、トランジスタＴ
２の圧縮特性、及びトランジスタＴ１の信頼性を維持で
きる入力電圧の最大値によって制限される。
化回路が補償を行うことができる入力電力領域がさらに
広がるが、連続的により多くの電力を消費する回路とな
ってしまう。補償が可能な入力電力は、トランジスタＴ
２の圧縮特性、及びトランジスタＴ１の信頼性を維持で
きる入力電圧の最大値によって制限される。
【００２８】実際には、Ｇ2／Ｇ1比は２から１０の範囲
であり、好ましい値は４である。
であり、好ましい値は４である。
【００２９】ブリッジ回路の２つの回路それぞれに接続
されているＭＥＳＦＥＴの存在が別の重要な利点をも提
供する。即ち、これらのトランジスタは各々の回路に利
得を与え、ブリッジ回路の増幅比を０dB近くで保ち、線
形化の能率を最大にする。このことは、例えばＰＩＮダ
イオードのような受動素子が歪みを導入するために使用
される従来のブリッジ回路とは異なる。歪みを導入する
回路が減衰をも生み出す場合には、最適の線形化能率を
得るために、この減衰は線形回路にも導入する必要があ
り、結局線形化回路全体の無駄な損失の増加を招く。
されているＭＥＳＦＥＴの存在が別の重要な利点をも提
供する。即ち、これらのトランジスタは各々の回路に利
得を与え、ブリッジ回路の増幅比を０dB近くで保ち、線
形化の能率を最大にする。このことは、例えばＰＩＮダ
イオードのような受動素子が歪みを導入するために使用
される従来のブリッジ回路とは異なる。歪みを導入する
回路が減衰をも生み出す場合には、最適の線形化能率を
得るために、この減衰は線形回路にも導入する必要があ
り、結局線形化回路全体の無駄な損失の増加を招く。
【００３０】線形化回路の重要な特徴は、分割回路及び
合成回路を構成する回路の選択にある。これは、図３に
示すような公称インピーダンスが５０Ωの一般的な回路
を採用することができ、該回路は２つの分岐路を持ち、
それぞれに３つのコンデンサが直列に接続されている。
即ち、第１分岐路用にＣ２１、Ｃ０、Ｃ２２が接続さ
れ、第２分岐路用にＣ２３、Ｃ２０及びＣ２４が接続さ
れている。
合成回路を構成する回路の選択にある。これは、図３に
示すような公称インピーダンスが５０Ωの一般的な回路
を採用することができ、該回路は２つの分岐路を持ち、
それぞれに３つのコンデンサが直列に接続されている。
即ち、第１分岐路用にＣ２１、Ｃ０、Ｃ２２が接続さ
れ、第２分岐路用にＣ２３、Ｃ２０及びＣ２４が接続さ
れている。
【００３１】インダクタＬ２０はコンデンサＣ２１及び
Ｃ０に共通の接続端子と、Ｃ２３及びＣ２０に共通の接
続端子との間に接続される。インダクタＬ２１はコンデ
ンサＣ０及びＣ２２に共通の接続端子と、Ｃ２０及びＣ
２４に共通の接続端子との間に接続されている。さら
に、抵抗Ｒ０がコンデンサＣ０及びＣ２２に共通の接続
端子と、アースとの間に接続されている。コンデンサＣ
２１及びＣ０に共通の接続端子は、分割回路ＤＩＶにお
いては入力端子Ｅを構成し、合成回路ＣＯＭにおいては
出力端子Ｓを構成する。コンデンサＣ２３及びＣ２０に
共通の接続端子は、分割回路ＤＩＶにおいては第１出力
端子Ｓ１を構成し、合成回路ＣＯＭにおいては第１入力
端子Ｅ１を構成する。同様に、コンデンサＣ２０及びＣ
２４に共通の接続端子は、分割回路ＤＩＶにおいては第
２出力端子Ｓ２を構成し、合成回路ＣＯＭにおいては第
２入力端子Ｅ２を構成する。
Ｃ０に共通の接続端子と、Ｃ２３及びＣ２０に共通の接
続端子との間に接続される。インダクタＬ２１はコンデ
ンサＣ０及びＣ２２に共通の接続端子と、Ｃ２０及びＣ
２４に共通の接続端子との間に接続されている。さら
に、抵抗Ｒ０がコンデンサＣ０及びＣ２２に共通の接続
端子と、アースとの間に接続されている。コンデンサＣ
２１及びＣ０に共通の接続端子は、分割回路ＤＩＶにお
いては入力端子Ｅを構成し、合成回路ＣＯＭにおいては
出力端子Ｓを構成する。コンデンサＣ２３及びＣ２０に
共通の接続端子は、分割回路ＤＩＶにおいては第１出力
端子Ｓ１を構成し、合成回路ＣＯＭにおいては第１入力
端子Ｅ１を構成する。同様に、コンデンサＣ２０及びＣ
２４に共通の接続端子は、分割回路ＤＩＶにおいては第
２出力端子Ｓ２を構成し、合成回路ＣＯＭにおいては第
２入力端子Ｅ２を構成する。
【００３２】ここで例として、 Ｃ２１＝Ｃ２２＝Ｃ２３＝Ｃ２４＝０．１ｐＦ Ｃ０＝Ｃ２０＝２Ｃ２１ Ｌ２０＝Ｌ２１＝０．４５ｎＨ とした。
【００３３】図４に示す本発明の好ましい実施例におい
ては、分割回路ＤＩＶ及び合成回路ＣＯＭの公称インピ
ーダンスは１００Ωとする。これにより必要なコンデン
サの数を約半分にすることができる。さらに、分割回路
ＤＩＶの２つの出力端子又は合成回路ＣＯＭの２つの入
力端子に隣接するコンデンサは、線形及び非線形の増幅
器の結合回路に埋め込む（配置する）ことができ、これ
により、集積回路ＭＭＩＣに採用されるガリュウムヒソ
の領域を減らすことができる。
ては、分割回路ＤＩＶ及び合成回路ＣＯＭの公称インピ
ーダンスは１００Ωとする。これにより必要なコンデン
サの数を約半分にすることができる。さらに、分割回路
ＤＩＶの２つの出力端子又は合成回路ＣＯＭの２つの入
力端子に隣接するコンデンサは、線形及び非線形の増幅
器の結合回路に埋め込む（配置する）ことができ、これ
により、集積回路ＭＭＩＣに採用されるガリュウムヒソ
の領域を減らすことができる。
【００３４】図４に示すように、分割回路ＤＩＶはイン
ダクタＬ１及びコンデンサＣ１に共通の接続端子である
入力端子Ｅを備える。コンデンサＣ１の他端は、一端が
接地されている５０Ωの抵抗の端子に接続され、且つイ
ンダクタＬ２の第１端子に接続される。コンデンサＣ２
はインダクタＬ１及びＬ２の第２端子に接続されてい
る。コンデンサＣ３及びＣ１０は、前者がインダクタＬ
１の第１端子及びＬ３の間に接続され、後者がインダク
タＬ２の第２端子及びＬ９の間に接続されている。合成
回路ＣＯＭは同様に構成され、コンデンサＣ１、Ｃ２、
Ｃ３及びＣ１０がそれぞれコンデンサＣ９、Ｃ８、Ｃ７
及びＣ１６に置き換わり、インダクタＬ１及びＬ２がそ
れぞれインダクタＬ７及びＬ８に置き換わり、抵抗Ｒ１
が抵抗Ｒ３に置き換わる。
ダクタＬ１及びコンデンサＣ１に共通の接続端子である
入力端子Ｅを備える。コンデンサＣ１の他端は、一端が
接地されている５０Ωの抵抗の端子に接続され、且つイ
ンダクタＬ２の第１端子に接続される。コンデンサＣ２
はインダクタＬ１及びＬ２の第２端子に接続されてい
る。コンデンサＣ３及びＣ１０は、前者がインダクタＬ
１の第１端子及びＬ３の間に接続され、後者がインダク
タＬ２の第２端子及びＬ９の間に接続されている。合成
回路ＣＯＭは同様に構成され、コンデンサＣ１、Ｃ２、
Ｃ３及びＣ１０がそれぞれコンデンサＣ９、Ｃ８、Ｃ７
及びＣ１６に置き換わり、インダクタＬ１及びＬ２がそ
れぞれインダクタＬ７及びＬ８に置き換わり、抵抗Ｒ１
が抵抗Ｒ３に置き換わる。
【００３５】回路は外部のディレイラインＬＲに接続す
るための２つの端子Ｘ１及びＸ２を備えており、これら
の端子はコンデンサＣ７及びＣ８の間に挿入される。
るための２つの端子Ｘ１及びＸ２を備えており、これら
の端子はコンデンサＣ７及びＣ８の間に挿入される。
【００３６】ここで例として、 Ｃ３＝Ｃ２＝Ｃ６＝Ｃ７＝Ｃ８＝Ｃ１６＝０．１２５ｐ
Ｆ Ｃ１＝Ｃ９＝０．２５ｐＦ Ｌ１＝Ｌ２＝Ｌ７＝Ｌ８＝０．６３ｎＨ Ｒ１＝Ｒ２＝５０Ω とした。
Ｆ Ｃ１＝Ｃ９＝０．２５ｐＦ Ｌ１＝Ｌ２＝Ｌ７＝Ｌ８＝０．６３ｎＨ Ｒ１＝Ｒ２＝５０Ω とした。
【００３７】本発明によれば、位相は、分割回路ＤＩＶ
及び合成回路ＣＯＭの公称インピーダンスに相当する１
００Ωの公称インピーダンスを伴うディレイラインＬＲ
の手段により非線形分岐路Ｂ１においてセットされる。
所望の異なる線形化特性に適合可能とすべく、ディレイ
ラインＬＲは、望ましくは線形化回路を含むＭＭＩＣチ
ップ上には配置されず、図５に示すように、その外部で
あってモジュールを形成するチップ１組み立て用のアル
ミナ基盤２上に配置される。線の長さは導電連結線３に
よって直列に接続されるユニット接続端子５の数の変化
に合わせて変更される。
及び合成回路ＣＯＭの公称インピーダンスに相当する１
００Ωの公称インピーダンスを伴うディレイラインＬＲ
の手段により非線形分岐路Ｂ１においてセットされる。
所望の異なる線形化特性に適合可能とすべく、ディレイ
ラインＬＲは、望ましくは線形化回路を含むＭＭＩＣチ
ップ上には配置されず、図５に示すように、その外部で
あってモジュールを形成するチップ１組み立て用のアル
ミナ基盤２上に配置される。線の長さは導電連結線３に
よって直列に接続されるユニット接続端子５の数の変化
に合わせて変更される。
【００３８】注意すべきことは、先に少し述べた線形化
動作を得るためには、非線形ベクトルＶ１の振幅の減衰
を許容し、従ってブリッジの振幅比の増加を許容するよ
うな仕様にできることである。この減衰は、例えば図５
の円で示すような基本接続端子５の端子の間に薄膜抵抗
素子６を使用することによって得られる。
動作を得るためには、非線形ベクトルＶ１の振幅の減衰
を許容し、従ってブリッジの振幅比の増加を許容するよ
うな仕様にできることである。この減衰は、例えば図５
の円で示すような基本接続端子５の端子の間に薄膜抵抗
素子６を使用することによって得られる。
【００３９】ディレイラインＬＲを使用することによっ
て、従来の位相シフト回路の使用に伴うブリッジの複雑
さの増加を避けることができる。
て、従来の位相シフト回路の使用に伴うブリッジの複雑
さの増加を避けることができる。
【００４０】本発明は、特にトムソンのＬＮ−５プロセ
スを使用したＭＭＩＣ技術におけるプレディストーショ
ン線形化回路を提供するために適用することができる。
このプロセスは、０．５μの特徴的ゲート長を有するＭ
ＥＳＦＥＴプロセスである。
スを使用したＭＭＩＣ技術におけるプレディストーショ
ン線形化回路を提供するために適用することができる。
このプロセスは、０．５μの特徴的ゲート長を有するＭ
ＥＳＦＥＴプロセスである。
【００４１】トランジスタＴ２は４つのフィンガーを持
っておりそのそれぞれは１５０μの長さで全ゲート幅で
は６００μとなる。小さい方のトランジスタＴ１は７５
μの２つのフィンガーを持っており全ゲート幅は１５０
μである。従って、線形分岐路においては、そのパワー
レンジ（非線形分岐路よりも６dB上）に亘って、非線形
分岐路の歪みと同様の歪みを得ることができる。各々の
分岐路の利得は６dB程度であり、最大の線形化効率と線
形化回路全体の損失の減少とのために、ブリッジ比を０
dBに保つことができる。全電力消費量はほぼ２２５mW程
度である。
っておりそのそれぞれは１５０μの長さで全ゲート幅で
は６００μとなる。小さい方のトランジスタＴ１は７５
μの２つのフィンガーを持っており全ゲート幅は１５０
μである。従って、線形分岐路においては、そのパワー
レンジ（非線形分岐路よりも６dB上）に亘って、非線形
分岐路の歪みと同様の歪みを得ることができる。各々の
分岐路の利得は６dB程度であり、最大の線形化効率と線
形化回路全体の損失の減少とのために、ブリッジ比を０
dBに保つことができる。全電力消費量はほぼ２２５mW程
度である。
【００４２】図６から図１０は入力電力を０ｄＢｍから
１５ｄＢｍまで変化させ、ディレイラインＬＲによる遅
延時間を増加させた場合の線形化回路の利得及び位相シ
フトを示したものである。図１１は、図９に対応する場
合、即ち利得の最大拡大が得られる場合において、小信
号の１１ＧＨｚから１４ＧＨｚまでの変化に対する応答
曲線を示したものである。これは、線形分岐路のベクト
ルＶ１と非線形分岐路のベクトルＶ２の振幅がほぼ同じ
であり位相が１８０度異なる場合に対応する。これによ
り図１１に示すように１５ｄＢ付近において応答曲線の
低下が発生する。
１５ｄＢｍまで変化させ、ディレイラインＬＲによる遅
延時間を増加させた場合の線形化回路の利得及び位相シ
フトを示したものである。図１１は、図９に対応する場
合、即ち利得の最大拡大が得られる場合において、小信
号の１１ＧＨｚから１４ＧＨｚまでの変化に対する応答
曲線を示したものである。これは、線形分岐路のベクト
ルＶ１と非線形分岐路のベクトルＶ２の振幅がほぼ同じ
であり位相が１８０度異なる場合に対応する。これによ
り図１１に示すように１５ｄＢ付近において応答曲線の
低下が発生する。
【００４３】図１０は、ほぼ５０度の位相進みを伴った
１１ｄＢ付近での利得の伸び（expansion in gain)を示
している。
１１ｄＢ付近での利得の伸び（expansion in gain)を示
している。
【００４４】図４において示される構成においては、ト
ランジスタＴ１及びＴ２のゲート及びドレインを分離し
てバイアスすることができる。これにより線形化回路の
補助調整を行うことができる。明らかに、このような調
整が必要とされない場合には、トランジスタＴ１及びＴ
２はあらかじめ決められた固定バイアス電圧によってバ
イアスすることができる。
ランジスタＴ１及びＴ２のゲート及びドレインを分離し
てバイアスすることができる。これにより線形化回路の
補助調整を行うことができる。明らかに、このような調
整が必要とされない場合には、トランジスタＴ１及びＴ
２はあらかじめ決められた固定バイアス電圧によってバ
イアスすることができる。
【００４５】図１２及び図１３は、トランジスタＴ１及
びＴ２のドレイン電圧（ＶＤ１、ＶＤ２）及びゲート電
圧（ＶＧ１、ＶＧ２）の調整を分離して行った場合に得
られる特性の変化を示したものである。特に、利得の伸
びを維持したままで位相遅れ又は位相進みを得ることが
できる。
びＴ２のドレイン電圧（ＶＤ１、ＶＤ２）及びゲート電
圧（ＶＧ１、ＶＧ２）の調整を分離して行った場合に得
られる特性の変化を示したものである。特に、利得の伸
びを維持したままで位相遅れ又は位相進みを得ることが
できる。
【図１】従来技術における２つの分岐路を持つブリッジ
タイプのプレディストーション線形化回路のブロック線
図である。
タイプのプレディストーション線形化回路のブロック線
図である。
【図２】図１に示される線形化回路の動作を説明したも
のである。
のである。
【図３】従来の公称インピーダンスが５０Ωである分割
回路又は合成回路のブロック線図である。
回路又は合成回路のブロック線図である。
【図４】本発明のプレディストーション回路の望ましい
実施例を示したものである。
実施例を示したものである。
【図５】図４に示す回路を２つの基盤にしたものであ
る。
る。
【図６】０度の位相シフトに相当するようにディレイラ
インを調整した場合における図４に示される回路の非線
形特性を示したものである。
インを調整した場合における図４に示される回路の非線
形特性を示したものである。
【図７】１０度の位相シフトに相当するようにディレイ
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
【図８】２０度の位相シフトに相当するようにディレイ
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
【図９】３０度の位相シフトに相当するようにディレイ
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
ラインを調整した場合における図４に示される回路の非
線形特性を示したものである。
【図１０】４０度の位相シフトに相当するようにディレ
イラインを調整した場合における図４に示される回路の
非線形特性を示したものである。
イラインを調整した場合における図４に示される回路の
非線形特性を示したものである。
【図１１】図９に示す場合に相当するものであり小信号
を１１ＧＨｚから１４ＧＨｚにした応答曲線の特性を示
したものである。
を１１ＧＨｚから１４ＧＨｚにした応答曲線の特性を示
したものである。
【図１２】図４の回路のゲート電圧及びドレイン電圧と
してＶＤ１及びＶＤ２に対しては１．５Ｖから３．５
Ｖ、ＶＧ１及びＶＧ２に対しては−０．５Ｖから−１．
５Ｖの間の値を与えた場合の調整性を示す曲線である。
してＶＤ１及びＶＤ２に対しては１．５Ｖから３．５
Ｖ、ＶＧ１及びＶＧ２に対しては−０．５Ｖから−１．
５Ｖの間の値を与えた場合の調整性を示す曲線である。
【図１３】図４の回路のゲート電圧及びドレイン電圧と
してＶＤ１及びＶＤ２に対しては１．５Ｖから３．５
Ｖ、ＶＧ１及びＶＧ２に対しては−０．５Ｖから−１．
５Ｖの間の値を与えた場合の調整性を示す曲線である。
してＶＤ１及びＶＤ２に対しては１．５Ｖから３．５
Ｖ、ＶＧ１及びＶＧ２に対しては−０．５Ｖから−１．
５Ｖの間の値を与えた場合の調整性を示す曲線である。
ＤＩＶ 分割回路 ＣＯＭ 合成回路 Ｂ１ 第１ステージ Ｂ２ 第２ステージ ＤＥＰＨ 位相シフト回路 ＡＴＴ 減衰器 ＬＲ ディレイライン Ｔ１、Ｔ２ トランジスタ
Claims (10)
- 【請求項１】 線形化回路の入力端となる入力端子と少
なくとも１方が所定の歪み特性を有する第１及び第２平
行ステージにそれぞれ信号を与える第１及び第２出力端
子とを備える分割回路と、第１及び第２入力端子で前記
第１及び第２ステージから提供される信号を受け取り、
線形化回路の出力端となる合成出力端子を有する合成回
路とを備えるプレディストーション線形化回路におい
て、 前記第１及び第２のステージがそれぞれ大きさの異なる
第１トランジスタ（Ｔ１）及び第２トランジスタ（Ｔ
２）を備え、これらのトランジスタにおける非線形特性
の相違に基づき、線形化回路の同じ入力電圧に対して第
１ステージが第２ステージよりも高い非線形特性を示す
ことを特徴とするプレディストーション線形化回路。 - 【請求項２】 第１トランジスタ（Ｔ１）及び第２トラ
ンジスタ（Ｔ２）が第１及び第２ゲートを有する電解効
果トランジスタであり、該ゲートの幅（Ｇ１、Ｇ２）の
比が１以外の所定の値であることを特徴とする請求項１
記載の回路。 - 【請求項３】 前記電解効果トランジスタがＭＥＳＦＥ
Ｔであることを特徴とする請求項２記載の回路。 - 【請求項４】 前記ＭＥＳＦＥＴ（Ｔ１、Ｔ２）のそれ
ぞれが、ゲートバイアス端子及びドレインバイアス端子
を備えていることを特徴とする請求項３記載の回路。 - 【請求項５】 第２トランジスタ（Ｔ２）及び第１トラ
ンジスタ（Ｔ１）のゲート幅の比が２から１０の範囲で
あり、好ましくは４であることを特徴とする請求項２か
ら４のいずれかに記載の回路。 - 【請求項６】 分割回路（ＤＩＶ）及び合成回路（ＣＯ
Ｍ）の公称インピーダンスが１００Ωであることを特徴
とする請求項１から５のいずれかに記載の回路。 - 【請求項７】 前記分割回路（ＤＩＶ）及び合成回路
（ＣＯＭ）のそれぞれが直列の分岐路を備え、該分岐路
は連続して第１コンデンサ（Ｃ３、Ｃ７）、第２コンデ
ンサ（Ｃ２、Ｃ８）及び第３コンデンサ（Ｃ１０、Ｃ１
６）を直列に備え、分割回路（ＤＩＶ）においては出力
分岐路を形成し合成回路（ＣＯＭ）においては入力分岐
路を形成し、第１インダクタ（Ｌ１、Ｌ７）が第２コン
デンサ（Ｃ２、Ｃ８）の第１端子に接続されている第１
端子を備え、第２インダクタ（Ｌ２、Ｌ８）が第２コン
デンサ（Ｃ２、Ｃ８）の第２端子に接続されている第１
端子を備え、第４コンデンサ（Ｃ１、Ｃ９）が第１（Ｌ
１、Ｌ７）及び第２（Ｌ２、Ｌ８）インダクタの第２端
子の間に接続されており、抵抗（Ｒ１、Ｒ３）が第２イ
ンダクタ（Ｌ２、Ｌ８）の第２端子と電圧源との間に接
続され、第１インダクタ（Ｌ１、Ｌ７）の第２端子が分
割回路（ＤＩＶ）においては入力端子を形成し合成回路
（ＣＯＭ）においては出力端子を形成することを特徴と
する請求項６記載の回路。 - 【請求項８】 前記第１ステージが位相シフト回路を備
えていることを特徴とする請求項１から７のいずれかに
記載の回路。 - 【請求項９】 前記位相シフト回路がディレイラインで
あることを特徴とする請求項８記載の回路。 - 【請求項１０】 分割回路（ＤＩＶ）、合成回路（ＣＯ
Ｍ）、第１ステージ（Ｂ１）及び第２ステージ（Ｂ２）
が第１ＭＭＩＣ基盤（１）上に設けられ、前記ディレイ
ライン（ＬＲ）が第２ＭＩＣ基盤（２）上に設けられて
いることを特徴とする請求項８又は９に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9407179A FR2721156B1 (fr) | 1994-06-13 | 1994-06-13 | Circuit de linéarisation à prédistorsion. |
| FR9407179 | 1994-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846440A true JPH0846440A (ja) | 1996-02-16 |
Family
ID=9464128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7145901A Pending JPH0846440A (ja) | 1994-06-13 | 1995-06-13 | プレディストーション線形化回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568087A (ja) |
| JP (1) | JPH0846440A (ja) |
| CA (1) | CA2151356C (ja) |
| FR (1) | FR2721156B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223960A (ja) * | 1999-02-01 | 2000-08-11 | Fujitsu Ltd | 歪み補償器 |
| US6577177B2 (en) | 1999-04-01 | 2003-06-10 | General Instrument Corporation | Non-linear distortion generator |
| AU770446B2 (en) | 1999-04-01 | 2004-02-19 | General Instrument Corporation | Non-linear distortion generator |
| US6107877A (en) * | 1999-04-09 | 2000-08-22 | General Instrument Corporation | Predistortion generator coupled with an RF amplifier |
| US6587243B1 (en) | 1999-12-10 | 2003-07-01 | General Instrument Corporation | Second order predistortor for a return laser transmitter |
| US6509789B1 (en) | 2000-01-24 | 2003-01-21 | General Instrument Corporation | Circuit for reducing second and third order intermodulation distortion for a broadband RF amplifier |
| US6466084B1 (en) | 2000-01-24 | 2002-10-15 | General Instrument Corporation | Circuit for reducing third order intermodulation distortion for a broadband RF amplifier |
| US7058369B1 (en) | 2001-11-21 | 2006-06-06 | Pmc-Sierra Inc. | Constant gain digital predistortion controller for linearization of non-linear amplifiers |
| US6750709B2 (en) | 2001-11-30 | 2004-06-15 | The Boeing Company | Bipolar transistor-based linearizer with programmable gain and phase response system |
| US7034620B2 (en) | 2002-04-24 | 2006-04-25 | Powerwave Technologies, Inc. | RF power amplifier employing bias circuit topologies for minimization of RF amplifier memory effects |
| EP1367711A1 (en) * | 2002-05-30 | 2003-12-03 | Motorola, Inc. | Power amplifier with pre-distorter |
| US6985020B2 (en) * | 2002-07-09 | 2006-01-10 | General Instrument Corporation | Inline predistortion for both CSO and CTB correction |
| US20040052536A1 (en) * | 2002-09-17 | 2004-03-18 | General Instrument Corporation | Second order predistortion circuit |
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