JPH0850563A - メモリのテスト回路 - Google Patents
メモリのテスト回路Info
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- JPH0850563A JPH0850563A JP6185629A JP18562994A JPH0850563A JP H0850563 A JPH0850563 A JP H0850563A JP 6185629 A JP6185629 A JP 6185629A JP 18562994 A JP18562994 A JP 18562994A JP H0850563 A JPH0850563 A JP H0850563A
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- JP
- Japan
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- memory
- signal
- gate
- address
- test
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 アドレス線にテスト信号を供給するためのゲ
ートを設けることにより、全てのメモリにテストデータ
を一度に書き込む。 【構成】 アドレスを解読し相応するアドレス線１１に
信号を出力するアドレスデコーダ１と、前記アドレス線
１１毎にテスト信号を入力するために設けたＯＲゲート
２と、前記ＯＲゲート２毎の出力信号と、書き込み許可
信号（ＷＥ）とを演算し、それらの結果をメモリユニッ
ト毎に与えるＮＡＮＤゲートで構成した書き込み制御部
３と、前記アドレス線１１の信号と書き込み許可信号
（ＷＥ）とを論理演算した結果に基づきデータバスから
のデータを記憶する、あるいは、出力許可信号（ＯＥ）
が供給されデータバスへ読み出す複数のメモリユニット
４と、前記アドレスを入力し複数のメモリユニット４か
ら１つを選択し同メモリユニットから読み出したデータ
を出力するマルチプレクサ５とでなる。
ートを設けることにより、全てのメモリにテストデータ
を一度に書き込む。 【構成】 アドレスを解読し相応するアドレス線１１に
信号を出力するアドレスデコーダ１と、前記アドレス線
１１毎にテスト信号を入力するために設けたＯＲゲート
２と、前記ＯＲゲート２毎の出力信号と、書き込み許可
信号（ＷＥ）とを演算し、それらの結果をメモリユニッ
ト毎に与えるＮＡＮＤゲートで構成した書き込み制御部
３と、前記アドレス線１１の信号と書き込み許可信号
（ＷＥ）とを論理演算した結果に基づきデータバスから
のデータを記憶する、あるいは、出力許可信号（ＯＥ）
が供給されデータバスへ読み出す複数のメモリユニット
４と、前記アドレスを入力し複数のメモリユニット４か
ら１つを選択し同メモリユニットから読み出したデータ
を出力するマルチプレクサ５とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ
（Random Access Memory）の縮退故障を検出するテスト
回路に関する。
（Random Access Memory）の縮退故障を検出するテスト
回路に関する。
【０００２】
【従来の技術】ゲートアレイ等にスタティックＲＡＭ回
路で構成したメモリセルを、例えば、８個のメモリセル
を１メモリユニットとしてアドレスを付与し、メモリユ
ニット毎に１バイトのデータを書き込みあるいは読み出
しを行うように設ける場合がある。この時、各メモリセ
ルが正常に動作するかを確認するため、メモリのテスト
を実施する。
路で構成したメモリセルを、例えば、８個のメモリセル
を１メモリユニットとしてアドレスを付与し、メモリユ
ニット毎に１バイトのデータを書き込みあるいは読み出
しを行うように設ける場合がある。この時、各メモリセ
ルが正常に動作するかを確認するため、メモリのテスト
を実施する。
【０００３】スタティックＲＡＭのメモリセルは、フリ
ップフロップ回路による２安定状態の動作を利用したも
のである。普通、フリップフロップ回路が故障すると、
‘０’または‘１’の何れかの状態に固定する。所謂、
単純縮退故障になることが多い。
ップフロップ回路による２安定状態の動作を利用したも
のである。普通、フリップフロップ回路が故障すると、
‘０’または‘１’の何れかの状態に固定する。所謂、
単純縮退故障になることが多い。
【０００４】ところで、従来は、メモリテストの前段に
おいて全てのメモリセルに‘０’または‘１’を書き込
み、後段において同全てのメモリセルを読み出し、前記
書き込んだ‘０’または‘１’と、メモリセルから読み
出したデータとを照合する方法により、‘１’または
‘０’縮退故障をチェックするメモリのテストを実施し
ていた。
おいて全てのメモリセルに‘０’または‘１’を書き込
み、後段において同全てのメモリセルを読み出し、前記
書き込んだ‘０’または‘１’と、メモリセルから読み
出したデータとを照合する方法により、‘１’または
‘０’縮退故障をチェックするメモリのテストを実施し
ていた。
【０００５】メモリのテストについて詳細に説明する。
図４は、従来のメモリのテスト回路の実施例である。１
は供給されたアドレスを解読し相応するアドレス線１１
に信号を出力するアドレスデコーダである。４は、前記
アドレス線１１の信号と書き込み許可信号（ＷＥ）と、
供給された出力許可信号（ＯＥ）とに基づき、データバ
スからのデータを記憶し、あるいは、データバスへ読み
出したデータを出力する複数のメモリユニットである。
図４は、従来のメモリのテスト回路の実施例である。１
は供給されたアドレスを解読し相応するアドレス線１１
に信号を出力するアドレスデコーダである。４は、前記
アドレス線１１の信号と書き込み許可信号（ＷＥ）と、
供給された出力許可信号（ＯＥ）とに基づき、データバ
スからのデータを記憶し、あるいは、データバスへ読み
出したデータを出力する複数のメモリユニットである。
【０００６】図４のテスト回路の動作を図５のタイムチ
ャートを参照して説明する。このメモリのテスト回路を
制御する制御部（図示せず）は、アドレスデコーダ１に
アドレスを供給する。アドレスデコーダ１は、前記供給
されたアドレスに基づき、例えば、アドレス１、・・
・、アドレスｋなどの順にアドレス線１１に信号‘１’
（‘０’）を所定の期間中出力する。前記所定の期間に
同期してデータバスに‘０’（‘１’）を与えるととも
に、ＷＥを‘１’（‘０’）とする。従って、この所定
の期間内に全てのメモリセルに‘０’（‘１’）が書き
込まれる（以上が前段）。
ャートを参照して説明する。このメモリのテスト回路を
制御する制御部（図示せず）は、アドレスデコーダ１に
アドレスを供給する。アドレスデコーダ１は、前記供給
されたアドレスに基づき、例えば、アドレス１、・・
・、アドレスｋなどの順にアドレス線１１に信号‘１’
（‘０’）を所定の期間中出力する。前記所定の期間に
同期してデータバスに‘０’（‘１’）を与えるととも
に、ＷＥを‘１’（‘０’）とする。従って、この所定
の期間内に全てのメモリセルに‘０’（‘１’）が書き
込まれる（以上が前段）。
【０００７】次に、制御部（図示せず）は、アドレスデ
コーダ１にアドレスを供給する。同供給されたアドレス
に基づき、アドレスデコーダ１は、例えば、アドレス
１、・・・、アドレスｋなどの順にアドレス線１１に信
号‘１’（‘０’）を所定の期間中出力する。前記所定
の期間に同期して、ＯＥを‘１’（‘０’）とする。従
って、この所定の期間内に全てのメモリセルが読み出さ
れ、読み出されたデータはデータバスに出力する。従っ
て、この所定の期間にメモリセルに書き込んだ‘０’
（‘１’）と、データバス上にある読み出されたデータ
とを照合して一致すれば、‘１’（‘０’）縮退故障が
無いと判断する（以上が後段）。
コーダ１にアドレスを供給する。同供給されたアドレス
に基づき、アドレスデコーダ１は、例えば、アドレス
１、・・・、アドレスｋなどの順にアドレス線１１に信
号‘１’（‘０’）を所定の期間中出力する。前記所定
の期間に同期して、ＯＥを‘１’（‘０’）とする。従
って、この所定の期間内に全てのメモリセルが読み出さ
れ、読み出されたデータはデータバスに出力する。従っ
て、この所定の期間にメモリセルに書き込んだ‘０’
（‘１’）と、データバス上にある読み出されたデータ
とを照合して一致すれば、‘１’（‘０’）縮退故障が
無いと判断する（以上が後段）。
【０００８】しかし、システムの多機能化等が要求され
るとともに、大規模なゲートアレイが商品化されるよう
になり、ゲートアレイの内部に作成されるメモリセル数
が増大する傾向にある。従って、大規模なメモリのテス
トには上記した書き込み（前段）と読み出し（後段）の
合計時間が増大するため、メモリテストのコストアップ
の問題が発生していた。
るとともに、大規模なゲートアレイが商品化されるよう
になり、ゲートアレイの内部に作成されるメモリセル数
が増大する傾向にある。従って、大規模なメモリのテス
トには上記した書き込み（前段）と読み出し（後段）の
合計時間が増大するため、メモリテストのコストアップ
の問題が発生していた。
【０００９】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、短時間に全てのメモリセルにデー
タを書き込むことにより前段の時間を短縮し、メモリの
テスト時間をほぼ半減するメモリのテスト回路を提供す
ることを目的とする。
鑑みなされたもので、短時間に全てのメモリセルにデー
タを書き込むことにより前段の時間を短縮し、メモリの
テスト時間をほぼ半減するメモリのテスト回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第一の構成として、供給されたアドレスを解読し相
応するアドレス線に信号を出力するアドレスデコーダ
と、前記アドレス線の信号と書き込み許可信号と供給さ
れた出力許可信号とに基づきデータを記憶しあるいは読
み出す複数のメモリと、前記アドレスに基づき接続して
いるメモリから１つのメモリを選択し同メモリから読み
出したデータを出力する選択部とでなるメモリのテスト
回路において、前記アドレス線毎に設けたテスト信号を
供給するためのゲート部と、前記ゲート部毎の出力信号
と書き込み許可信号とを演算しそれらの結果を相応のメ
モリに与える書き込み制御部とでなる。
に、第一の構成として、供給されたアドレスを解読し相
応するアドレス線に信号を出力するアドレスデコーダ
と、前記アドレス線の信号と書き込み許可信号と供給さ
れた出力許可信号とに基づきデータを記憶しあるいは読
み出す複数のメモリと、前記アドレスに基づき接続して
いるメモリから１つのメモリを選択し同メモリから読み
出したデータを出力する選択部とでなるメモリのテスト
回路において、前記アドレス線毎に設けたテスト信号を
供給するためのゲート部と、前記ゲート部毎の出力信号
と書き込み許可信号とを演算しそれらの結果を相応のメ
モリに与える書き込み制御部とでなる。
【００１１】また、第二の構成として、供給されたアド
レスを解読し相応するアドレス線に信号を出力するアド
レスデコーダと、前記アドレス線の信号と書き込み許可
信号と供給された出力許可信号とを入力するとともに、
データバスに接続する複数のメモリとからなるメモリの
テスト回路において、前記アドレス線毎に設けたテスト
信号を入力するためのＯＲゲートでなる。
レスを解読し相応するアドレス線に信号を出力するアド
レスデコーダと、前記アドレス線の信号と書き込み許可
信号と供給された出力許可信号とを入力するとともに、
データバスに接続する複数のメモリとからなるメモリの
テスト回路において、前記アドレス線毎に設けたテスト
信号を入力するためのＯＲゲートでなる。
【００１２】
【作用】以上のように構成したので、メモリテストの前
段で、全てのメモリセルに‘０’あるいは、‘１’を書
き込む場合、前記ゲート部のＯＲゲートの端子にテスト
信号‘１’を供給することにより、前記第一の構成で
は、書き込み制御部のＮＡＮＤゲートに書き込み許可信
号‘１’を与えると、同書き込み許可信号は、例えば、
メモリユニットの書き込み許可端子がローアクティブに
設定してある場合、全てのメモリセルを書き込み可能状
態とするので、データバス上に存在するデータが全ての
メモリセルへ一度に書き込まれる。また、前記ゲート部
のＯＲゲートの端子にテスト信号‘１’を供給すること
により、前記第二の構成では、例えば、メモリユニット
の書き込み許可端子がローアクティブに設定してある場
合、全てのメモリセルは同時に選択状態となるので、書
き込み許可信号を所定の端子に供給することにより、同
書き込み許可信号は全てのメモリセルを書き込み状態と
するので、全てのメモリセルは一度にデータバス上のデ
ータが書き込まれる。尚、上記のＯＲゲート、ＮＡＮＤ
ゲートをＡＮＤゲート等異なるゲートに置き換えた相対
な回路を構成し、相応の論理信号を供給し、かつ、メモ
リの書き込み許可条件、あるいは、選択条件を所要に設
定することにより、同一の作用を実現できる。
段で、全てのメモリセルに‘０’あるいは、‘１’を書
き込む場合、前記ゲート部のＯＲゲートの端子にテスト
信号‘１’を供給することにより、前記第一の構成で
は、書き込み制御部のＮＡＮＤゲートに書き込み許可信
号‘１’を与えると、同書き込み許可信号は、例えば、
メモリユニットの書き込み許可端子がローアクティブに
設定してある場合、全てのメモリセルを書き込み可能状
態とするので、データバス上に存在するデータが全ての
メモリセルへ一度に書き込まれる。また、前記ゲート部
のＯＲゲートの端子にテスト信号‘１’を供給すること
により、前記第二の構成では、例えば、メモリユニット
の書き込み許可端子がローアクティブに設定してある場
合、全てのメモリセルは同時に選択状態となるので、書
き込み許可信号を所定の端子に供給することにより、同
書き込み許可信号は全てのメモリセルを書き込み状態と
するので、全てのメモリセルは一度にデータバス上のデ
ータが書き込まれる。尚、上記のＯＲゲート、ＮＡＮＤ
ゲートをＡＮＤゲート等異なるゲートに置き換えた相対
な回路を構成し、相応の論理信号を供給し、かつ、メモ
リの書き込み許可条件、あるいは、選択条件を所要に設
定することにより、同一の作用を実現できる。
【００１３】
【実施例】以下、本発明によるメモリのテスト回路につ
いて、図を用いて詳細に説明する。図１は、本発明によ
るメモリのテスト回路の実施例ブロック図である。１は
供給されたアドレスを解読し、相応するアドレス線１１
に信号を出力するアドレスデコーダである。２は、前記
アドレス線１１毎にテスト信号を入力するために設けた
ゲート、例えば、ＯＲゲートである。３は、前記ＯＲゲ
ート２毎の出力信号と、書き込み許可信号（ＷＥ）とを
演算し、それらの結果をメモリユニット毎に与える、例
えば、ＮＡＮＤゲートで構成した、書き込み制御部であ
る。４は、前記アドレス線１１の信号と、書き込み許可
信号（ＷＥ）とを論理演算した結果に基づきデータバス
上のデータを取り込んで記憶し、あるいは、出力許可信
号（ＯＥ）に所定の論理値の信号を供給されることによ
り、記憶しているデータをデータバスへ読み出す複数の
メモリユニットである。５は、前記アドレスに基づき接
続している複数のメモリユニット４から１つのメモリユ
ニットを選択し、同メモリユニットから読み出したデー
タを出力するマルチプレクサ（選択部）である。
いて、図を用いて詳細に説明する。図１は、本発明によ
るメモリのテスト回路の実施例ブロック図である。１は
供給されたアドレスを解読し、相応するアドレス線１１
に信号を出力するアドレスデコーダである。２は、前記
アドレス線１１毎にテスト信号を入力するために設けた
ゲート、例えば、ＯＲゲートである。３は、前記ＯＲゲ
ート２毎の出力信号と、書き込み許可信号（ＷＥ）とを
演算し、それらの結果をメモリユニット毎に与える、例
えば、ＮＡＮＤゲートで構成した、書き込み制御部であ
る。４は、前記アドレス線１１の信号と、書き込み許可
信号（ＷＥ）とを論理演算した結果に基づきデータバス
上のデータを取り込んで記憶し、あるいは、出力許可信
号（ＯＥ）に所定の論理値の信号を供給されることによ
り、記憶しているデータをデータバスへ読み出す複数の
メモリユニットである。５は、前記アドレスに基づき接
続している複数のメモリユニット４から１つのメモリユ
ニットを選択し、同メモリユニットから読み出したデー
タを出力するマルチプレクサ（選択部）である。
【００１４】本発明によるメモリのテスト回路の動作を
図１、図２に従い説明する。このメモリのテスト回路を
制御する制御部（図示せず）は、テスト信号として論理
値‘１’を供給し、書き込み許可信号（ＷＥ）に論理値
‘１’を供給するとともに、データバスに‘０’
（‘１’）を与える。従って、この状態で全てのメモリ
ユニット４は書き込み許可状態になり、一度に全てのメ
モリセルに‘０’（‘１’）が書き込まれる（以上が前
段）。
図１、図２に従い説明する。このメモリのテスト回路を
制御する制御部（図示せず）は、テスト信号として論理
値‘１’を供給し、書き込み許可信号（ＷＥ）に論理値
‘１’を供給するとともに、データバスに‘０’
（‘１’）を与える。従って、この状態で全てのメモリ
ユニット４は書き込み許可状態になり、一度に全てのメ
モリセルに‘０’（‘１’）が書き込まれる（以上が前
段）。
【００１５】次に、制御部（図示せず）は、アドレスデ
コーダ１に所要のアドレスを供給する。同供給されたア
ドレスに基づき、アドレスデコーダ１は、例えば、アド
レス１、・・・、アドレスｋなどの順にアドレス線１１
に、例えば、論理値‘１’を所定の期間中出力する。前
記所定の期間に同期して、出力許可信号（ＯＥ）を、例
えば、‘１’とする。従って、この所定の期間内に全て
のメモリセルが読み出される。この時、前記所要のアド
レスを入力したマルチプレクサ５は接続している複数の
メモリユニット４から１つのメモリユニットを選択し、
同メモリユニット４から読み出したデータを出力する。
さらに、この所定の期間にメモリセルに書き込んだ論理
値‘０’（‘１’）と、読み出されたデータとを照合し
て、‘１’（‘０’）縮退故障をチェックすることがで
きる（以上が後段）。
コーダ１に所要のアドレスを供給する。同供給されたア
ドレスに基づき、アドレスデコーダ１は、例えば、アド
レス１、・・・、アドレスｋなどの順にアドレス線１１
に、例えば、論理値‘１’を所定の期間中出力する。前
記所定の期間に同期して、出力許可信号（ＯＥ）を、例
えば、‘１’とする。従って、この所定の期間内に全て
のメモリセルが読み出される。この時、前記所要のアド
レスを入力したマルチプレクサ５は接続している複数の
メモリユニット４から１つのメモリユニットを選択し、
同メモリユニット４から読み出したデータを出力する。
さらに、この所定の期間にメモリセルに書き込んだ論理
値‘０’（‘１’）と、読み出されたデータとを照合し
て、‘１’（‘０’）縮退故障をチェックすることがで
きる（以上が後段）。
【００１６】図３は、本発明によるメモリのテスト回路
の他の実施例ブロック図である。１は供給されたアドレ
スを解読し相応するアドレス線１１に所定の信号を出力
するアドレスデコーダであり、２は、前記アドレス線１
１毎に設けたテスト信号を入力するためのゲート、例え
ば、ＯＲゲートであり、４は、前記ＯＲゲート２の出力
を選択信号とし、書き込み許可信号（ＷＥ）と、出力許
可信号（ＯＥ）とを入力するとともに、データバスに接
続する複数のメモリユニットである。
の他の実施例ブロック図である。１は供給されたアドレ
スを解読し相応するアドレス線１１に所定の信号を出力
するアドレスデコーダであり、２は、前記アドレス線１
１毎に設けたテスト信号を入力するためのゲート、例え
ば、ＯＲゲートであり、４は、前記ＯＲゲート２の出力
を選択信号とし、書き込み許可信号（ＷＥ）と、出力許
可信号（ＯＥ）とを入力するとともに、データバスに接
続する複数のメモリユニットである。
【００１７】動作は、図１の実施例とほぼ同じであり、
異なる部分だけを説明する。選択端子の入力信号が
‘１’で選択されるようにハイアクティブで構成した全
てのメモリユニット４は、テスト信号に論理値‘１’を
供給すると、全てが同時に選択状態になる。この時、書
き込み許可信号（ＷＥ）に所定の論理値の信号を供給す
ると、データバス上のデータ‘１’（‘０’）が全ての
メモリユニット４へ一度に書き込まれる（以上が前
段）。
異なる部分だけを説明する。選択端子の入力信号が
‘１’で選択されるようにハイアクティブで構成した全
てのメモリユニット４は、テスト信号に論理値‘１’を
供給すると、全てが同時に選択状態になる。この時、書
き込み許可信号（ＷＥ）に所定の論理値の信号を供給す
ると、データバス上のデータ‘１’（‘０’）が全ての
メモリユニット４へ一度に書き込まれる（以上が前
段）。
【００１８】次に、テスト信号を論理値‘０’とし、所
要のアドレスを供給すると、例えば、アドレス１、・・
・、アドレスｋなどの順にアドレス線１１に論理値
‘１’を所定の期間中出力する。前記所定の期間に同期
して、出力許可信号（ＯＥ）の論理値を‘１’とする。
従って、この所定の期間内に全てのメモリセルが読み出
され、データバス上へ読み出されたデータが出力する。
尚、上記説明ではＯＲゲート、ＮＡＮＤゲートを使用し
た回路であるが、ＡＮＤゲート等他のゲートに置き換え
た相対な回路で構成し、相応の論理信号を供給するとと
もに、メモリユニットの書き込み許可条件、あるいは、
選択条件を所要の論理値となるように設定することによ
り、例えば、図１の実施例は、ＡＮＤゲートとＯＲゲー
トを縦続に接続する回路で構成できる。また、図３の実
施例は、ＯＲゲートの代わりにＡＮＤゲートで構成でき
る。また、通常の書き込み動作は、アドレスデコーダ１
から相応のメモリユニット４へ個別にアドレスを与え、
書き込み許可信号（ＷＥ）に所定の論理値の信号を供給
して行える。
要のアドレスを供給すると、例えば、アドレス１、・・
・、アドレスｋなどの順にアドレス線１１に論理値
‘１’を所定の期間中出力する。前記所定の期間に同期
して、出力許可信号（ＯＥ）の論理値を‘１’とする。
従って、この所定の期間内に全てのメモリセルが読み出
され、データバス上へ読み出されたデータが出力する。
尚、上記説明ではＯＲゲート、ＮＡＮＤゲートを使用し
た回路であるが、ＡＮＤゲート等他のゲートに置き換え
た相対な回路で構成し、相応の論理信号を供給するとと
もに、メモリユニットの書き込み許可条件、あるいは、
選択条件を所要の論理値となるように設定することによ
り、例えば、図１の実施例は、ＡＮＤゲートとＯＲゲー
トを縦続に接続する回路で構成できる。また、図３の実
施例は、ＯＲゲートの代わりにＡＮＤゲートで構成でき
る。また、通常の書き込み動作は、アドレスデコーダ１
から相応のメモリユニット４へ個別にアドレスを与え、
書き込み許可信号（ＷＥ）に所定の論理値の信号を供給
して行える。
【００１９】
【発明の効果】以上説明したように、本発明は短時間に
全てのメモリセルにデータを書き込むことにより、メモ
リのテスト時間をほぼ半減するメモリのテスト回路を提
供する。従って、システムの低廉化に伴い、ハードウエ
アをファームウエアで代替しソフト処理を実施する例が
増加しているため、メモリの容量を大きくする要求が高
まっている。また、システムの高付加価値が求められ、
多機能化が要求されるので、やはりメモリの容量を大き
くするなどの必要性がある。一方、大規模なゲートアレ
イが商品化されるようになり、ゲートアレイの内部に作
成されるメモリセル数がますます増大する傾向にある。
このような状況ならびに環境下において、本発明の高速
なメモリのテスト回路は検査時間の短縮ができ、製造コ
ストを低減するメリットがある。また、本発明のテスト
回路を実現するための回路は、１段あるいは２段のゲー
トの増加のみであり、実現が容易である。
全てのメモリセルにデータを書き込むことにより、メモ
リのテスト時間をほぼ半減するメモリのテスト回路を提
供する。従って、システムの低廉化に伴い、ハードウエ
アをファームウエアで代替しソフト処理を実施する例が
増加しているため、メモリの容量を大きくする要求が高
まっている。また、システムの高付加価値が求められ、
多機能化が要求されるので、やはりメモリの容量を大き
くするなどの必要性がある。一方、大規模なゲートアレ
イが商品化されるようになり、ゲートアレイの内部に作
成されるメモリセル数がますます増大する傾向にある。
このような状況ならびに環境下において、本発明の高速
なメモリのテスト回路は検査時間の短縮ができ、製造コ
ストを低減するメリットがある。また、本発明のテスト
回路を実現するための回路は、１段あるいは２段のゲー
トの増加のみであり、実現が容易である。
【図１】本発明によるメモリのテスト回路の実施例ブロ
ック図である。
ック図である。
【図２】本発明によるメモリのテスト回路の動作を表す
タイムチャートである。
タイムチャートである。
【図３】本発明によるメモリのテスト回路の他の実施例
ブロック図である。
ブロック図である。
【図４】従来のメモリのテスト回路の実施例である。
【図５】従来のメモリのテスト回路の動作を表すタイム
チャートである。
チャートである。
１ アドレスデコーダ ２ ＯＲゲート ３ ＮＡＮＤゲート ４ メモリユニット ５ マルチプレクサ １１ アドレス線
Claims (6)
- 【請求項１】 供給されたアドレスを解読し相応するア
ドレス線に信号を出力するアドレスデコーダと、前記ア
ドレス線の信号と書き込み許可信号と供給された出力許
可信号とに基づきデータを記憶しあるいは読み出す複数
のメモリと、前記アドレスに基づき接続しているメモリ
から１つのメモリを選択し同メモリから読み出したデー
タを出力する選択部とでなるメモリのテスト回路におい
て、 前記アドレス線毎に設けたテスト信号を供給するための
ゲート部と、前記ゲート部毎の出力信号と書き込み許可
信号とを演算しそれらの結果を相応のメモリに与える書
き込み制御部とでなることを特徴としたメモリのテスト
回路。 - 【請求項２】 上記ゲート部をＯＲゲートで構成し、書
き込み制御部をＮＡＮＤゲートで構成するとともに、メ
モリをローアクティブで書き込み許可状態となる構成と
し、テスト信号として論理値‘１’を、書き込み許可信
号として論理値‘１’を供給することを特徴とした請求
項１記載のメモリのテスト回路。 - 【請求項３】 上記ゲート部をＯＲゲートで構成し、書
き込み制御部をＡＮＤゲートで構成するとともに、メモ
リをハイアクティブで書き込み許可状態となる構成と
し、テスト信号として論理値‘１’を、書き込み許可信
号として論理値‘１’を供給することを特徴とした請求
項１記載のメモリのテスト回路。 - 【請求項４】 供給されたアドレスを解読し相応するア
ドレス線に信号を出力するアドレスデコーダと、前記ア
ドレス線の信号と書き込み許可信号と供給された出力許
可信号とを入力するとともに、データバスに接続する複
数のメモリとからなるメモリのテスト回路において、 前記アドレス線毎に設けたテスト信号を入力するための
ＯＲゲートでなることを特徴としたメモリのテスト回
路。 - 【請求項５】 上記ゲート部をＯＲゲートで構成すると
ともに、メモリをハイアクティブで選択状態となる構成
とし、テスト信号として論理値‘１’を供給することを
特徴とした請求項４記載のメモリのテスト回路。 - 【請求項６】 上記ゲート部をＡＮＤゲートで構成する
とともに、メモリをローアクティブで選択状態となる構
成とし、テスト信号として論理値‘０’を供給すること
を特徴とした請求項４記載のメモリのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185629A JPH0850563A (ja) | 1994-08-08 | 1994-08-08 | メモリのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185629A JPH0850563A (ja) | 1994-08-08 | 1994-08-08 | メモリのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850563A true JPH0850563A (ja) | 1996-02-20 |
Family
ID=16174129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185629A Pending JPH0850563A (ja) | 1994-08-08 | 1994-08-08 | メモリのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439640B1 (ko) * | 1999-12-16 | 2004-07-12 | 가부시키가이샤 리코 | 옵션 기기의 제어 방법 |
-
1994
- 1994-08-08 JP JP6185629A patent/JPH0850563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439640B1 (ko) * | 1999-12-16 | 2004-07-12 | 가부시키가이샤 리코 | 옵션 기기의 제어 방법 |
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